JP5299422B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5299422B2
JP5299422B2 JP2010508165A JP2010508165A JP5299422B2 JP 5299422 B2 JP5299422 B2 JP 5299422B2 JP 2010508165 A JP2010508165 A JP 2010508165A JP 2010508165 A JP2010508165 A JP 2010508165A JP 5299422 B2 JP5299422 B2 JP 5299422B2
Authority
JP
Japan
Prior art keywords
transistor
gate electrode
base portion
local wiring
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010508165A
Other languages
English (en)
Other versions
JPWO2009128337A1 (ja
Inventor
潔 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2010508165A priority Critical patent/JP5299422B2/ja
Publication of JPWO2009128337A1 publication Critical patent/JPWO2009128337A1/ja
Application granted granted Critical
Publication of JP5299422B2 publication Critical patent/JP5299422B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、特殊な構造の局所配線を有する半導体装置およびその製造方法に関する。
従来から、ＭＩＳ型電界効果型トランジスタ（以下、単に「トランジスタ」と記載する場合がある。）を複数、備えた半導体装置が用いられている。この半導体装置においては微細化が要望されており、トランジスタの寸法の微細化により集積度の向上と性能の向上を同時に実現してきた。しかし、近年、微細化が飛躍的に進展し、トランジスタのゲート絶縁膜の膜厚が２ｎｍ以下、ゲート長が５０ｎｍ以下、といったレベルにまで微細化が進んでいる。そこで、単にトランジスタの各部の寸法を小さくすることにより微細化を進めることは、リーク電流の増大、特性ばらつきの増大などの理由により困難になりつつある。また、関連する、基板の表面近傍にチャネル領域が形成されるプレナー型トランジスタはその占有面積が大きいため、微細化に限界があった。
そこで、これらの課題を解決して半導体装置の微細化を行なう手段として、下部不純物拡散領域、半導体領域、上部不純物拡散領域をこの順に有する、いわゆる、縦型トランジスタを利用する技術が検討されている。関連するプレナー型トランジスタは基板の面方向に平行にチャネル電流が流れる。これに対して、この縦型トランジスタは基板表面に対して垂直方向（上下方向）にチャネル電流が流れるという特徴を有している。また、縦型トランジスタは、プレナー型トランジスタに比べて占有面積を小さくできるという利点を有する。
特開平０６−０６９４４１号公報、特開平０７−０９９３１１号公報、特開平０８−０８８３２８号公報、特開平０９−２３２４４７号公報、特開平１０−０７９４８２号公報、および特開２００３−２２４２１１号公報には、縦型トランジスタを備えた半導体装置が開示されている。
しかしながら、このように縦型トランジスタを用いた場合であっても、リソグラフィー技術、成膜技術上の制約により、下部不純物拡散領域、半導体領域、上部不純物拡散領域自体の占有面積の微細化には限界があった。このため、複数のトランジスタを備えた半導体装置において更に微細化を進展させるためには、下部不純物拡散領域、半導体領域、上部不純物拡散領域の占有面積の微細化だけでなく、トランジスタ間の電気的な接続に必要な配線部分の占有面積の微細化を図る必要があった。
ここで、関連するプレナー型トランジスタを備えた半導体装置では、一般的に、アルミや銅など低抵抗の金属からなる配線層をトランジスタの上方に配置している。この理由は、トランジスタの形成工程では高温処理を行なうため、配線層の形成後にトランジスタを形成すると、配線層を構成する低抵抗金属はトランジスタ形成時の高温に耐えられず劣化してしまうためである。このため、トランジスタ形成後に配線層を形成する必要があるためである。このプレナー型トランジスタは、ソースおよびドレイン並びにゲート電極は基板の面方向に対して垂直方向に伸びるコンタクトプラグを介して、上方の配線層と電気的に接続されている。
これに対して、縦型トランジスタでは、構造上、ソースおよびドレインの何れか一方が下部不純物拡散領域として下部に位置することとなる。このため、下部不純物拡散領域と、トランジスタの上方の配線とをいかに電気的に接続するかという課題が発生する。
ここで、縦型トランジスタでは、下部不純物拡散領域上にはＯＮ状態の時にチャネル領域となる半導体領域、上部不純物拡散領域が形成されている。このため、縦型トランジスタでは、プレナー型トランジスタのように、下部不純物拡散領域の直上にコンタクトプラグを設けて上方の配線層と電気的に接続することはできない。
そこで、下部不純物拡散領域と配線層とを電気的に接続する一つの方法を図１ＡおよびＢに示す。図１Ａは下部不純物拡散領域と配線層の接続部分を表す上面図、図１Ｂは図１ＡのＡ−Ａ’断面図である。図１ＡおよびＢに示されるように、下部不純物拡散領域を基板の面方向に延長させ、この延長部分を、コンタクトプラグを介して上方の配線層と電気的に接続することができる。この方法を用いると、下部不純物拡散領域をコンタクトプラグと電気的に接続させるための余分な面積が必要となる。このため、占有面積が大きくなり、微細化において不利な場合があった。
また、下部不純物拡散領域と配線層とを電気的に接続する他の方法を図１ＣおよびＤに示す。図１Ｃは下部不純物拡散領域と配線層の接続部分を表す上面図、図１Ｄは図１ＣのＡ−Ａ’断面図である。図１ＣおよびＤに示すように、他の方法は、配線層を縦型トランジスタの下方に配置することである。上記特開平０６−０６９４４１号公報、特開平０７−０９９３１１号公報、特開平０８−０８８３２８号公報、特開平０９−２３２４４７号公報、および特開平１０−０７９４８２号公報には、このように縦型トランジスタの下方に配線層を配置した半導体装置が開示されている。この方法によれば、下部不純物拡散領域を延長させて上方の配線層と電気的接続を行なう必要がなく、微細化の点において有利となる。
しかしながら、上記のように、この縦型トランジスタの下方に配置させた配線層は縦型トランジスタの形成工程において高温にさらされることとなる。このため、配線層用の材料として高融点金属やシリコンなどの高温でも使用可能な材料を使用する必要があった。また、これらの材料を用いて配線層を形成した場合、アルミや銅の配線層に比べて配線抵抗が大幅に大きくなるという問題があった。
更に、縦型トランジスタの下部不純物拡散領域と配線層を電気的に接続する他の方法として、配線層と、縦型トランジスタを有する基板をそれぞれ別途、形成した後、これらの基板を張り合わせるという方法がある。しかしながら、この方法では加工精度が低く、高集積化が困難であったり、製造工程が長くなるという問題があった。
本発明は上記課題に鑑みてなされたものであり、縦型トランジスタ間を電気的に接続する配線の占有面積を小さくして、微細化した半導体装置を提供することを目的とする。
本発明の一実施形態は、
少なくとも第１および第２のトランジスタ、並びに第１局所配線を備えた半導体装置であって、
第１および第２のトランジスタは、
基体部表面から突出した半導体からなる柱部と、
前記基体部に設けられたソースおよびドレインの一方となる下側導電領域と、
前記柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、
前記柱部の側面上に設けられたゲート電極と、
前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、
を備え、
第１局所配線は、
基体部表面から突出した凸部と、
前記凸部の側面から突出した突出部と、
を備え、
第１局所配線の凸部は、第１のトランジスタの下側導電領域に接続され、
第１局所配線の突出部は、第２のトランジスタのゲート電極に接続され、
第１局所配線の突出部の下面は、第２のトランジスタのゲート電極の上面以下の高さに配置される、
ことを特徴とする半導体装置に関する。
また、本発明の他の実施形態は、
少なくとも第１および第２のトランジスタ、並びに第１局所配線を備えた半導体装置の製造方法であって、
（１）基体部表面から突出した半導体からなる柱部と、
前記基体部に設けられたソースおよびドレインの一方となる下側導電領域と、
前記柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、
前記柱部の側面上に設けられたゲート電極と、
前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、
を備えた第１および第２のトランジスタを形成する工程と、
（２）前記基体部表面から突出した凸部と、
前記凸部の側面から突出した突出部と、
を備え、
前記凸部は、第１のトランジスタの下側導電領域に接続され、
前記突出部は、第２のトランジスタのゲート電極に接続され、
前記突出部の下面は、第２のトランジスタのゲート電極の上面以下の高さに配置される、第１局所配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
半導体装置を縦型のトランジスタから構成することにより、トランジスタの占有面積を小さくすることができる。また、第１のトランジスタの下側導電領域と、第２のトランジスタのゲート電極とをコンタクトプラグおよび上層配線を介さずに、直接、第１局所配線により電気的に接続している。これにより、縦型トランジスタ間の電気的接続に要する面積を小さくすることができる。また、集積度が高く、製造工程が簡易な半導体装置を提供することができる。
更に、第１局所配線の突出部の下面は、第２のトランジスタのゲート電極の上面以下の高さに配置される。このため、その下面の高さがゲート電極の上面よりも高い配線を用いる場合に比べて、高密度化が可能となる。特に、ゲート電極下方の下側導電領域と第１局所配線とを絶縁する必要がある場合を除き、１回のリソグラフィ工程で第１局所配線を形成することができる。また、第１局所配線の高さを低くすることができるため、第１局所配線の使用による上方配線の高さの増大を抑制することができる。
関連する縦型トランジスタの構造を表す図である。 関連する縦型トランジスタの構造を表す図である。 関連する縦型トランジスタの構造を表す図である。 関連する縦型トランジスタの構造を表す図である。 本発明の一部を示すインバータを表す図である。 本発明の一例であるインバータ・チェーンを表す図である。 第１実施例の半導体装置を表す図である。 第１実施例に関連する半導体装置を表す図である。 第２実施例の半導体装置を表す図である。 第３実施例の半導体装置を表す図である。 第３実施例に関連する半導体装置を表す図である。 第４実施例の半導体装置を表す図である。 第５実施例の半導体装置を表す図である。 第６実施例の半導体装置を表す図である。 本発明の半導体装置であるＳＲＡＭのメモリセルの一例を表す回路図である。 第７実施例の半導体装置を表す図である。 第７実施例の半導体装置を表す図である。 第７実施例の半導体装置を表す図である。 第７実施例の半導体装置を表す図である。 第７実施例の半導体装置の変形例を表す図である。 第７実施例の半導体装置の変形例を表す図である。 第７実施例の半導体装置を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第７実施例の半導体装置の製造工程の一部を表す図である。 第８実施例の半導体装置を表す図である。 第８実施例の半導体装置を表す図である。 第８実施例の半導体装置を表す図である。 第８実施例の半導体装置を表す図である。 第８実施例の半導体装置の製造工程の一部を表す図である。 第８実施例の半導体装置の製造工程の一部を表す図である。 第８実施例の半導体装置の製造工程の一部を表す図である。 第８実施例の半導体装置の製造工程の一部を表す図である。 第８実施例の半導体装置の変形例を表す図である。 第８実施例の半導体装置の変形例を表す図である。 第９実施例の半導体装置を表す図である。 第９実施例の半導体装置を表す図である。 第９実施例の半導体装置の製造工程の一部を表す図である。 第９実施例の半導体装置の製造工程の一部を表す図である。 第９実施例の半導体装置の製造工程の一部を表す図である。 第９実施例の半導体装置を表す図である。 第９実施例の半導体装置を表す図である。 第１０実施例の半導体装置を表す図である。 第１０実施例の半導体装置を表す図である。 第１０実施例の半導体装置を表す図である。 第１０実施例の半導体装置を表す図である。 第１０実施例の半導体装置を表す図である。 第１０実施例の半導体装置の変形例を表す図である。 第１０実施例の半導体装置の変形例を表す図である。 第１１実施例の半導体装置を表す図である。 第１１実施例の半導体装置を表す図である。 第１１実施例の半導体装置を表す図である。 第１２実施例の半導体装置を表す図である。 第７〜１２実施例のトランジスタの配置を説明する図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。
符号の説明
Ａｃｃ−１、Ａｃｃ−２： アクセス・トランジスタ
Ｄｒｖ−１、Ｄｒｖ−２： ドライバ・トランジスタ
Ｌｏａｄ−１、Ｌｏａｄ−２： ロード・トランジスタ
ｎＳＤ： Ｎ型ソースおよびドレイン
ｐＳＤ： Ｐ型ソースおよびドレイン
ＳＴＩ： 素子分離絶縁体
ＬＩ： 配線
ＩＣ： 配線
ＢＯＸ： 埋め込み絶縁体
ＳＤ１ 第１の連結基体部
ＳＤ２ 第２の連結基体部
Ｇａｔｅ ゲート電極
１ 第１インバータ
２ 第２インバータ
３、４、１４ 下側導電領域、連結基体部
５ 第２の連結ゲート電極
７ 第１の連結ゲート電極
６ 第１局所配線
８ コンタクトプラグ
９、１３ 配線
１１ａ、１１ｂ 第３インバータ
１２ 第１のトランジスタ
１３ 第２のトランジスタ
１４ 基板
１５ ゲート電極の上面
１７ 基体部表面
１８ 柱部
１９ 凸部
２０ 突出部
２１ 上側導電領域
２２ 局所配線の下面
２３ 局所配線の上面
２７ 第１導電型半導体領域
２８ 第２導電型半導体領域
２９ シリサイド層
半導体装置は、第１のトランジスタおよび第２のトランジスタと、第１局所配線を有する。この第１および第２のトランジスタは、基体部表面から突出した半導体からなる柱部と、基体部に設けられたソースおよびドレインの一方となる下側導電領域と、柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、柱部の側面上に設けられたゲート電極と、ゲート電極と柱部との間に介在するゲート絶縁膜とを有する電界効果型トランジスタである。この第１および第２のトランジスタは、同一面上に形成されている。
ここで、「基体部」とは、各トランジスタの下側導電領域の少なくとも一部を含む、基板内の特定の領域を表す。基体部は、各トランジスタごとに単独の領域として設けても、複数のトランジスタで共通となる連結基体部として設けても良い。
また、第１局所配線は、第１のトランジスタの下側導電領域と第２のトランジスタのゲート電極とを直接、電気的に接続する。この第１局所配線は、基体部から突出した凸部と、凸部の側面から突出した突出部とを備える。この凸部は第１のトランジスタの下側導電領域に接続され、突出部は、第２のトランジスタのゲート電極に接続されている。また、第１局所配線の突出部の下面は、第２のトランジスタのゲート電極の上面以下の高さに配置されている。すなわち、この下面は、突出部が接触するゲート電極の上面の高さから基体部表面までの間の高さに位置する。
ここで、第１局所配線の「突出部の下面」とは、基体部表面に対向する突出部の面を表す。また、第１局所配線が接続されるゲート電極の「上面」とは、基体部表面と同方向を向く方向、すなわち、基体部表面から上部導電領域等が存在する上方に向かう方向を向いている、ゲート電極の面を表す。第１局所配線の突出部の下面は、第１局所配線が接続されるゲート電極の上面と同じ高さとなるか、または、このゲート電極の上面よりも基体部表面側の高さに位置している（言い換えると、第１局所配線の突出部の下面は、第１局所配線が接続されるゲート電極の上面から基体部表面までの高さに位置している）。
また、第１局所配線は、（ａ）トランジスタの下側導電領域とゲート電極を直接、電気的に接続する点、および、（ｂ）突出部は、ゲート電極の上面以下の高さに配置される下面を有する点で、コンタクトプラグおよび上層配線を介して電気的に接続される配線構造とは区別される。以上の定義は、後述する第２局所配線および第３局所配線についても同様である。
典型的には、「第１局所配線」、「第２局所配線」および「第３局所配線」と、ゲート電極との電気的な接続が行なわれる境界部分には、段差部分が生じることとなる。このため、この境界部分は、例えば、図４Ａ、５、６Ａ、７〜９、１１Ａ、１９Ａ、２３Ａ、２３Ｂ、２４Ａ、２４Ｂ、２７、３０Ａ、３０Ｂ、３１および３３において、ゲート電極と配線が重なっている部分として表されている（一部の図面には、この重なっている部分を符号１０で表している）。
なお、これらの局所配線の上面はゲート電極の上面と同じ高さであっても、異なる高さであっても良い。また、「第１局所配線」、「第２局所配線」および「第３局所配線」の突出部は、１つの下面を有していても、互いに高さの異なる２以上の下面を有していても良い。なお、異なる高さの複数のゲート電極の上面が存在する場合もあり得る。突出部に高さの異なる複数の下面が存在し、ゲート電極に高さの異なる複数の上面が存在する場合、「突出部の下面は、ゲート電極の上面以下の高さに配置される」とは、突出部の少なくとも一つの下面は、ゲート電極の少なくとも一つの上面以下の高さに配置されていることを表わす。好ましくは、突出部の全ての下面は、ゲート電極の最も基体部表面側に位置する上面（基体部表面までの距離が最も短い上面）以下の高さに配置されているのが良い。
「下側導電領域」および「上側導電領域」は、各トランジスタのソースおよびドレインを構成する。下側導電領域がソース、上側導電領域がドレインであっても良く、上側導電領域がソース、下側導電領域がドレインであっても良い。また、下側導電領域は半導体または導電性の領域である。典型的には下側導電領域は不純物を含有させた半導体から構成される。なお、下側導電領域の全体が金属材料（金属材料とは、一般に温度が高いほど抵抗が大きくなる材料である）から構成されていても良い。なお、トランジスタの下側導電領域の全体を金属とすることにより、該トランジスタはいわゆる金属ソースおよびドレインを備えたトランジスタとなる。この場合、良好なトランジスタ特性を実現するため、下側導電領域をなす金属の仕事関数は、ｎ型のトランジスタにおいては半導体の伝導帯下端、ｐ型のトランジスタにおいては半導体の価電子帯上端のそれぞれ近傍に位置する材料を選択する必要がある。
半導体装置は、第１のトランジスタの下側導電領域と第２のトランジスタのゲート電極間をコンタクトプラグおよび上層配線により接続する場合と比べて、電気的な接続部分の占有面積を小さくすることができる。また、第１局所配線の下面は、突出部が接触するゲート電極の上面の高さから基体部表面までの間の高さに位置する。このため、その下面がゲート電極の上面より高い配線を用いる場合に比べて、高密度化が可能である。特にゲート電極下方の下側導電領域と第１局所配線とを絶縁する必要がある場合を除き、１回のリソグラフィ工程で第１局所配線を形成することができる。また、第１局所配線の高さを低くすることができるため、第１局所配線の使用による上方配線の高さの増大を抑制することができる。
図３５〜３７、３９、及び４０に本発明の半導体装置の一例を示す。なお、図３５Ａは、半導体装置の上面図、図３５Ｂ、３６Ａ、３６Ｂ、３７Ａ、３７Ｂは、図３５Ａの半導体装置の点線で囲まれた部分のＡ−Ａ’断面図である。
図３５Ａに示されるように、この半導体装置は、第１のトランジスタ１２、第２のトランジスタ１３を有する。この第１のトランジスタ１２の下側導電領域３は、第１局所配線６によって、第２のトランジスタ１３のゲート電極５と電気的に接続されている。
また、図３５Ｂに示されるように、第１および第２のトランジスタは、基体部表面１７から突出した半導体からなる柱部１８を有する。第２のトランジスタ１３のゲート電極５は、第２のトランジスタ１３の基体部表面１７と同じ方向を向く上面１５を有する。また、第１局所配線６は、第１トランジスタの下側導電領域３に接触する凸部１９と、凸部１９の側面から突出して第２のトランジスタのゲート電極５と接触する突出部２０（図３５Ｂ中の点線で囲まれた部分）とを有する。
また、この突出部２０は、基体部表面１７に対向する下面を有する。この下面は、図３５Ｂ中では、ゲート電極５の上面と接触して、上面と同一の高さの面となっている。また、ゲート電極５の側面は凸部１９の側面と接触している。図３５Ｂに例示されるように、第１局所配線の突出部２０の下面は、突出部が接触するゲート電極５の上面１５以下の高さに配置している。すなわち、突出部２０の下面は、ゲート電極５の上面１５の高さから基体部表面１７までの間の高さに位置している。この下面は１つでも、複数、存在しても良い。
以下、第１局所配線と第２のトランジスタのゲート電極が電気的に接続する別の態様を図３６、３７、３９及び４０に示す。なお、以下の図面では、各部の説明は省略する。
図３６Ａは、第１局所配線の凸部１９の側面がゲート電極５の側面と接触しておらず、第１局所配線の下面２２のみがゲート電極５の上面１５に接触する半導体装置を表している。この半導体装置では、下面２２はゲート電極５の上面１５と同じ高さとなっている。
図３６Ｂは、第１局所配線の凸部１９の側面および突出部２０の下面２２がゲート電極５と接触するが、突出部２０の下面２２は、ゲート電極５の上面１５よりも低い基体部表面１７側の高さに位置する半導体装置を表している。
図３７Ａは、第１局所配線の突出部２０が２つの下面２２を有し、そのうちの一つの下面２２がゲート電極５の上面１５と接触する半導体装置を表している。この半導体装置では、下面２２の一方はゲート電極５の上面１５と同じ高さとなっている。下面２２の他方はゲート電極５の上面１５よりも低く、基体部表面１７側に位置している。
図３７Ｂは、第１局所配線の凸部１９の側面および突出部２０の下面２２がゲート電極５と接触するが、第１局所配線は全ての部分が、ゲート電極５の上面１５よりも低く基体部表面１７側に存在する半導体装置を表している。この半導体装置では、下面２２はゲート電極５の上面１５よりも低い基体部表面１７側に配置されている。また、第１局所配線の上面２３も、ゲート電極５の上面１５より低い基体部表面１７側に配置されている。
図３９は、本発明の半導体装置の別の一例を表す図である。図３９Ａは、この半導体装置の上面図、図３９Ｂ及び３９Ｃはそれぞれ図３９Ａの半導体装置のＡ−Ａ’断面図、Ｂ−Ｂ’断面図を表す。図３９の半導体装置では、第１局所配線とゲート電極との接触部は部分的重なりをなしている。すなわち、第１局所配線はゲート電極と基体部直上とは異なる位置で接触し、第１局所配線は１回のリソグラフィ工程で形成されている。なお、図３９Ｂの断面図において、左側の基体部に接続するコンタクトプラグと、右側の基体部に属するトランジスタの柱部は省略している。図３９に示すとおり、本例においては、ゲート電極と第１局所配線が上方から見て重なっている領域が突出部に相当する（図３９Ａ及びＢ中の２０）。この突出部は、ゲート電極と第１局所配線の重なり方によって規定されている。このように突出部は必ずしも一方向にのみ突出するものでなくても良い。
図４０は、本発明の半導体装置の別の一例を表す図である。図４０Ａは、この半導体装置の上面図、図４０Ｂ及び４０Ｃはそれぞれ図４０Ａの半導体装置のＡ−Ａ’断面図、Ｂ−Ｂ’断面図を表す。第１局所配線はゲート電極と基体部直上の位置で接触しており、第１局所配線とゲート電極直下の基体部とを離間させるために第１局所配線は２回のリソグラフィ工程で形成されている。なお、図４０の断面図において、左側の基体部に接続するコンタクトプラグと、右側の基体部に属するトランジスタの柱部は省略している。図４０に示すとおり、本例においては、上方から見て、概ね右側の基体部と局所配線が重なっている領域が突出部に相当する（図４０Ａ及びＢ中の２０）。この領域は２回のリソグラフィ工程のうちの一方によって規定されている。なお、図４０Ｂでは、柱部は省略している。
この第１および第２のトランジスタは、ｎ型のトランジスタであってもｐ型のトランジスタであっても良い。また、第１および第２のトランジスタは、同一の導電型のトランジスタであっても、異なる導電型のトランジスタであっても良い。
また、上記説明では、第１局所配線の凸部、突出部、下面等について説明したが、第２および第３局所配線を有する半導体装置では、第２および第３局所配線も第１局所配線と同様に凸部、突出部、下面を有する。また、第２および第３局所配線の突出部の下面は、該突出部が接続されるゲート電極の上面以下の高さに配置される。更に、第２および第３局所配線は、第１局所配線と同様の効果を有することができる。
次に、本発明の実施形態について図面を参照して詳細に説明する。
１．インバータ・チェーン
本発明の一実施形態は、インバータ・チェーンに関するものである。このインバータ・チェーンは、図２に示すインバータを、図３のように複数、連ねたものであり、バッファや遅延素子として用いることができる。このインバータ・チェーンにおいては、各インバータは、ｐ型の縦型トランジスタとｎ型の縦型トランジスタとから構成されている。このように縦型トランジスタからインバータを構成することによって、プレナー型トランジスタを使用した場合と比べて、トランジスタの占有面積を小さくすることができる。この結果、微細化を行なうことができる。
各縦型トランジスタは、柱部と、基体部に設けられたソースおよびドレインの一方となる下側導電領域と、柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、柱部の側面上に設けられたゲート電極と、ゲート電極と柱部との間に介在するゲート絶縁膜とを有する電界効果型トランジスタである。各インバータを構成する縦型トランジスタのゲート電極は、共通化され一体的に形成されて連結ゲート電極となっている。このように各ゲート電極を一体化して連結ゲート電極とすることにより、高密度化を図ることができる。
このインバータ・チェーンにおいて、第１および第３のトランジスタの下側導電領域と、第２の連結ゲート電極は、第１局所配線によって電気的に接続されている。この第１局所配線の突出部の下面は、第２の連結ゲート電極の上面以下の高さに配置されている。
また、３つのインバータを備えたインバータ・チェーンにおいては、第２および第４のトランジスタの下側導電領域と、第３の連結ゲート電極は、第２局所配線によって電気的に接続されている。この第２局所配線の突出部の下面は、第３の連結ゲート電極の上面以下の高さに配置されている。
この第１〜第６のトランジスタは、同一面上に形成されている。下側導電領域はソースおよびドレインのうち何れの領域であっても良い。また、上側導電領域は、下側導電領域とは異なる領域であれば、ソースおよびドレインのうち何れの領域であっても良い。
ゲート絶縁膜の構成材料は特に限定されるわけではなく、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコンオキシナイトライド膜やこれらの膜の積層体、ハフニウム（Ｈｆ）を含んだ酸化物等を挙げることができる。また、ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物または金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ２よりも比誘電率（ＳｉＯ２の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
また、ゲート電極としては、例えば、導電性ポリシリコン、金属、シリサイドやこれらの積層体等から構成することができる。導電性ポリシリコンは例えば、ポリシリコン中に不純物を含有させることによって得ることができる。この際、不純物の濃度は、１．０×１０２０〜１．０×１０２１／ｃｍ３の範囲であることが好ましい。また、この不純物としては、例えば、リン、ヒ素、ボロン等を挙げることができる。
また、ゲート電極の材料としては、同一の金属材料を用いることが好ましい。このようにゲート電極を同一の金属材料とすることにより、容易に製造することができる。この金属材料としては、通常は、半導体の禁制帯の中央付近の仕事関数を有するものを選択することが好ましい。しかし、場合によっては、ゲート電極の仕事関数を微調整するため、同一のインバータを構成するｎ型の縦型トランジスタ用ゲート電極と、ｐ型の縦型トランジスタ用ゲート電極とで異なる材料を用いても良い。
また、ゲート電極の材料としては、シリサイドを用いることもできる。このシリサイドとしては具体的には、ＮｉＳｉ，Ｎｉ２Ｓｉ，Ｎｉ３Ｓｉ，ＮｉＳｉ２，ＷＳｉ，ＴｉＳｉ２，ＶＳｉ２，ＣｒＳｉ２，ＺｒＳｉ２，ＮｂＳｉ２，ＭｏＳｉ２，ＴａＳｉ２，ＣｏＳｉ，ＣｏＳｉ２，ＰｔＳｉ，Ｐｔ２Ｓｉ，Ｐｄ２Ｓｉなどを挙げることができる。
本実施形態では、一方のインバータを構成するｎ型およびｐ型のトランジスタの下側導電領域と、他方のインバータを構成する連結ゲート電極を局所配線により電気的に接続している限り、ｎ型およびｐ型のトランジスタはそれぞれ様々な配置を取ることができる。以下に、実施例を挙げて各トランジスタの具体的な配置および各インバータ間を電気的に接続する配線構造について説明する。なお、以下の実施例は本発明の理解を容易にするために提示するものであり、本発明は以下の実施例に限定されるわけではない。
（第１実施例）
図４Ａは、本実施例における、第１インバータ１と第２インバータ２とから構成される、２段インバータ・チェーンを表す上面図である。第１インバータ１は、第１のｎ型のトランジスタ（ｎＦＥＴ）（第１のトランジスタに相当する）、第１のｐ型のトランジスタ（ｐＦＥＴ）（第３のトランジスタに相当する）から構成されている。また、第２インバータ２は、第２のｎ型のトランジスタ（ｎＦＥＴ）（第２のトランジスタに相当する）、第２のｐ型のトランジスタ（ｐＦＥＴ）（第４のトランジスタに相当する）から構成されている。
この第１のｎ型のトランジスタおよび第１のｐ型のトランジスタのゲート電極は連結されており、第１の連結ゲート電極を構成する。また、第２のｎ型のトランジスタおよび第２のｐ型のトランジスタのゲート電極は連結されており、第２の連結ゲート電極を構成する。また、第１のｎ型のトランジスタから第１のｐ型のトランジスタに向かう方向と、第２のｎ型のトランジスタから第２のｐ型のトランジスタに向かう方向とは互いに平行となっている。
第１実施例では、第１インバータ１を構成するｎ型のトランジスタ（ｎＦＥＴ）の下側導電領域３と、ｐ型のトランジスタ（ｐＦＥＴ）の下側導電領域３とは、互いに離間されており、隣接していない。また、第１インバータを構成するｎ型のトランジスタの下側導電領域３と、ｐ型のトランジスタの下側導電領域３と、第２の連結ゲート電極５は、第１局所配線６を介して電気的に接続されている。
第１局所配線６と第２の連結ゲート電極５は、図４Ａ中の第１局所配線の突出部とゲート電極５の延長部（ゲート電極が下側導電領域の上方以外の領域まで延在した部分）が重なった部分１０で電気的に接続されている。この第１局所配線の突出部の下面は、基体部表面に対向すると共に、第２の連結ゲート電極の上面以下の高さに配置されている。すなわち、第１局所配線の突出部の下面は、第２の連結ゲート電極５の上面の高さから基体部表面までの間の高さに位置している。
なお、図４Ａにおいて、四角形はコンタクト穴の位置を表し、トランジスタの上側導電領域に電気的に接続されるコンタクトプラグは図示せず、「●」によって電気的な接続があることのみを示している。第１の連結ゲート電極７、各トランジスタの上側導電領域８は、コンタクトプラグを介して外部配線と電気的に接続されている。また、第２インバータのｎ型およびｐ型のトランジスタの下側導電領域４は、配線２１およびコンタクトプラグを介して外部配線と電気的に接続されている。
図４Ａの破線で囲まれた本実施例のインバータ・チェーンの占有面積は、理想的な場合には３０Ｆ２となる。これに対して、図４Ｂは、図４Ａと同様のインバータ間の電気的接続を、第１局所配線を用いず通常のコンタクトプラグと上層配線とで実現した例を表す図である。この配置の占有面積は、理想的な場合には４４Ｆ２となる。
図４Ｂにおいては、上層配線と接続される全てのコンタクト孔（四角形と●の位置に存在する）を同時に形成するため、コンタクト孔どうしを最小幅Ｆだけ離間させている。一方、図４Ａにおいては、第１局所配線６を上方配線とは別の工程により形成するため、第１局所配線を通常のコンタクト孔に対してぎりぎりまで近づけることができる。具体的には、位置合わせずれによる短絡が起こらないだけの余裕分の距離Δ（通常Ｆの数分の１である）まで近づけることができる。このため占有面積を削減することができる。なお、上記の理想的な場合とは、Δをゼロとした場合である。
また、図４Ｂのような関連する配線構造は、コンタクト孔と配線を別々のリソグラフィ工程によって形成する。一方、本実施例においては、第１局所配線を１回のリソグラフィ工程によって形成することができるため、配線の形成工程数を最小限に留めることができる。第１局所配線を１回のリソグラフィ工程で形成し、かつゲート電極との接触を確保するために、第１局所配線６の突出部の下面は、連結ゲート電極５の上面以下の高さに位置している。第１局所配線は、連結ゲート電極５の側面の少なくとも一部と接触する構造とするのが、接触抵抗を低減するために望ましい。また、この利点を得るために、第１局所配線は連結ゲート電極５の上方を、連結ゲート電極５と接触せずに交差する配線には適用しないようにする。
更に、このような第１局所配線を縦型トランジスタに適用することにより得られる他の効果として、配線高さの低減を挙げることができる。縦型トランジスタではチャネル領域が垂直方向に伸びるため、下側導電領域から上方の配線に至る距離が通常のプレナー型トランジスタに比べて長いものとなりやすい。図１２Ｂより分かるように、第１局所配線は上側導電領域より下側に埋設される形態となるため、第１局所配線の使用による上方配線の高さの増大（上方配線は局所配線からある距離だけ離間される必要がある）を、プレナー型トランジスタの場合に比べて抑制することができる。
本実施例における局所配線は、インバータの出力を次段インバータの入力に接続する機能に加えて、互いに離間されたｎ型のトランジスタの下側導電領域とｐ型のトランジスタの下側導電領域とを電気的に接続する機能を果たしている。すなわち、面積の増大を防ぎつつ、２つの機能を同時に実現している。
（第２実施例）
図５は、第１インバータ１、第２インバータ２、および２つの第３インバータ１１ａ、１１ｂとから構成される、４段インバータ・チェーンを表す上面図である。第３インバータ１１ａ、１１ｂは、それぞれ第３のｎ型のトランジスタ（ｎＦＥＴ）（第５のトランジスタに相当する）、第３のｐ型のトランジスタ（ｐＦＥＴ）（第６のトランジスタに相当する）から構成されている。この第５および第６のトランジスタの柱部、上側導電領域、下側導電領域、ゲート電極およびゲート絶縁膜は、第１〜第４のトランジスタと同様の構造となっている。この第３のｎ型のトランジスタおよび第３のｐ型のトランジスタのゲート電極は連結されており、第３の連結ゲート電極を構成する。
第１実施例では、第２インバータ２を構成するｎ型およびｐ型のトランジスタの下側導電領域４を電気的に接続する配線２１（この配線２１は、第１の局所配線と同時に形成することができる）がコンタクトプラグを介して外部配線に電気的に接続されていた。しかし、本実施例では、第２局所配線９により、ｎ型およびｐ型のトランジスタの下側導電領域４が、更に第３インバータ１１ａを構成する第３の連結ゲート電極１２と電気的に接続されている点が、第１実施例とは異なる。また、同様にして、第３インバータ１１ａと第３インバータ１１ｂとが第２局所配線９を介して電気的に接続されている。この第２局所配線９は、第１局所配線６と同様、凸部と突出部を有する。また、突出部の下面は、第３の連結ゲート電極の上面以下の高さに配置されている。すなわち、突出部の下面は、基体部表面に対向すると共に、ゲート電極５の上面の高さから基体部表面までの間の高さに位置している。更に、第３インバータ１１ｂを構成するｎ型およびｐ型のトランジスタの下側導電領域１４は、配線１３およびコンタクトプラグを介して外部配線と電気的に接続されている。
（第３実施例）
図６Ａは、第１実施例とはトランジスタの配置が異なる２段インバータ・チェーンを示す上面図である。本実施例では、第１インバータ１を構成する第１のｎ型のトランジスタ（ｎＦＥＴ）の下側導電領域と、第１のｐ型のトランジスタ（ｐＦＥＴ）の下側導電領域とが連結して一体的に形成され、第１の連結基体部３を構成している。そして、これらの下側導電領域は、下側導電領域上に、サリサイド技術により設けられたシリサイド層により電気的に接続されている。同様にして、第２インバータ２を構成する第２のｎ型のトランジスタ（ｎＦＥＴ）の下側導電領域と、第２のｐ型のトランジスタ（ｐＦＥＴ）の下側導電領域とが連結して一体的に形成され、第２の連結基体部４を構成している。これらの下側導電領域は、下側導電領域上に、サリサイド技術により設けられたシリサイド層により電気的に接続されている。
以下に、図４１を用いて連結基体部の構造を詳細に説明する。図４１Ａ，Ｂは、それぞれ図６Ａの半導体装置のＢ−Ｂ方向、Ａ−Ａ’方向の断面を表す図である。図４１に示されるように、第１の連結基体部３は、第１導電型半導体領域２７と、第１導電型半導体領域２７に接合する第２導電型半導体領域２８とを備えている。なお、この第１及び第２導電型半導体領域２７および２８は、上方（基体表面の法線方向）から見た場合に、２次元的な面状の領域を構成している。第１導電型半導体領域２７には第１のｎ型トランジスタの柱部が設けられている。また、第２導電型半導体領域２８には第１のｐ型トランジスタの柱部が設けられている。更に、第１の連結基体部の第１導電型半導体領域２７と第２導電型半導体領域２８の境界を含む領域上に、金属含有導電層であるシリサイド層２９が設けられ、第１および第２導電性半導体領域間を電気的に接続している。すなわち、第１導電型半導体領域２７におけるｎ型半導体領域と、第２導電型半導体領域２８におけるｐ型半導体領域と、がシリサイド層２９を介して電気的に接続される。この場合、シリサイド層２９が無いと、ｎ型半導体領域とｐ型半導体領域との接合はｐｎダイオードをなして整流特性を示し、電気的に接続されない。
本実施例では、上記第１の連結基体部と同様にして、第２の連結基体部は、第１導電型半導体領域、第２導電型半導体領域およびシリサイド層を備え、第１および第２導電型半導体領域間は電気的に接続されている。このようにｎ型およびｐ型の下側導電領域どうしを連結・一体化させた第１の連結基体部とすることで、さらに面積の縮小が可能となる。
なお、ｎ型およびｐ型のトランジスタの下側導電領域３の接続手段はシリサイド層に限定されるわけではない。例えば、下側導電領域３をそれぞれ金属材料から構成することにより、隣接する下側導電領域３間を電気的に接続することができる。
本実施例では、第１の連結基体部３は、第１のｎ型トランジスタおよび第１のｐ型トランジスタの一方から他方へ向かう方向に延在する第１の基体延在部２３を有する。そして、第１局所配線６の凸部は、この第１の基体延在部２３に接続されている。
また、第１局所配線６と連結ゲート電極５の接続部分は、図６Ａ中では、第１局所配線と連結ゲート電極が重なった部分１０で表されている。このように本実施例では、第１局所配線の突出部は、第２の連結ゲート電極と、第２のｎ型トランジスタの柱部と第２のｐ型トランジスタの柱部との間で接続され、且つ第１局所配線は、第２の連結基体部とは離間して絶縁されている。なお、図６Ａ中の矢印の部分では、後述する図２４Ｂと同様に、第１局所配線６が、第２の連結基体部４の上方で連結ゲート電極５に接続され、第２の連結基体部４とは離間して絶縁されていることを示している。このような局所配線の利用による効果は後に説明する第９実施例と同様である。
なお、対称性の観点からは、第１局所配線の突出部は、第２の連結ゲート電極と、第２のｎ型トランジスタの柱部と第２のｐ型トランジスタの柱部との間の中間点で接続されることが好ましい。これにより局所配線と各トランジスタとの距離が等しくなり、製造上の位置合わせずれによる局所配線とトランジスタとの短絡不良発生の可能性を最小とすることができる。
図６Ａの破線で囲まれた本実施例のインバータ・チェーンの占有面積は、理想的な場合には２６Ｆ２となる。これに対して、図６Ｂは、図６Ａと同様のインバータ間の電気的接続を、第１局所配線を用いず、通常のコンタクトプラグと上層配線とで実現した例を表す図である。この配置の占有面積は、理想的な場合には３２Ｆ２となる。このように、本実施例では、各インバータを縦型トランジスタで構成し、第１インバータと第２インバータ間を特別な配線構造で電気的に接続することで、微細化が可能なことが分かる。
（第４実施例）
図７は、第１インバータ１、第２インバータ２、および２つの第３インバータ１ａ、１１ｂとから構成される、４段インバータ・チェーンを表す上面図である。本実施例では、第３インバータ１１ａ、１１ｂを構成する第３のｎ型のトランジスタ（ｎＦＥＴ）の下側導電領域３と、第３のｐ型のトランジスタ（ｐＦＥＴ）の下側導電領域３とが連結して一体的に形成され、第３の連結基体部を構成している。
第３実施例では、第２の連結基体部４が外部配線に電気的に接続されていた。しかし、本実施例では、第２の連結基体部４が、第２局所配線９により、第３インバータ１１ａの連結ゲート電極１２と電気的に接続されている点が、第３実施例とは異なる。同様にして、第３インバータ１１ａの連結基体部１４と、第３インバータ１１ｂの連結ゲート電極１２とが第２局所配線９を介して電気的に接続されている。また、第３インバータ１１ｂの連結基体部１４がコンタクトプラグを介して外部配線と電気的に接続されている。
本実施例では、第２の連結基体部４は、第１の連結基体部３の延在方向と反対方向に延在する第２の基体延在部２４を備えている。同様にして、第３インバータ１１ａの第３の連結基体部１４は、第２の連結基体部４の延在方向と反対方向に延在する基体延在部２５を備えている。また、第３インバータ１１ｂの第３の連結基体部１４は、第３インバータ１１ａの第３の連結基体部４の延在方向と反対方向に延在する基体延在部２５を備えている。このように隣り合うインバータの基体延在部を、互いに反対方向に延在するように設けることによって、インバータの占有面積を小さくすることができる。
なお、対称性の観点からは、第１局所配線の突出部は、第２の連結ゲート電極と、第２のｎ型トランジスタの柱部と第２のｐ型トランジスタの柱部との間で接続されることが好ましい。また、第２局所配線の突出部は、第３の連結ゲート電極と、第３のｎ型トランジスタの柱部と第３のｐ型トランジスタの柱部との間の中間点で接続されることが好ましい。これにより局所配線と各トランジスタとの距離が等しくなり、製造上の位置合わせずれによる局所配線とトランジスタとの短絡不良発生の可能性を最小とすることができる。
（第５実施例）
図８は、第３実施例とはトランジスタの配置が異なる２段インバータ・チェーンを示す上面図である。本実施例では、第１インバータ１を構成する第１のｎ型のトランジスタ（ｎＦＥＴ）の下側導電領域と、第１のｐ型のトランジスタ（ｐＦＥＴ）の下側導電領域とが連結して一体的に形成され、第１の連結基体部３を構成している。そして、これらの下側導電領域は、図４１に示したように下側導電領域上にサリサイド技術により設けられたシリサイド層により電気的に接続されているか、または、下側導電領域を金属材料から構成することにより電気的に接続されている。
第１の連結基体部３は、第１のｎ型トランジスタおよび第１のｐ型トランジスタの一方から他方へ向かう方向に延在する第１の基体延在部２３を有する。そして、第１局所配線の凸部は、この第１の基体延在部２３に接続されている。また、第２の連結ゲート電極５は、その連結方向に延長される第１のゲート延長部（ゲート電極５が第２の連結基体部４の上方以外の領域まで延在した部分）を備え、第１局所配線の突出部は、第１のゲート延長部に接続されている。なお、第１局所配線６と連結ゲート電極５の接続部分は、図８中では、第１局所配線とゲート延長部が重なった部分１０で表される。
図８の破線で囲まれた本実施例のインバータ・チェーンの占有面積は、理想的な場合には２６Ｆ２となる。このように、本実施例では、各インバータを縦型トランジスタで構成し、第１インバータと第２インバータ間を特別な配線構造で電気的に接続することで、微細化が可能なことが分かる。
（第６実施例）
図９は、第３実施例とはトランジスタの配置が異なる２段インバータ・チェーンを示す上面図である。本実施例では、第１インバータ１を構成する第１のｎ型のトランジスタ（ｎＦＥＴ）の下側導電領域と、第１のｐ型のトランジスタ（ｐＦＥＴ）の下側導電領域とが連結して一体的に形成され、第１の連結基体部３を構成している。そして、これらの下側導電領域は、第５実施例と同様に電気的に接続されている。また、第１の連結基体部３は、第１局所配線６によって、第２の連結ゲート電極５と電気的に接続されている。なお、第１局所配線６と連結ゲート電極５の接続部分は、図９中では、第１局所配線と連結ゲート電極が重なった部分１０で表される。また、第１局所配線６は、第２の連結基体部４とは離間して電気的に絶縁されている。このような局所配線の利用による効果は後に説明する第９実施例と同様である。
図９の破線で囲まれた本実施例のインバータ・チェーンの占有面積は、理想的な場合には２８Ｆ２となる。このように、本実施例では、各インバータを縦型トランジスタで構成し、第１インバータと第２インバータ間を特別な配線構造で電気的に接続することで、微細化が可能なことが分かる。
上記第１〜第６実施例で表されるように、本実施形態のインバータ・チェーンは２以上のインバータを有している。この半導体装置を構成するインバータの数は、少なくとも第１および第２インバータの２以上であれば特に限定されない。すなわち、インバータ・チェーンは、第１および第２インバータ以外にも１以上の第３インバータを有して３以上のインバータから構成されていても良い。
また、上記第１〜第６実施例に例示したように、複数のインバータ間の電気的接続は、典型的には、以下の通りとなる。すなわち、一つのインバータを構成する連結ゲート電極がコンタクトプラグを介して外部配線に電気的に接続されている。また、他の一つのインバータを構成するｎ型およびｐ型のトランジスタの下側導電領域は、コンタクトプラグを介して外部配線に電気的に接続されている。更に、上記他の一つのインバータ以外のインバータを構成するｎ型およびｐ型のトランジスタの下側導電領域は、コンタクトプラグおよび外部配線を用いずに、第１、第２局所配線を介して直接、隣のインバータを構成する連結ゲート電極に電気的に接続されている。このため、インバータ間を接続する配線部分の占有面積を小さくして微細化を行なうことができる。また、各インバータを構成するトランジスタの上側導電領域は、コンタクトプラグを介して外部配線に電気的に接続されている。
なお、上記第１〜第６実施例では、便宜上、第１のｎ型のトランジスタを第１のトランジスタ、第１のｐ型のトランジスタを第３のトランジスタとした。しかし、第１および第３のトランジスタはそれぞれ、ｎ型およびｐ型のトランジスタに限定されるわけではなく、第１のｎ型のトランジスタを第３のトランジスタ、第１のｐ型のトランジスタを第１のトランジスタとしても良い。
同様にして、第２および第４のトランジスタはそれぞれ、ｎ型およびｐ型のトランジスタに限定されるわけではなく、第２のｎ型のトランジスタを第４のトランジスタ、第２のｐ型のトランジスタを第２のトランジスタとしても良い。また、第５および第６のトランジスタはそれぞれ、ｎ型およびｐ型のトランジスタに限定されるわけではなく、第３のｎ型のトランジスタを第６のトランジスタ、第３のｐ型のトランジスタを第５のトランジスタとしても良い。
なお、第５および第６のトランジスタの下側導電領域、上側導電領域、ゲート電極およびゲート絶縁膜の材料としては、第１〜第４のトランジスタと同様のものを用いることができる。
第１および第２実施例においては、ｎ型トランジスタとｐ型トランジスタの下側導電領域どうしは直接、接続されない。このため、図１１Ｂの例と同様にしてバルク基板を用いることができる。一方、第３〜第６実施例においては、ｎ型トランジスタとｐ型トランジスタの下側導電領域どうしが直接、接続されるため、図１９Ｂの例と同様に下側導電領域が基板とは絶縁されている必要がある。この理由は、以下のＳＲＡＭの場合と同様である。
また、上記第１〜第６実施例において、ｎ型トランジスタとｐ型トランジスタの位置を適宜、入れ替えることは差し支えない。ただし、ｎ型トランジスタとｐ型トランジスタの位置を入れ替えた場合は、対応して電源線とグランド線の位置も入れ替える必要がある。
２．ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
本発明の他の一実施形態は、ＳＲＡＭ（スタティックランダムアクセスメモリセル）に関するものである。このＳＲＡＭは、メモリセルを有し、このメモリセルは、第１のｎ型トランジスタと、第１のｐ型トランジスタと、第２のｎ型トランジスタと、第２のｐ型トランジスタと、第１および第２のアクセストランジスタと、第１及び第３局所配線と、を備える。第１インバータは、第１のｎ型トランジスタ（第１のトランジスタに相当する）および第１のｐ型トランジスタ（第３のトランジスタに相当する）から構成されている。第２インバータは、第２のｎ型トランジスタ（第２のトランジスタに相当する）および第２のｐ型トランジスタ（第４のトランジスタに相当する）から構成されている。
また、第１〜第４のトランジスタ、第１および第２のアクセストランジスタは、基体部表面から突出した半導体からなる柱部と、基体部に設けられたソースおよびドレインの一方となる下側導電領域と、柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、柱部の側面上に設けられたゲート電極と、ゲート電極と前記柱部との間に介在するゲート絶縁膜と、を備える。
この半導体装置において、第１および第３局所配線は、基体部から突出した凸部および凸部の側面から突出した突出部を有する。第１局所配線の凸部は、第１のｎ型トランジスタの下側導電領域と、第１のｐ型トランジスタの下側導電領域と、第１のアクセストランジスタの下側導電領域と、に接続されている。また、第１局所配線の突出部は、第２の連結ゲート電極に接続され、第１局所配線の突出部の下面は第２の連結ゲート電極の上面以下の高さに配置している。
第３局所配線の凸部は、第２のｎ型トランジスタの下側導電領域と、第２のｐ型トランジスタの下側導電領域と、第２のアクセストランジスタの下側導電領域と、に接続されている。また、第３局所配線の突出部は第１の連結ゲート電極に接続され、第３局所配線の突出部の下面は第１の連結ゲート電極の上面以下の高さに配置されている。また、この第１〜第４のトランジスタ並びに第１および第２のアクセストランジスタは、同一面上に形成されている。
なお、対称性の観点からは、第１局所配線の突出部は、第２の連結ゲート電極と、第２のｎ型トランジスタの柱部と第２のｐ型トランジスタの柱部との間の中間点で接続されることが好ましい。また、第３局所配線の突出部は、第１の連結ゲート電極と、第１のｎ型トランジスタの柱部と第１のｐ型トランジスタの柱部との間の中間点で接続されることが好ましい。これにより局所配線と各トランジスタとの距離が等しくなり、製造上の位置合わせずれによる局所配線とトランジスタとの短絡不良発生の可能性を最小とすることができる。
第１インバータを構成する第１のｎ型およびｐ型のトランジスタのゲート電極は、共通化され一体的に形成されて第１の連結ゲート電極を構成している。また、第２インバータを構成する第２のｎ型およびｐ型のトランジスタのゲート電極は、共通化され一体的に形成されて第２の連結ゲート電極を構成している。このように各インバータを構成するゲート電極を一体化して連結ゲート電極とすることにより、高密度化を図ることができる。一方、第１および第２のアクセストランジスタのゲート電極は、同様に最終的には互いに電気的に接続されなければならないものの、必ずしも第１〜第４のトランジスタのゲート電極と一体的に形成されていなくても良い。この理由は、第１のアクセストランジスタのゲート電極は、原則として外部配線であるワード線と接続されるから、一体としなくてもワード線を介して電気的に接続することが可能なためである。
メモリセル上には、ビット線、ワード線、電源線（Ｖｄｄ）、またはグランド線（Ｇｎｄ）が設けられている。第１および第２のアクセストランジスタのゲート電極は、それぞれ同一のワード線に電気的に接続されている。また、第１および第２のアクセストランジスタの上側導電領域は、ビット線に電気的に接続されている。
このように、メモリセルは、第１および第２インバータを構成する第１〜第４のトランジスタと、第１および第２のアクセストランジスタの、合計６つの縦型トランジスタを有する。そして、第１インバータを構成する第１のｎ型およびｐ型のトランジスタが、第一のドライバ・トランジスタおよび第一のロード・トランジスタに相当する。同様にして、第２インバータを構成する第２のｎ型およびｐ型のトランジスタが、第二のドライバ・トランジスタおよび第二のロード・トランジスタに相当する。
以下では特記しない場合、第一および第二のアクセス・トランジスタはｎ型の縦型トランジスタとして説明する。また、第一および第二のドライバ・トランジスタはｎ型のトランジスタ、第一および第二のアクセス・トランジスタはｐ型のトランジスタであるものとする。ドライバ・トランジスタの上側導電領域はグランド線（Ｇｎｄ）に、ロード・トランジスタの上側導電領域は電源線（Ｖｄｄ）に電気的に接続される。
また、第１のアクセストランジスタの下側導電領域、第１のｎ型およびｐ型のトランジスタの下側導電領域、第１局所配線、および第２の連結ゲート電極は、第一の蓄積ノードを構成する。同様にして、第２のアクセストランジスタの下側導電領域、第２のｎ型およびｐ型のトランジスタの下側導電領域、第３局所配線、および第１の連結ゲート電極は、第二の蓄積ノードを構成する。
図１０は、本実施形態のＳＲＡＭのメモリセルの一例を表す回路図を示す。図１０に示すように、ｐ型のトランジスタである第一のロード・トランジスタＬｏａｄ−１と、ｎ型のトランジスタである第一のドライバ・トランジスタＤｒｖ−１とが第１インバータを構成する。また、ｐ型のトランジスタである第二のロード・トランジスタＬｏａｄ−２と、ｎ型のトランジスタである第二のドライバ・トランジスタＤｒｖ−２とが第２インバータを構成する。
この半導体装置においては、第１インバータの出力ノードＮ１は第２インバータの連結ゲート電極を介して第２インバータに入力され、第２インバータの出力ノードＮ２は第１インバータの連結ゲート電極を介して第１インバータに入力されるようになっている。このノードＮ１およびＮ２は蓄積ノードを構成している。また、一方のノードがグランド電位（Ｇｎｄ）であれば他方が電源電位（Ｖｄｄ）となり、一方が電源電位（Ｖｄｄ）であれば他方がグランド電位（Ｇｎｄ）となるように構成されている。そして、メモリセルは、上記の２つの状態を、「１」状態または「０」状態として情報を記憶する。
この蓄積ノードＮ１は、ｎ型のトランジスタである第一のアクセス・トランジスタＡｃｃ−１を介して第一のビット線ＢＬ１に接続されている。また、蓄積ノードＮ２は、ｎ型のトランジスタである第二のアクセス・トランジスタＡｃｃ−２を介してビット線ＢＬ２に接続されている。この２つのアクセス・トランジスタＡｃｃ−１、Ａｃｃ−２のゲート電極は、共通のワード線Ｗｏｒｄに接続されている。また、２つのロード・トランジスタＬｏａｄ−１、Ｌｏａｄ−２の蓄積ノードと反対側の上側導電領域は電源線Ｖｄｄに接続されている。また、２つのドライバ・トランジスタＤｒｖ−１、Ｄｒｖ−２の蓄積ノードと反対側の上側導電領域は、グランド線Ｇｎｄに接続されている。
図１０においては、上記のように、メモリセルを構成する６個の縦型トランジスタは各々が一対の下側導電領域および上側導電領域を有している。また、下側導電領域は、何れかの蓄積ノードＮ１またはＮ２に電気的に接続されている。また、蓄積ノードＮ１またはＮ２は、メモリセル内の縦型トランジスタのゲート電極と電気的に接続されれば良く、セル外に繋がる配線（Ｖｄｄ、Ｇｎｄ、ＢＬ１、ＢＬ２、Ｗｏｒｄ）の何れとも電気的に接続されていない。
なお、第１および第２のアクセストランジスタの下側導電領域、上側導電領域、ゲート電極およびゲート絶縁膜の材料としては、第１および第２インバータを構成するトランジスタと同様のものを用いることができる。
このように本実施形態のＳＲＡＭを構成する半導体装置は以下の効果を奏する。
（１）メモリセルを構成する６つのトランジスタを縦型トランジスタとすることによって、トランジスタの占有面積を小さくすることができる。
（２）各縦型トランジスタのうち、ゲート電極と接続されるソースまたはドレインを、下側導電領域として全て下側に配置できる。この結果、メモリセルの面積を容易に微細化することができる。
（３）ゲート電極は、コンタクトプラグおよび外部配線等を介さずに、直接、同一のメモリセル内の他の下側導電領域に電気的に接続されている。このため、下側導電領域をコンタクトプラグおよび外部配線等に電気的に接続するための領域を設ける必要がなく、メモリセルの面積を小さくして微細化を容易に行なうことができる。
（４）メモリセル間を結ぶ配線をすべて上方に形成することで、配線抵抗を、プレナー型トランジスタと同等に低抵抗とすることができる。この結果、高性能なＳＲＡＭを実現することができる。
（５）外部配線との電気的接続は、第一および二のアクセス・トランジスタＡｃｃ−１、Ａｃｃ−２の上側導電領域を介して行なわれる。このため、余分な面積を占有することなく、容易に外部配線とのコンタクトをとることができる。
（６）構造が単純であるため、簡易な製造工程で、半導体装置を製造することができる。
本実施形態においては、各縦型トランジスタが上記のように電気的に接続されている限り、各縦型トランジスタはそれぞれ様々な配置を取ることができる。以下に、実施例を挙げてＳＲＡＭのメモリセルを構成する各縦型トランジスタの具体的な配置および各インバータ間を電気的に接続する配線構造について説明するが、本発明は以下の実施例に限定されるわけではない。
（第７実施例）
半導体装置
図１１Ａは、メモリセルの一例を示す上面図、図１１Ｂは図１１ＡのＡ−Ａ’断面図、図１２Ａは図１１ＡのＢ−Ｂ’断面図、図１２Ｂは図１１ＡのＣ−Ｃ’断面図である。なお、図１１Ａにおいて、下側導電領域を構成する部分のハッチングは省略している。また、ゲート絶縁膜は通常、極めて薄いため、図１１および１２において、ゲート絶縁膜は図示していない。なお、図１３以降の図面においても、上面図についてはゲート絶縁膜および下側導電領域のハッチングを省略している。
本実施例では、メモリセルは、バルク半導体基板を用いて形成されている。このバルク半導体基板を構成する半導体としては、典型的にはＳｉを用いるが、ＳｉＧｅ、Ｇｅや他の半導体を用いても良い。
このメモリセルは、６個の縦型トランジスタから構成されており、各トランジスタは半導体基板の基体部表面１７からその上方に向かって突出した柱部１８を有している。また、各柱部１８の上部は上側導電領域となっている。また、この柱部の側面上には、ゲート絶縁膜およびゲート電極が設けられている。そして、各トランジスタがＯＮ状態となった時には、この下側導電領域と上側導電領域間の柱部がチャネル領域となり、下側導電領域と上側導電領域間にチャネル電流が流れる。各トランジスタの下側導電領域は、素子分離絶縁体（ＳＴＩ）によって基板の面方向に平行な方向の領域が画定され、素子分離絶縁体の深さによって下側の境界が画定されている。
ｎ型のトランジスタでは、下側導電領域および上側導電領域は高濃度のｎ型半導体領域、下側導電領域と上側導電領域間の柱部は典型的には低濃度のｎまたはｐ型にドープされた半導体領域となっている。また、ｐ型の縦型トランジスタでは、下側導電領域および上側導電領域は高濃度のｐ型半導体領域、下側導電領域と上側導電領域間の半導体領域は典型的には低濃度のｎまたはｐ型にドープされた半導体領域となっている。
図１１Ａに示されるように、第一のアクセス・トランジスタＡｃｃ−１と第一のドライバ・トランジスタＤｒｖ−１の基体部は一体的に形成されて、第１の連結基体部を構成している。これにより、第一のアクセス・トランジスタの下側導電領域と第一のドライバ・トランジスタの下側導電領域は配線を用いることなく電気的に接続されて、第一の蓄積ノードの一部を構成する。一方、第一のロード・トランジスタＬｏａｄ−１の下側導電領域は、第一のアクセス・トランジスタおよび第一のドライバ・トランジスタの基体部とは分離して形成されている。
また、上記と同様にして、第二のアクセス・トランジスタＡｃｃ−２と第二のドライバ・トランジスタＤｒｖ−２の下側導電領域は一体的に形成されて、第２の連結基体部を構成している。これにより、第二のアクセス・トランジスタの下側導電領域と第二のドライバ・トランジスタの下側導電領域は配線を用いることなく電気的に接続されて、第二の蓄積ノードの一部を構成する。一方、第二のロード・トランジスタＬｏａｄ−２の下側導電領域は、第二のアクセス・トランジスタおよび第二のドライバ・トランジスタの基体部とは分離して形成されている。
本実施例において、同一のインバータを構成する、ｎ型のトランジスタの下側導電領域と、ｐ型のトランジスタの下側導電領域を分離する理由は、電源やグランドとの間が短絡して動作不良が発生することを防止するためである。すなわち、ｎ型のトランジスタの下側導電領域（ｎ型）がｎウェルを介して電源と短絡することを防止するためである。また、ｐ型のトランジスタの下側導電領域（ｐ型）がｐウェルを介してグランドと短絡することを防止するためである。
図１１および１２に示されるように、第二のドライバ・トランジスタと第二のロード・トランジスタは一体的に形成された第２の連結ゲート電極５を構成し、この連結ゲート電極５は図面左方向に延長された第２のゲート延長部３０を有する。すなわち、上方から見た場合、この第２のゲート延長部３０は、第２インバータを構成するｎ型およびｐ型のトランジスタの下側導電領域４の上方から更にその外側にまで延在している。そして、第一のアクセス・トランジスタ、第一のドライバ・トランジスタおよび第一のロード・トランジスタの下側導電領域３は、第１局所配線６によって、第２のゲート延長部３０と電気的に接続されている。そして、この第一のアクセス・トランジスタ、第一のドライバ・トランジスタおよび第一のロード・トランジスタの下側導電領域３、ゲート電極５、並びに第１局所配線６は、第一の蓄積ノードを構成する。
また、同様にして、第一のドライバ・トランジスタと第一のロード・トランジスタは一体的に形成された第１の連結ゲート電極７を構成し、この連結ゲート電極７は図面右方向に延長された第１のゲート延長部３１を有する。すなわち、このゲート延長部３１は、上方から見た場合、第１インバータを構成するｎ型およびｐ型のトランジスタの下側導電領域３の上方から更にその外側にまで延在している。そして、第二のアクセス・トランジスタ、第二のドライバ・トランジスタおよび第二のロード・トランジスタの下側導電領域４は、第３局所配線９によって、第１のゲート延長部３１と電気的に接続されている。そして、この第二のアクセス・トランジスタ、第二のドライバ・トランジスタおよび第二のロード・トランジスタの下側導電領域４、ゲート電極７、並びに第３局所配線９は、第二の蓄積ノードを構成する。
なお、第１局所配線６と連結ゲート電極５の接続部分は、図１１Ａ中では、第１局所配線６と第２のゲート延長部３０が重なった部分１０で表される。また、第３局所配線９と連結ゲート電極７の接続部分は、図１１Ａ中では、第３局所配線９と第１のゲート延長部３１が重なった部分１０で表される。
図１２Ｂに示すように、この第１局所配線６は、凸部１９と突出部２０を有し、突出部２０の下面は、連結ゲート電極５の上面１５と接触して上面１５と同じ高さとなっている。なお、図１２Ｂのような断面図では示していないが、第３局所配線９も、第１局所配線６と同様に、凸部と突出部を有している。また、第３局所配線９の下面は、ゲート電極７の上面と接触してこの面と同じ高さとなっている。
なお、図１１および１２では図示していないが、第一と第二のドライバ・トランジスタの上側導電領域はグランド線に、第一と第二のロード・トランジスタの上側導電領域は電源線に、それぞれ電気的に接続されている。また、第一のアクセス・トランジスタの上側導電領域は第一のビット線に、第二のアクセス・トランジスタの上側導電領域は第二のビット線に、それぞれ電気的に接続されている。
また、本実施例では、図１１Ｂおよび１２Ｂに示されるように、下側導電領域および上側導電領域はゲート絶縁膜と接触しておらず、下側導電領域および上側導電領域上にゲート電極は設けられていない。
しかし、本実施例の縦型トランジスタの下側導電領域および上側導電領域は、このような形態に限定されない。図１３ＡおよびＢは、図１１ＡのＡ−Ａ’断面に相当する部分の断面を表す図であり、図１１Ｂとは下側導電領域および上側導電領域の形態が異なるものを表す図である。図１３Ａの半導体装置では、下側導電領域および上側導電領域が柱部のゲート電極側までより広い領域に存在してゲート絶縁膜と接触し、下側導電領域および上側導電領域上にゲート電極が設けられている。本実施例においては、図１３Ａのように下側導電領域および上側導電領域がゲート絶縁膜と接触している場合であっても、各トランジスタおよびメモリセルを問題なく動作させることができる。また、このように下側導電領域および上側導電領域をゲート絶縁膜と接触させるか否かは、半導体装置の製造工程において、柱部内で下側導電領域および上側導電領域用の不純物を拡散させる領域、およびゲート絶縁膜とゲート電極を形成する領域を制御することにより実現できる。
また、本実施例では、図１１Ｂおよび１２Ｂに示すように、各トランジスタの柱部直下の基体部には下側導電領域が設けられていない。本実施例では、このような構造とすることにより、トランジスタがＯＮ状態の時に、チャネル領域が半導体基板と電気的に接続されることとなる。この結果、チャネル領域の電位が不安定となる、いわゆる、基板浮遊効果を防止することができる。しかしながら、下側導電領域を形成する領域は、このように柱部の根本部分を囲む領域に限られず、図１３Ｂに示すように、柱部の下部全体であっても良い。図１３Ｂのような構造とする場合、トランジスタがＯＮ状態の時に、チャネル領域と半導体基板との間に下側導電領域が存在し、下側導電領域によってチャネル領域が半導体基板から完全に分離されることとなる。この場合には、チャネル領域が反転時に完全に空乏化する、完全空乏形動作となるようトランジスタを設計することが好ましい。
半導体基板内には、関連するプレナー型の縦型トランジスタと同様に、ｐウェルとｎウェルが形成されている。ｐウェルはｎ型のトランジスタを設ける領域に存在しており、通常、グランド電位（Ｇｎｄ）が与えられる。ｎウェルはｐ型のトランジスタを設ける領域に存在しており、通常、電源電位（Ｖｄｄ）が与えられる。これによって、下側導電領域および上側導電領域とウェルとの間、およびｎウェルとｐウェルとの間は全て逆バイアスとなり、絶縁されることが保証される。
図１１および１２において、各トランジスタの基体部の大きさ、断面形状は、同一としている。これにより、パターンの規則性が増し、加工が容易となる。また、基体部の面積が増すことで蓄積ノードの電気的容量を増し、擾乱に対してＳＲＡＭの動作を安定化することができる。なお、配線との接続が行える限り、ロード・トランジスタの基体部を、一体的に形成されたアクセス・トランジスタとドライバ・トランジスタの基体部よりも小さくしても良い。また、各トランジスタは、ほぼ同一の高さとなるように形成する。本実施例では、特許文献１および６に開示されているようなトランジスタの多層化は行っておらず、製造工程を簡略化させることができる。
図１４は、図１１および１２のメモリセルを、アレー状に複数、配置し、かつ各メモリセルに対して電源線Ｖｄｄ、グランド線Ｇｎｄ、第一および第二のビット線ＢＬ１とＢＬ２、ワード線Ｗｏｒｄを電気的に接続した半導体装置の一例を表す図である。図１４において、四角い破線領域が単一のメモリセルに相当する。図１４中の各構造物の最小幅と最小間隔をともにＦとして作成したとすると、このメモリセルの寸法は、おおむね横幅が８Ｆ、縦幅が４Ｆであり、面積は理想的な場合、３２Ｆ２となる。
このように、本実施例では、第１のｎ型およびｐ型のトランジスタならびに第１のアクセストランジスタの下側導電領域と、第２の連結ゲート電極を第１局所配線によって直接、電気的に接続している。第１局所配線は近接するコンタクト孔との距離を小さくすることができ、第１のｎ型およびｐ型のトランジスタならびに第２のアクセストランジスタの下側導電領域と、第２の連結ゲート電極の接続部分の占有面積を小さくできることが分かる。
同様にして、第２のｎ型およびｐ型のトランジスタならびに第２のアクセストランジスタの下側導電領域と、第１の連結ゲート電極を第３局所配線によって直接、電気的に接続している。第３局所配線は近接するコンタクト孔との距離を小さくすることができ、第２のｎ型およびｐ型のトランジスタならびに第２のアクセストランジスタの下側導電領域と、第１の連結ゲート電極の接続部分の占有面積を小さくできることが分かる。このため、本実施例では、セル間を結ぶ配線をすべて上方に形成でき、超高密度のメモリセルを実現することができることが分かる。
本実施例においてはメモリセルを並べるとき、横方向には図１４のように、単位セルの境界線を中心とする鏡像対称となるよう配置することが望ましい。この理由は、ワード線とアクセス・トランジスタのゲート電極との接続部を隣接セル間で共有でき、集積度を高めることができるからである。図１４では、縦方向にも同様に鏡像対象でメモリセルを並べた例を示している。しかし、メモリセルの配置方法はこれに限定されるわけではなく、縦方向には並進対象（単純にセルを平行移動した形で並べる）で単位セルを並べても差し支えない。この理由は、何れの場合であっても、隣接するメモリセル間で、配線の接続部を共有することができないからである。
半導体装置の製造方法
以下に、図１５〜１８を参照して、第７実施例の半導体装置の製造方法を説明する。まず、シリコンなどの半導体基板において、リソグラフィ技術によりマスクを設けることによって所望領域を保護する。次に、保護されない半導体基板の領域のみ基板を選択的にエッチングして、半導体基板の基体部表面１７から上方に突起した６つの柱部１８を形成する。
次に、リソグラフィ技術によりマスクを設けることによって所望領域を保護し、保護されない半導体基板の領域のみ基板を選択的にエッチングして素子分離絶縁体となる領域の基板を除去する。次に、柱部よりも高い厚さとなるように絶縁体を堆積した後、ＣＭＰ技術によって絶縁体の表面を平坦化する。さらに、絶縁体を選択的にエッチバックすることによって素子分離絶縁体を形成する。
次に、ｐ型のトランジスタを形成する領域をマスクにより覆った後、上方からｐ型不純物をイオン注入することにより、ｎ型のトランジスタを形成する領域にｐウェルを形成する。次に、ｐ型のトランジスタを形成する領域を覆ったマスクを除去した後、ｎ型のトランジスタを形成する領域をマスクで覆う。この後、上方から垂直にｎ型不純物をイオン注入することにより、ｐ型のトランジスタを形成する領域にｎウェルを形成する。次に、ｎ型のトランジスタを形成する領域を覆ったマスクを除去する。なお、このｎウェルとｐウェルを形成する順番は上記と逆であっても良い。また、ｎウェルとｐウェルの形成は、柱部および素子分離絶縁体の形成前に行っても良い。
次に、ｐ型のトランジスタを形成する領域を覆うようにマスクを形成した後、上方から垂直にｎ型不純物をイオン注入することにより、ｎ型のトランジスタ用の柱部の上部とその根元付近に、それぞれ上側導電領域および下側導電領域を形成する。次に、ｐ型のトランジスタを形成する領域を覆ったマスクを除去した後、ｎ型のトランジスタを形成する領域をマスクで覆う。次に、上方から垂直にｐ型不純物を垂直にイオン注入することにより、ｐ型のトランジスタ用の柱部の上部とその根元付近に、それぞれ上側導電領域および下側導電領域を形成する。次に、ｎ型のトランジスタを形成する領域を覆ったマスクを除去する。なお、ｎ型のトランジスタの下側導電領域および上側導電領域と、ｐ型のトランジスタの下側導電領域および上側導電領域を形成する順番は逆でも良い。また、図１３ＡおよびＢのような下側導電領域を形成するためには、製造工程において、ソースおよびドレインの不純物を適宜ゲート方向に向かって拡散させれば良い。
以上により、図１５および１６の構造を得ることができた。なお、図１５Ａは途中の製造工程を表す上面図、図１５Ｂは図１５ＡのＡ−Ａ’断面図、図１６Ａは図１５ＡのＢ−Ｂ’断面図、図１６Ｂは図１５ＡのＣ−Ｃ’断面図を表す。上記方法によれば、柱部の上部とその根元付近にそれぞれ上側導電領域および下側導電領域を同時に形成することができる。次に、チャネル領域となる柱部の部分と半導体基板が、下側導電領域によって分離されず連通している構造を容易に実現することができる。
次に、柱部より高い厚さとなるように絶縁体を堆積した後、ＣＭＰ技術によってこの絶縁体の表面を平坦化する。この後、絶縁体を選択的にエッチバックすることにより、後に形成されるゲート電極の下端と同じ高さを有し、柱部の存在しない領域の全面を覆う第一の絶縁体膜を形成する。次に、柱部の表面を熱酸化やＣＶＤによってゲート絶縁膜で覆う。次に、柱部より高い厚さとなるようにゲート電極材料である金属を堆積した後、ＣＭＰ技術によって金属の表面を平坦化する。次に、この金属を選択的にエッチバックすることにより、柱部の上側導電領域の上端と同じ高さを有し、柱部の存在しない領域全面を覆う金属膜を形成する。次に、リソグラフィ技術により形成したマスクによって所望領域を保護し、保護されない領域のみ金属膜を選択的にエッチングしてゲート電極を形成する。以上の工程により、図１７および１８の構造を得ることができた。なお、図１７Ａは途中の製造工程を表す上面図、図１７Ｂは図１７ＡのＡ−Ａ’断面図、図１８Ａは図１７ＡのＢ−Ｂ’断面図、図１８Ｂは図１７ＡのＣ−Ｃ’断面図を表す。
次に、柱部よりも高い厚さとなるように絶縁体を堆積した後、ＣＭＰ技術によって絶縁体の表面を平坦化することで全面を覆う絶縁体膜を形成する。次に、リソグラフィ技術により形成したマスクによって所望領域を保護し、保護されない領域のみ絶縁膜を選択的にエッチングして配線を埋め込むべき溝を形成した。次に、この溝に充填するように導体を堆積した後、ＣＭＰ技術によって導体の表面を平坦化することで、溝内に導体を埋め込んで配線を形成する。次に、全面に絶縁体を形成することにより、図１１および１２の構造を得ることができる。
この配線の材料としては、外部配線ほどの低抵抗が要求されないため、従来からコンタクト埋め込みに利用されているタングステンなどの高融点金属を使用することができる。例えば、窒化チタンなどの薄いバリア膜上にタングステンを積層するのが好適である。
（第８実施例）
図１９および２０は、メモリセルの他の一例を示す図である。図１９Ａは本実施例のメモリセルを表す上面図、図１９Ｂは図１９ＡのＡ−Ａ’断面図、図２０Ａは図１９ＡのＢ−Ｂ’断面図、図２０Ｂは図１９ＡのＣ−Ｃ’断面図を表す。本実施例では、絶縁体上に半導体薄膜を有し、この半導体薄膜の中に各トランジスタの下側導電領域が形成されている点が第７実施例とは異なる。このように絶縁体上に半導体薄膜を有する基板の典型例としては、シリコン・オン・インシュレータ（ＳＯＩ）基板を挙げることができるが、この半導体薄膜はＳｉＧｅやＧｅや他の半導体からなっていても良い。
また、本実施例では、第一のアクセス・トランジスタ、第一のドライバ・トランジスタに加えて、第一のロード・トランジスタの下側導電領域が一体的に形成され、第一の蓄積ノードの一部に属する基体部を構成している点が第７実施例とは異なる。すなわち、第一のアクセス・トランジスタの基体部と、第一のドライバ・トランジスタの基体部、第一のロード・トランジスタの基体部が一体化されて第１の連結基体部を構成している。
また、第二のアクセス・トランジスタ、第二のドライバ・トランジスタに加えて、第二のロード・トランジスタの下側導電領域が一体的に形成され、第二の蓄積ノードの一部に属する基体部を構成している点が第７実施例とは異なる。すなわち、第二のアクセス・トランジスタの基体部と、第二のドライバ・トランジスタの基体部と、第二のロード・トランジスタの基体部が一体化されて第２の連結基体部を構成している。
本実施例では、このような構造としても、半導体薄膜の下が埋め込み絶縁体により絶縁されているため、ｎ型のトランジスタの下側導電領域（ｎ型）がｎウェルを介して電源と短絡することはない。また、ｐ型のトランジスタの下側導電領域（ｐ型）がｐウェルを介してグランドと短絡することはない。
また、ｎ型のトランジスタの下側導電領域とｐ型のトランジスタの下側導電領域は通常、直接、接触するだけでは必ずしも短絡しない。従って、同一のインバータを構成するｎ型のトランジスタの下側導電領域（ｎ型領域）と、ｐ型の縦型トランジスタの下側導電領域（ｐ型領域）を跨ぐように局所配線を形成することができる。この場合、下側導電領域および上側導電領域は不純物をドープした半導体領域としている。このような構造の局所配線とすることにより、公知のリソグラフィー技術を利用した簡易な工程で配線を形成することができる。
そして、この第一のアクセス・トランジスタ、第一のドライバ・トランジスタおよび第一のロード・トランジスタの下側導電領域３は、第１局所配線６によって連結ゲート電極５に電気的に接続されている。また、同様にして、第二のアクセス・トランジスタ、第二のドライバ・トランジスタおよび第二のロード・トランジスタの下側導電領域４は、第２局所配線９によって連結ゲート電極７に電気的に接続されている。
なお、第１局所配線６と連結ゲート電極５の接続部分は、図１９Ａ中では、第１局所配線と連結ゲート電極５の第２のゲート延長部（ゲート電極が第２の連結基体部の上方以外の領域まで延在した部分）３０が重なった部分１０で表される。この接続部分１０は第２の連結基体部ＳＤ２の上方以外の領域となる。また、第２局所配線９と連結ゲート電極７の接続部分は、図１９Ａ中では、第２局所配線と連結ゲート電極７の第１のゲート延長部（ゲート電極が第１の連結基体部の上方以外の領域まで延在した部分）３１が重なった部分１０で表される。この接続部分１０は第１の連結基体部ＳＤ１の上方以外の領域となる。
図１２Ｂおよび２０Ｂに示すように、この第１局所配線６は、凸部１９と突出部２０を有し、突出部２０の下面は連結ゲート電極５の上面１５と接触して上面１５と同じ高さとなっている。なお、図１２Ｂのような断面図では示していないが、第３局所配線９も、第１局所配線６と同様に、凸部と突出部を有している。また、第３局所配線９の下面は、連結ゲート電極７の上面と接触してこの面と同じ高さとなっている。
このように第１および第３局所配線６、９と連結ゲート電極との接続部分は、上記のような構造となっているため、１回のリソグラフィ工程で第１および第３局所配線を形成することができる。更に、第１および第３局所配線の高さを低くすることができるため、局所配線の使用による上方配線の高さの増大（上方配線は局所配線からある距離だけ離間される必要がある）を抑制することができる。
なお、下側導電領域間の接続方法は上記方法に限定されるわけではない。例えば、不純物をドープした半導体領域上にサリサイド技術により、シリサイド層を形成し、このシリサイド層によって下側導電領域間を電気的に接続しても良い。また、ｎ型およびｐ型のトランジスタの下側導電領域を金属材料から構成することによって電気的に接続しても良い。このように、ｎ型とｐ型のトランジスタの下側導電領域を金属材料から構成するか、またはサリサイド構造とすることにより、ｎ型とｐ型のトランジスタの下側導電領域を直接、接触させるだけで自動的に電気的に接続されることとなる。このため、このような場合には、ｎ型とｐ型のトランジスタの下側導電領域を跨いで電気的に接続するような局所配線を形成する必要はなく、工程を簡略化することができる。
サリサイド構造は、従来のプレナー型トランジスタにおける方法と同様に、例えば以下のようにして形成できる。すなわち、図１５Ａ〜図１６Ｂの構造を得た後、絶縁膜の気相成長と異方性エッチングにより柱部の側面を絶縁性保護膜で覆う。次にＮｉ、Ｃｏなどの金属を堆積し、加熱により金属と露出した半導体とを自己整合的に合金化（サリサイド化、サリサイド＝Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）させる。次に、下側導電領域と接触しなかった未反応の金属を薬液によるエッチングで除去する。これにより下側導電領域表面にのみＮｉシリサイドなどの金属を自己整合的に形成する。さらに必要に応じて絶縁性保護膜を除去する。なお、このサリサイド工程において、イオン注入により形成された下側導電領域が完全にシリサイド化するようにして下側導電領域を完全に金属としても良い。このとき事前にイオン注入されたｎ型およびｐ型の不純物を、金属ソースおよびドレインの実効的な仕事関数をｎ型の縦型トランジスタおよびｐ型の縦型トランジスタに対して好ましいように調整する働きをさせることができる。
図３８に、サリサイド構造を有する半導体装置の一例を表す。図３８Ａ〜Ｃは、それぞれ図１９Ａの半導体装置のＡ−Ａ’方向、Ｂ−Ｂ’方向、Ｃ−Ｃ’方向の断面に相当する図である。図３８に示されるように、第１の連結基体部ＳＤ１は、第１導電型半導体領域２７と、第１導電型半導体領域２７に接合する第２導電型半導体領域２８とを備えている。なお、この第１及び第２導電型半導体領域２７および２８は、上方（基体表面の法線方向）から見た場合に、２次元的な面状の領域を構成している。第１導電型半導体領域２７には第１のｎ型トランジスタの柱部が設けられている。また、第２導電型半導体領域２８には第１のｐ型トランジスタの柱部が設けられている。第１導電型半導体領域２７と第２導電型半導体領域２８の境界を含む領域上に、金属含有導電層であるシリサイド層２９が設けられ、第１および第２導電型半導体領域間を電気的に接続している。
本実施例では、上記第１の連結基体部ＳＤ１と同様にして、第２の連結基体部ＳＤ２は、第１導電型半導体領域２７、第２導電型半導体領域２８およびシリサイド層２９を備え、第１および第２導電型半導体領域間は電気的に接続されている。このようにｎ型およびｐ型の下側導電領域どうしを連結・一体化させた第１および第２の連結基体部とすることで、さらに面積の縮小が可能となる。
なお、ｎ型およびｐ型のトランジスタの下側導電領域３の接続手段はシリサイド層に限定されるわけではない。例えば、下側導電領域３をそれぞれ金属材料から構成することにより、隣接する下側導電領域３間を電気的に接続することができる。
また、局所配線の形状は本実施例のものに限定されず、適宜、選択することができるが、本実施例のように、絶縁体上に半導体薄膜を形成する半導体装置においては局所配線の形状の自由度が大きい。特に、関連する半導体装置では、微細化を進めると配線の寸法が小さくなり、ｎ型とｐ型のトランジスタの下側導電領域を跨ぐ局所配線を形成するのが難しくなる場合がある。これに対して、本実施例では、ｎ型とｐ型のトランジスタの下側導電領域の上部または全部を連続して電気的に接続するように金属領域またはサリサイド構造の配線を形成することができ、局所配線がｎ型とｐ型のトランジスタの下側導電領域を跨ぐ必要をなくすことができる。このため、微細化を進めた場合であっても、容易に第１および第２局所配線を形成することができる。
なお、本実施例のように、絶縁体上に半導体薄膜を形成し、この半導体薄膜内に下側導電領域を形成した構造も、第７実施例の場合とほぼ同様にして製造することができる。図２１および２２は、本実施例の製造途中の構造を表す図である。なお、図２１Ａは途中の製造工程を表す上面図、図２１Ｂは図２１ＡのＡ−Ａ’断面図、図２２Ａは図２１ＡのＢ−Ｂ’断面図、図２２Ｂは図２１ＡのＣ−Ｃ’断面図を表す。
図２１Ａに示されるように、本実施例では、第一のアクセス・トランジスタ、第一のドライバ・トランジスタおよび第一のロード・トランジスタ、並びに第二のアクセス・トランジスタ、第二のドライバ・トランジスタおよび第二のロード・トランジスタの基体部の平面構造を略正方形としている。これによりパターンが単純化され、その加工を容易にすることができる。また、基体部の面積が増すことで蓄積ノードの電気的容量が増し、擾乱に対してＳＲＡＭの動作を安定化することができる。
なお、本実施例において、基体部の形状は略正方形に限定されるわけではなく、基体部の形状を所望の形状とすることができる。このように基体部の形状を適宜、変更することで、セルの面積を縮小することが可能である。
図２３に、トランジスタの配置が異なる半導体装置の他の例を示す。この半導体装置では、図１９および２０と同様に、第一のアクセス・トランジスタ、第一のドライバ・トランジスタおよび第一のロード・トランジスタの基体部は一体化されて第１の連結基体部を構成している。また、第二のアクセス・トランジスタ、第二のドライバ・トランジスタおよび第二のロード・トランジスタの基体部が一体化されて第２の連結基体部を構成している。しかし、これらの一体化された連結基体部の平面構造が略正方形ではない点が図１９および２０の半導体装置とは異なる。
図２３の半導体装置では、基体部の正方形の頂点のうち何れのトランジスタも近接して配置されない頂点の近傍を後退させた形状としている。そして、第一のアクセス・トランジスタを第二のロード・トランジスタに対向させ、第二のアクセス・トランジスタを第一のロード・トランジスタに対向させている。これにより、第一のアクセス・トランジスタと第二のロード・トランジスタとの距離、および第二のアクセス・トランジスタと第一のロード・トランジスタとの距離を短くしている。この配置により、単位セルの横幅は略８Ｆから７Ｆに短縮され、セル面積は３２Ｆ２から２８Ｆ２に縮小することができる。なお、このようなセル面積を縮小し得る基体部の形状は種々の選択肢から適宜、選択することができる。
（第９実施例）
図２４は、メモリセルの他の一例を示す図である。図２４Ａは、半導体装置の上面図、図２４Ｂは図２４ＡのＡ−Ａ’断面図を示したものである。本実施例では、第８実施例と同様に、絶縁体上に半導体薄膜を有し、この半導体薄膜の中に各トランジスタの下側導電領域が形成されている。しかし、本実施例の半導体装置は、図２４Ａに示されるように、第８実施例とは各トランジスタの配置、およびゲート電極上の配線が接続される位置が異なる。本実施例においても、配線構造の制約が減り、容易にセル面積を縮小することができる。
第８実施例では、第１および第３局所配線が連結ゲート電極と接続する部分は、各インバータを構成する連結基体部の上方以外の領域まで延在した延長部分であった。これに対して、本実施例では、図２４Ｂに示すように、第１局所配線６は、第２のｎ型トランジスタの柱部と第２のｐ型トランジスタの柱部との間で、連結ゲート電極５と接続される。また、第１局所配線６は、第２の連結基体部ＳＤ２の上方で連結ゲート電極５と接続され、且つ第１局所配線６は第２の連結基体部ＳＤ２とは離間して絶縁されている。
同様にして、第３局所配線９は、第１のｎ型トランジスタの柱部と第１のｐ型トランジスタの柱部との間で、連結ゲート電極７と接続される。また、第３局所配線９は、第１の連結基体部ＳＤ１の上方で連結ゲート電極７と接続され、且つ第３局所配線９は第１の連結基体部ＳＤ１とは離間して絶縁されている。
また、この第１局所配線６は、凸部１９と突出部２０を有し、突出部２０は２つの下面を有する。このうち、突出部の１つの下面は連結ゲート電極５の上面１５と接触して上面１５と同じ高さとなり、突出部のもう一つの下面２２は上面１５よりも基体部表面１７側に存在している。なお、図１２Ｂのような断面図では示していないが、第３局所配線９も、第１局所配線６と同様に、凸部と突出部を有している。また、第３局所配線９の突出部は、連結ゲート電極６の上面と接触してこの上面と同じ高さとなる下面と、該上面よりも基体部表面１７側に存在する下面を有する。この第１局所配線９と連結ゲート電極５の接続部分は、図２４Ａでは、第１局所配線とゲート電極が重なった部分１０で表される。
図２４Ｂの構造により、縦型トランジスタに特有の効果を得ることができる。すなわち、本実施例においてはインバータを構成する２つのトランジスタの下側導電領域どうしの結合と、該トランジスタのゲート電極どうしの結合が上方から見て同一位置においてなされている。これにより、メモリセルの占有面積を削減することができる。また、この状態では、２つのトランジスタの下側導電領域が該下側導電領域どうしを結合する配線手段として機能し、２つのトランジスタのゲート電極が該ゲート電極どうしを結合する配線手段として機能している。そして、配線となる下側導電領域と、配線となるゲート電極は上下に離間されることで絶縁され、結局２本の配線が同一平面位置に配置されることとなっている。このような構成は、従来のプレナー型のトランジスタでは通常、実現することが不可能である。この理由は、プレナー型のトランジスタにおいて半導体領域（素子分離以外の領域）とゲート電極を同一位置に配置した場合、ゲート電極下の半導体領域に自動的にトランジスタが形成されることとなる。このため、半導体領域とゲート電極を独立な配線手段とすることができないためである。
また、本実施例の局所配線は、縦型トランジスタの下側導電領域の直上で該縦型トランジスタのゲート電極と電気的に接続され、かつ該縦型トランジスタの下側導電領域とは離間して絶縁される。言い換えれば、本実施例の局所配線は、下方配線たる下側導電領域と上方配線たるゲート電極が基板上方向から見てほぼ同一位置を占める箇所において、上方配線たるゲート電極にのみ選択的に、かつ省面積で接続する配線手段を提供する。これにより縦型トランジスタ特有の高密度構成を実現することができる。
更に、第１および第３局所配線の高さを低くすることができるため、局所配線の使用による上方配線の高さの増大（上方配線は局所配線からある距離だけ離間される必要がある）を抑制することができる。以上の効果は第３、４、６実施例に示したインバータでも同様である。
このような構造とすることにより、第一の蓄積ノードと第二の蓄積ノードが短絡することを防ぐことができる。このように、第１および第３局所配線がゲート電極とは電気的に接続されるが、ゲート電極直下の下側導電領域とは絶縁されるべき箇所を、図２４Ａの上面図中に矢印で明示する。
なお、本実施例の配線構造を実現するためには、第１および第３局所配線を２段階に分けて形成すれば良い。すなわち、以下に一例として一つの局所配線を形成する例を説明する。まず、各トランジスタを形成した後、全面に絶縁膜を形成する。次に、図２５Ａに示すように、第一のリソグラフィとエッチング工程によって、この絶縁膜中に、ゲート電極には達するが下側導電領域には達しない広い溝を設ける。続いて、図２５Ｂに示すように、第二のリソグラフィとエッチング工程によって、電気的に接続する予定の下側導電領域にのみ達する狭い溝を形成する。続いて、図２５ＡおよびＢに示される広い溝および狭い溝中に導体を埋め込むことで局所配線を形成する。
なお、上記工程とは逆に、まず、狭い溝を形成し、続いて広い溝を形成しても良い。すなわち、図２５Ｃに示すように、第一のリソグラフィとエッチング工程によって、電気的に接続する予定の下側導電領域にのみ達する狭い溝を設ける。続いて、狭い溝の中に、マスクとして有機膜を埋め込む。この後、第二のリソグラフィとエッチング工程によって、絶縁膜および有機膜中に、ゲート電極には達するが下側導電領域には達しない広い溝を設ける。続いて、酸素プラズマ処理などにより、有機膜を除去することにより図２５Ｂの構造を得ることができる。最後に、図２５ＡおよびＢに示される広い溝および狭い溝中に導体を埋め込むことで局所配線を形成する。なお、上記工程では、公知のＬＳＩ用ダマシン配線形成手法を援用することができる。
本実施例においては、局所配線は上方配線とは別の工程により形成される。このため局所配線を通常のコンタクト孔（ＳＲＡＭの実施例においては、各トランジスタの上側導電領域の位置に設けられる）に対してぎりぎりまで近づけることができるという利点は他の実施形態と同様である。具体的には、位置あわせずれによる短絡が起こらないだけの余裕分の距離Δ（通常Ｆの数分の１である）まで近づけることができる。
本実施例においては、コンタクト孔と局所配線を別々のリソグラフィ工程によって形成する関連する配線構造と同様、２回のリソグラフィ工程によって形成している。しかしながら、ゲート電極に対するコンタクト孔相当のパターン形成を省略している点において関連する配線構造とは異なる。これにより接続すべき２点にそれぞれ１個ずつのコンタクト孔を並べて配置するのに比べて局所配線を微小化することが可能である。ゲート電極に対するコンタクト孔相当のパターン形成を省略し、かつゲート電極との接触を確保するために、局所配線の突出部の下面は、ゲート電極の上面以下の高さに配置されている。また、局所配線はゲート電極の側面の少なくとも一部と接触する構造とすることが、接触抵抗を低減するために望ましい。また、この利点を得るために、局所配線はゲート電極の上方をゲート電極と接触せずに交差する配線には適用しないようにする。
図２４Ｂの局所配線と図１２Ｂの局所配線は、製造工程を複雑化することなく同一基板上に混在させることができる。図２４Ｂの構造を得るための深い溝の形成のみを適用し、浅い溝の形成を省略することで、図１２Ｂの構造が得られるから、図２４Ｂの構造を形成する工程に特段の工程追加をすることなく図１２Ｂの構造を形成することができる。
図２４Ａにおいては、ロード・トランジスタとドライバ・トランジスタの下側導電領域が基体部によって連結され、ロード・トランジスタとドライバ・トランジスタのゲート電極もまた、その上方で連結されている。これらゲート電極と基体部は基板上方から見た場合にほぼ同一位置に配置されるが、両者は上下に離間されて互いに絶縁され独立の配線として機能する。このような構造は縦型トランジスタに特有のものである。この理由は、通常のプレナー型トランジスタにおいては、基板上方から見た場合に、基体部に相当する半導体領域とゲート電極とを同一位置に重なるよう配置すると、この重なり領域における素子領域にはチャネル部が自動的に形成されるためである。この結果、重なり領域におけるチャネル部を配線として機能させることができないためである。本実施例においては、この縦型トランジスタに特有の構造を図２４Ｂの局所配線構造と組み合わせることにより、ＳＲＡＭセルの高密度化を実現している。
図２６は、図２４のメモリセルをアレー状に複数、配置し、且つ電源線Ｖｄｄ、グランド線Ｇｎｄ、第一および第二のビット線ＢＬ１とＢＬ２、ワード線Ｗｏｒｄが接続した半導体装置を表す図である。図２６Ａはビット線およびグランド線Ｇｎｄ、図２６Ｂはワード線および電源線Ｖｄｄを、それぞれ表している。図２６中において、四角い破線領域がメモリセルとなる。なお、横方向のメモリセルの並べ方は図７と同様に、メモリセルの境界線を中心とする鏡像対称とする配置としている。これにより、ワード線と、アクセス・トランジスタのゲート電極との接続部を隣接セル間で共有し、集積度を高めることができる。なお、図２６では縦方向も同様に鏡像対象でセルを並べた例を示しているが、縦方向には並進対象で単位セルを並べても差し支えない。
本実施例では、セルの横幅が略６Ｆ、縦幅が略４Ｆであり、面積２４Ｆ２の超微細のメモリセルを実現できる。さらに、本実施例では、平面配置の規則性が高く、高密度でありながら製造が容易となる。すなわち、図２６に示すように、縦型トランジスタの配置を、縦横方向に完全に等間隔とすることができる。なお、本明細書において、トランジスタの間隔とは、縦型トランジスタを、下側導電領域から上側導電領域に向う方向から見た場合の、半導体領域の重心同士の距離で定義される。また、ゲート電極と配線は単純な長方形とすることができる。さらに縦横の金属配線についても等間隔に並べることができる。
（第１０実施例）
図２７は、メモリセルの他の一例を示す図である。本実施例は、絶縁体上に形成された半導体薄膜中に下側導電領域を有するメモリセルに関するものである。本実施例によれば、セルの横幅は略７Ｆ、縦幅は略４Ｆであり、面積２８Ｆ２のメモリセルが実現できる。
図２８および２９はそれぞれ、図２７のメモリセルをアレー状に複数、配置し、且つ電源線Ｖｄｄ、グランド線Ｇｎｄ、第一および第二のビット線ＢＬ１とＢＬ２、ワード線Ｗｏｒｄが接続した半導体装置を表す図である。図２８Ａはワード線および電源線Ｖｄｄ、図２８Ｂはビット線およびグランド線Ｇｎｄを、それぞれ表している。また、図２９Ａはビット線、図２９Ｂはワード線および配線（Ｖｄｄ、Ｇｎｄ）をそれぞれ表している。図２８の半導体装置ではワード線が横方向、ビット線が縦方向に形成され、図２９の半導体装置では逆にビット線が横方向、ワード線が縦方向に形成されていることが分かる。このように、本実施例では、ワード線とビット線が走る方向を適宜、選択できるという利点がある。なお、他の実施例ではワード線とビット線が走る向きを変更することは不可能ではないが、配置上の制約よりワード線とビット線の走る方向を替えると不自然な配線の引き回しが必要となる場合がある。
なお、本実施例でワード線を縦方向に形成する場合、ゲート電極の構造を図２７に代えて、図３０Ａのように縦方向に連続したパターンとしても良い。ただし、この場合は、メモリセルの縦方向の並べ方を図２９に示したように鏡像対称としてゲート電極が連続パターンとなるようにする必要がある。また、図３０Ｂに示すように、メモリセル内でゲート電極を分断して、これを上方のワード線によって連結する構造としても良い。
（第１１実施例）
図３１は、メモリセルの他の一例を示す図である。本実施例は、絶縁体上に形成された半導体薄膜中に下側導電領域を有するメモリセルに関するものである。本実施例によれば、セルの横幅は略４Ｆ、縦幅は略８Ｆであり、面積３２Ｆ２のメモリセルが実現できる。
図３２は、図３１のセルがアレー状に複数、配置され、かつ電源線Ｖｄｄ、グランド線Ｇｎｄ、第一および第二のビット線ＢＬ１とＢＬ２、ワード線Ｗｏｒｄを電気的に接続した半導体装置の一例を表す図である。図３２Ａはワード線および配線（Ｖｄｄ、Ｇｎｄ）、図３２Ｂはビット線を、それぞれ表している。なお、図３２では、横方向のセルの並べ方は単位セルの境界線を中心とする鏡像対称、縦方向のセルの並べ方は並進対称とする配置としているが、縦横ともに鏡像対称、並進対称の何れの配置であっても差し支えない。
（第１２実施例）
図３３は、メモリセルの他の一例を示す図である。本実施例は、絶縁体上に形成された半導体薄膜中に下側導電領域を有するメモリセルに関するものである。本実施例では、一方のインバータのゲート電極と、他方のインバータの下側導電領域の基体部とが横方向に対向するように突出しており、互いに電気的に接続しやすくなっている。
本実施例のセルの横幅は略５Ｆ、縦幅は略６Ｆであり、面積３０Ｆ２のメモリセルを実現することができる。なお、セルをアレー状に複数、配置した半導体装置においては、電源線Ｖｄｄ、グランド線Ｇｎｄ、第一および第二のビット線ＢＬ１とＢＬ２、ワード線Ｗｏｒｄとの接続方法は第１１実施例と同様として良い。
以上のように、第１０〜１２実施例では、アクセス・トランジスタのゲート電極を隣接するセルに渡って連続に形成できるという特徴を有する。これによりアクセス・トランジスタのゲート電極そのものをワード線配線と兼用し、別途、ワード線配線を上方に設けることを省略することが可能となる。または、上方のワード線配線を省略せずに、ワード線配線とアクセス・トランジスタのゲート電極とのコンタクトを各セルごとではなく、複数セルごとに設けることで、コンタクト数を減らすことが可能となる。
図３４に、上記実施例７〜１２のメモリセルを整理して捉えるための模式図を示す。図３４中で、丸印は縦型トランジスタの位置を示している。この２個の丸印を含む長方形は、ドライバ・トランジスタとロード・トランジスタから構成されるインバータを示している。また、１個の丸印を含む正方形はアクセス・トランジスタを示している。更に、図３４中で四角形どうしを結ぶ実線（連結線）は、結ばれた四角形が同じ蓄積ノード（第一または第二の蓄積ノード）に属することを記号的に示している。
これらの縦型トランジスタを矩形領域中に稠密に配置する方法は、対称性により等価な配置を除けば、図３４に示すように、ｔｙｐｅ１〜ｔｙｐｅ５の５種類が存在する。ここで、Ｔｙｐｅ１には、連結線の結び方によって２種類の配置が存在することが分かる（Ｔｙｐｅ１Ａ、Ｔｙｐｅ１Ｂ）。本明細書においては、これらの配置の中で、比較的実用度が高いＴｙｐｅ１Ａ、Ｔｙｐｅ１Ｂ、Ｔｙｐｅ２、Ｔｙｐｅ３の４つの配置に関して具体的実施例を挙げて説明した。すなわち、第７および第８実施例はＴｙｐｅ１Ａ、第９実施例はＴｙｐｅ１Ｂ、第１０実施例はＴｙｐｅ３、第１１および１２実施例はＴｙｐｅ２となっている。
また、図２４以降の図面においては、ｎ型のトランジスタの下側導電領域と、ｐ型のトランジスタの下側導電領域の境界を明示していない。しかしながら、これらの図２４以降においても、異なる型のトランジスタの下側導電領域間にはｐ／ｎ境界が存在するものとする。
基体部がバルク半導体基板上に形成される場合においては、ｎ型のトランジスタとｐ型のトランジスタの位置関係に制約がある。この理由は、ｎ型のトランジスタとｐ型のトランジスタの基体部の絶縁をウェルによって行うが、ウェルは外部から一定電位を与えられるよう、メモリセルを並べたときに連続したパターンとなる必要があるためである。例えば、第７実施例では図１４において、ｎウェルとｐウェルは上下に連続した帯状の領域を占め、並んだセルの外周部においてウェル電位を与えることが可能なようになっている。アクセス・トランジスタをｐ型のトランジスタとしたとき同様の配置を実現するためには、ドライバ・トランジスタとロード・トランジスタの位置を入れ替えればよい。基体部が絶縁体上に形成される場合においては、ｎ型のトランジスタとｐ型のトランジスタの位置関係の自由度が高まる。すなわち、ドライバ・トランジスタとロード・トランジスタの位置を適宜、入れ替えることができる。また、第一および第二のアクセス・トランジスタをｐ型のトランジスタとする場合、対応してドライバ・トランジスタとロード・トランジスタの位置を入れ替える必要は必ずしもない。ただし、配置方法によっては局所配線をｎ型のトランジスタの下側導電領域とｐ型のトランジスタの下側導電領域を跨ぐように形成することが難しくなる。このような場合は、これらの下側導電領域を金属で形成するか、またはサリサイド構造とすることが望ましい。
また、絶縁体上の半導体薄膜内に下側導電領域を有する基板を用いた第８実施例以降では、互いに隣接する、ｎ型とｐ型のトランジスタの下側導電領域を、サリサイド構造の利用や、下側導電領域を金属材料から構成することなどによって、自動的に電気的に接続することができる。この場合、上層配線の配置に支障をきたさない範囲において、適宜、第一のドライバ・トランジスタと第一のロード・トランジスタの位置を入れ替え、または第二のドライバ・トランジスタと第二のロード・トランジスタの位置を入れ替えることが可能である。ただし、この場合には、上層のＶｄｄとＧｎｄの配線を変更する必要がある。例えば、図２４Ａにおいて、第一のドライバ・トランジスタと第一のロード・トランジスタの位置を入れ替え、かつ第二のドライバ・トランジスタと第二のロード・トランジスタの位置を入れ替え、更に図２６においてＶｄｄとＧｎｄを入れ替えることができる。
以上の説明において、ドライバ・トランジスタがｎ型のトランジスタ、ロード・トランジスタがｐ型のトランジスタとしていた。しかし、ドライバ・トランジスタおよびロード・トランジスタの型はこれに限定されず、ドライバ・トランジスタをｐ型のトランジスタ、ロード・トランジスタをｎ型のトランジスタとすることもできる。ただし、このようにｎ型とｐ型を入れ替えることは、以上の説明においてドライバ・トランジスタとロード・トランジスタの位置を入れ替えることと全く等価である。従ってドライバ・トランジスタがｎ型、ロード・トランジスタがｐ型と限定しても説明の一般性は失われない。
また、上記第７〜第１２実施例では、便宜上、第１のｎ型のトランジスタを第１のトランジスタ、第１のｐ型のトランジスタを第３のトランジスタとした。しかし、第１および第３のトランジスタはそれぞれ、ｎ型およびｐ型のトランジスタに限定されるわけではなく、第１のｎ型のトランジスタを第３のトランジスタ、第１のｐ型のトランジスタを第１のトランジスタとしても良い。
同様にして、第２および第４のトランジスタはそれぞれ、ｎ型およびｐ型のトランジスタに限定されるわけではなく、第２のｎ型のトランジスタを第４のトランジスタ、第２のｐ型のトランジスタを第２のトランジスタとしても良い。
なお、図１４、２６、２８、２９および３２において、少なくとも横方向に走る配線と縦方向に走る配線は、互いが短絡しないよう別層に別工程で形成する必要がある。また、横方向に走る配線同士、または縦方向に走る配線同士を適宜、別工程で形成しても良い。例えば、図１４Ａにおいて、グランド線Ｇｎｄとワード線Ｗｏｒｄを別工程で形成しても良い。これにより、別工程で形成した配線同士を、リソグラフィ技術の解像度によって制限される最小ピッチに比べて近接して配置することが可能となり、配線の密度を高めることができる。
上記実施例１〜１２において、縦型トランジスタを上方から見た断面構造を円形としているが、断面構造は円形に限定されるわけではなく、楕円形、方形など、適宜、変更しても良い。
また、上記実施例１〜１２において、各部分の寸法は以下のような制約を課して決定している。すなわち、基体部、ゲート電極、配線、トランジスタなどの各要素を上から見た寸法は最小で略Ｆ以上とする。また、基体部同士、ゲート電極同士、配線同士、トランジスタ同士を上から見た間隔は最小でも略Ｆ以上とする。要素どうしの電気的接続をとるためには略Ｆ以上の重なりを設ける。このような制約を満足したセル構造により、実際に最小線幅Ｆの能力を有する製造装置を用いてセルを製造することが可能となる。
また、本発明の半導体装置は各種の集積回路へ搭載することが可能であり、特に、ＳＲＡＭとして用いることができる。
この出願は、２００８年４月１６日に出願された日本出願の特願２００８−１０７０１１を基礎とする優先権を主張し、その開示範囲の全てをここに取り込む。

Claims (18)

  1. 少なくとも第１および第２のトランジスタ、並びに第１局所配線を備えた半導体装置であって、
    第１および第２のトランジスタは、
    基体部表面から突出した半導体からなる柱部と、
    前記基体部に設けられたソースおよびドレインの一方となる下側導電領域と、
    前記柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、
    前記柱部の側面上に設けられたゲート電極と、
    前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、
    を備え、
    第１局所配線は、
    基体部表面から突出した凸部と、
    前記凸部の側面から突出した突出部と、
    を備え、
    第１局所配線の凸部は、第１のトランジスタの下側導電領域に接続され、
    第１局所配線の突出部は、第２のトランジスタのゲート電極に接続され、
    第１局所配線の突出部の下面は、第２のトランジスタのゲート電極の上面以下の高さに配置される、
    ことを特徴とする半導体装置。
  2. 第１局所配線は、第２のトランジスタの基体部上方で第２のトランジスタのゲート電極に接続され、
    第１局所配線は、第２のトランジスタの基体部とは離間して絶縁されている、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体装置は、少なくとも第３および第４のトランジスタをさらに備え、
    第３および第４のトランジスタは、
    基体部表面から突出した半導体からなる柱部と、
    前記基体部に設けられたソースおよびドレインの一方となる下側導電領域と、
    前記柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、
    前記柱部の側面上に設けられたゲート電極と、
    前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、
    を備え、
    第１のトランジスタのゲート電極と第３のトランジスタのゲート電極とが連結された第１の連結ゲート電極と、
    第２のトランジスタのゲート電極と第４のトランジスタのゲート電極とが連結された第２の連結ゲート電極と、
    を備え、
    第１局所配線の突出部の下面は、第２の連結ゲート電極の上面以下の高さに配置され、
    第１局所配線の凸部は、第１のトランジスタの下側導電領域と第３のトランジスタの下側導電領域とに接続され、
    第２のトランジスタの下側導電領域と第４のトランジスタの下側導電領域とは電気的に接続されており、
    第１のトランジスタは、第１のｎ型トランジスタおよび第１のｐ型トランジスタの一方であり、第３のトランジスタは、第１のｎ型トランジスタおよび第１のｐ型トランジスタの他方であり、
    第２のトランジスタは、第２のｎ型トランジスタおよび第２のｐ型トランジスタの一方であり、第４のトランジスタは、第２のｎ型トランジスタおよび第２のｐ型トランジスタの他方である、
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 第１のｎ型トランジスタと、第１のｐ型トランジスタと、第２のｎ型トランジスタと、第２のｐ型トランジスタとは、第１のｎ型トランジスタから第１のｐ型トランジスタへ向かう方向と、第２のｎ型トランジスタから第２のｐ型トランジスタへ向かう方向とが、平行となるように配置されている、
    ことを特徴とする請求項３に記載の半導体装置。
  5. 第１のｎ型トランジスタの基体部と、第１のｐ型トランジスタの基体部とが一体に形成された第１の連結基体部と、
    第２のｎ型トランジスタの基体部と、第２のｐ型トランジスタの基体部とが一体に形成された第２の連結基体部と、
    を備え、
    第１の連結ゲート電極は、第１の連結基体部の上方に設けられ、
    第２の連結ゲート電極は、第２の連結基体部の上方に設けられている、
    ことを特徴とする請求項３または４に記載の半導体装置。
  6. 第１の連結基体部は、第１のｎ型トランジスタおよび第１のｐ型トランジスタの一方から他方へ向かう方向に延在する第１の基体延在部を備え、
    第１局所配線の凸部は、第１の基体延在部に接続されている、
    ことを特徴とする請求項５に記載の半導体装置。
  7. 第１局所配線の突出部は、第２のｎ型トランジスタの柱部と第２のｐ型トランジスタの柱部との間で、第２の連結ゲート電極に接続され、
    第１局所配線は、第２の連結基体部とは離間して絶縁されている、
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記半導体装置は、少なくとも第５および第６のトランジスタ、並びに第２局所配線をさらに備え、
    第５および第６のトランジスタは、
    基体部表面から突出した半導体からなる柱部と、
    前記基体部に設けられたソースおよびドレインの一方となる下側導電領域と、
    前記柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、
    前記柱部の側面上に設けられたゲート電極と、
    前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、
    を備え、
    第２局所配線は、
    基体部表面から突出した凸部と、
    前記凸部の側面から突出した突出部と、
    を備え、
    第５のトランジスタのゲート電極と第６のトランジスタのゲート電極とが連結された第３の連結ゲート電極と、
    第５のトランジスタの基体部と、第６のトランジスタの基体部とが一体に形成された第３の連結基体部と、
    を備え、
    第２局所配線の突出部は、第５のトランジスタの柱部と第６のトランジスタの柱部との間で、第３の連結ゲート電極に接続され、
    第２局所配線の突出部の下面は、第３の連結ゲート電極の上面以下の高さに配置され、
    第２局所配線は、第３の連結基体部とは離間して絶縁され、
    第２の連結基体部は、第１の連結基体部の延在方向と反対方向に延在する第２の基体延在部を備え、
    第２局所配線の凸部は、第２のｎ型トランジスタの下側導電領域と第２のｐ型トランジスタの下側導電領域とに接続され、
    第２局所配線の凸部は、第２の基体延在部に接続され、
    第５のトランジスタの下側導電領域と第６のトランジスタの下側導電領域とは電気的に接続され、
    第５のトランジスタは、第３のｎ型トランジスタおよび第３のｐ型トランジスタの一方であり、第６のトランジスタは、第３のｎ型トランジスタおよび第３のｐ型トランジスタの他方である、
    ことを特徴とする請求項７に記載の半導体装置。
  9. 第２の連結ゲート電極は、その連結方向に延長される第１のゲート延長部を備え、
    第１局所配線の突出部は、第１のゲート延長部に接続される、
    ことを特徴とする請求項５または６に記載の半導体装置。
  10. 第１局所配線の突出部は、第２の連結基体部上方で第１のゲート延長部に接続され、
    第１局所配線は、第２の連結基体部とは離間して絶縁されている、
    ことを特徴とする請求項９に記載の半導体装置。
  11. 第１の連結基体部は、第１導電型半導体領域と、該第１導電型半導体領域に接合する第２導電型半導体領域とを備え、
    第１の連結基体部の第１導電型半導体領域には、第１のｎ型トランジスタの柱部が設けられ、
    第１の連結基体部の第２導電型半導体領域には、第１のｐ型トランジスタの柱部が設けられ、
    第１の連結基体部の第１導電型半導体領域と第２導電型半導体領域との境界を含む領域上に、金属含有導電層が設けられ、
    第２の連結基体部は、第１導電型半導体領域と、該第１導電型半導体領域に接合する第２導電型半導体領域とを備え、
    第２の連結基体部の第１導電型半導体領域には、第２のｎ型トランジスタの柱部が設けられ、
    第２の連結基体部の第２導電型半導体領域には、第２のｐ型トランジスタの柱部が設けられ、
    第２の連結基体部の第１導電型半導体領域と第２導電型半導体領域との境界を含む領域上に、金属含有導電層が設けられている、
    ことを特徴とする請求項５から１０のいずれか１項に記載の半導体装置。
  12. 前記半導体装置は、スタティックランダムアクセスメモリセルを備え、
    前記スタティックランダムアクセスメモリセルは、
    第１のｎ型トランジスタと、第１のｐ型トランジスタと、
    第２のｎ型トランジスタと、第２のｐ型トランジスタと、
    第１および第２のアクセストランジスタと、
    第３局所配線と、
    を少なくとも備え、
    第１および第２のアクセストランジスタは、
    基体部表面から突出した半導体からなる柱部と、
    前記基体部に設けられたソースおよびドレインの一方となる下側導電領域と、
    前記柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、
    前記柱部の側面上に設けられたゲート電極と、
    前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、
    を備え、
    第３局所配線は、
    前記基体部から突出した凸部と、
    前記凸部の側面から突出した突出部と、
    を備え、
    第１局所配線の凸部は、第１のｎ型トランジスタの下側導電領域と、第１のｐ型トランジスタの下側導電領域と、第１のアクセストランジスタの下側導電領域と、に接続され、
    第１局所配線の突出部は、第２の連結ゲート電極に接続され、
    第１局所配線の突出部の下面は、第２の連結ゲート電極の上面以下の高さに配置され、
    第３局所配線の凸部は、第２のｎ型トランジスタの下側導電領域と、第２のｐ型トランジスタの下側導電領域と、第２のアクセストランジスタの下側導電領域と、に接続され、
    第３局所配線の突出部は、第１の連結ゲート電極に接続され、
    第３局所配線の突出部の下面は、第１の連結ゲート電極の上面以下の高さに配置される、
    ことを特徴とする請求項３または４に記載の半導体装置。
  13. 第１のｎ型トランジスタの基体部と、第１のｐ型トランジスタの基体部とが一体に形成された第１の連結基体部と、
    第２のｎ型トランジスタの基体部と、第２のｐ型トランジスタの基体部とが一体に形成された第２の連結基体部と、
    を備え、
    第１の連結ゲート電極は、第１の連結基体部の上方に設けられ、
    第３局所配線の突出部は、第１のｎ型トランジスタの柱部と第１のｐ型トランジスタの柱部との間で、第１の連結ゲート電極に接続され、
    第３局所配線は、第１の連結基体部とは離間して絶縁され、
    第２の連結ゲート電極は、第２の連結基体部の上方に設けられ、
    第１局所配線の突出部は、第２のｎ型トランジスタの柱部と第２のｐ型トランジスタの柱部との間で、第２の連結ゲート電極に接続され、
    第１局所配線は、第２の連結基体部とは離間して絶縁されている、
    ことを特徴とする請求項１２に記載の半導体装置。
  14. 第１の連結基体部は、第１導電型半導体領域と、該第１導電型半導体領域に接合する第２導電型半導体領域とを備え、
    第１の連結基体部の第１導電型半導体領域には、
    第１のアクセストランジスタの柱部と、
    第１のｎ型トランジスタおよび第１のｐ型トランジスタの一方のトランジスタの柱部と、
    が設けられ、
    第１の連結基体部の第２導電型半導体領域には、第１のｎ型トランジスタおよび第１のｐ型トランジスタの他方のトランジスタの柱部が設けられ、
    第１の連結基体部の第１導電型半導体領域と第２導電型半導体領域との境界を含む領域上に、金属含有導電層が設けられ、
    第２の連結基体部は、第１導電型半導体領域と、該第１導電型半導体領域に接合する第２導電型半導体領域とを備え、
    第２の連結基体部の第１導電型半導体領域には、
    第２のアクセストランジスタの柱部と、
    第２のｎ型トランジスタおよび第２のｐ型トランジスタの一方のトランジスタの柱部と、
    が設けられ、
    第２の連結基体部の第２導電型半導体領域には、第２のｎ型トランジスタおよび第２のｐ型トランジスタの他方のトランジスタの柱部が設けられ、
    第２の連結基体部の第１導電型半導体領域と第２導電型半導体領域との境界を含む領域上に、金属含有導電層が設けられている、
    ことを特徴とする請求項１２または１３に記載の半導体装置。
  15. 少なくとも第１および第２のトランジスタ、並びに第１局所配線を備えた半導体装置の製造方法であって、
    （１）基体部表面から突出した半導体からなる柱部と、
    前記基体部に設けられたソースおよびドレインの一方となる下側導電領域と、
    前記柱部の上部に設けられたソースおよびドレインの他方となる上側導電領域と、
    前記柱部の側面上に設けられたゲート電極と、
    前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、
    を備えた第１および第２のトランジスタを形成する工程と、
    （２）前記基体部表面から突出した凸部と、
    前記凸部の側面から突出した突出部と、
    を備え、
    前記凸部は、第１のトランジスタの下側導電領域に接続され、
    前記突出部は、第２のトランジスタのゲート電極に接続され、
    前記突出部の下面は、第２のトランジスタのゲート電極の上面以下の高さに配置される、第１局所配線を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  16. 前記工程（２）において、
    第１局所配線は、第２のトランジスタの基体部上方で第２のトランジスタのゲート電極に接続され、
    第１局所配線は、第２のトランジスタの基体部とは離間して絶縁されるように、第１局所配線を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記工程（２）は、
    全面に絶縁膜を形成する工程と、
    第２のトランジスタのゲート電極が露出するまで第１および第２のトランジスタ上の絶縁膜を除去する工程と、
    第１のトランジスタの下側導電領域上の絶縁膜を、第１のトランジスタの下側導電領域が露出するまで除去する工程と、
    第１のトランジスタの下側導電領域と、第２のトランジスタのゲート電極とを電気的に接続するように金属材料を堆積させることによって前記第１局所配線を形成する工程と、
    を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記工程（２）は、
    全面に絶縁膜を形成する工程と、
    第１のトランジスタの下側導電領域上の絶縁膜を、第１のトランジスタの下側導電領域が露出するまで除去する工程と、
    露出した第１のトランジスタの下側導電領域上にマスクを設ける工程と、
    第２のトランジスタのゲート電極が露出するまで第１および第２のトランジスタ上の絶縁膜およびマスクを除去する工程と、
    残留した第１のトランジスタの下側導電領域上のマスクを除去して第１のトランジスタの下側導電領域を露出させる工程と、
    第１のトランジスタの下側導電領域と、第２のトランジスタのゲート電極とを電気的に接続するように金属材料を堆積させることによって前記第１局所配線を形成する工程と、
    を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
JP2010508165A 2008-04-16 2009-03-27 半導体装置およびその製造方法 Expired - Fee Related JP5299422B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010508165A JP5299422B2 (ja) 2008-04-16 2009-03-27 半導体装置およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008107011 2008-04-16
JP2008107011 2008-04-16
PCT/JP2009/056331 WO2009128337A1 (ja) 2008-04-16 2009-03-27 半導体装置およびその製造方法
JP2010508165A JP5299422B2 (ja) 2008-04-16 2009-03-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2009128337A1 JPWO2009128337A1 (ja) 2011-08-04
JP5299422B2 true JP5299422B2 (ja) 2013-09-25

Family

ID=41199036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010508165A Expired - Fee Related JP5299422B2 (ja) 2008-04-16 2009-03-27 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US8581333B2 (ja)
JP (1) JP5299422B2 (ja)
WO (1) WO2009128337A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378425B2 (en) * 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
WO2009128450A1 (ja) * 2008-04-16 2009-10-22 日本電気株式会社 半導体記憶装置
JP2011040421A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置およびその製造方法
US9103143B2 (en) 2011-09-26 2015-08-11 Tesla Motors, Inc. Door handle apparatus for vehicles
US9151089B2 (en) 2011-09-26 2015-10-06 Tesla Motors, Inc. Controller apparatus and sensors for a vehicle door handle
US9373675B2 (en) 2012-02-06 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor structure and method of forming the same
US9865716B2 (en) * 2012-08-24 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a vertical tunneling field-effect transistor cell
WO2015015565A1 (ja) * 2013-07-30 2015-02-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9099385B2 (en) * 2013-11-08 2015-08-04 Sandisk 3D Llc Vertical 1T-1R memory cells, memory arrays and methods of forming the same
JP5779739B1 (ja) * 2014-02-18 2015-09-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9853033B2 (en) * 2014-04-30 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US9711510B2 (en) 2014-04-30 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US9520296B2 (en) 2014-06-12 2016-12-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having a low divot of alignment between a substrate and an isolation thereof and method of forming the same
US9691471B2 (en) * 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
JP6026610B2 (ja) * 2015-09-17 2016-11-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
US9680473B1 (en) * 2016-02-18 2017-06-13 International Business Machines Corporation Ultra dense vertical transport FET circuits
US11018235B2 (en) * 2016-06-13 2021-05-25 Imec Vzw Vertically stacked semiconductor devices having vertical channel transistors
US9711511B1 (en) * 2016-06-27 2017-07-18 Globalfoundries Inc. Vertical channel transistor-based semiconductor memory structure
US9647112B1 (en) * 2016-09-22 2017-05-09 International Business Machines Corporation Fabrication of strained vertical P-type field effect transistors by bottom condensation
CN108279049B (zh) 2017-01-05 2020-04-24 固瑞克明尼苏达有限公司 手持式流体计量仪
US10083971B1 (en) * 2017-07-19 2018-09-25 Globalfoundries Inc. Vertical SRAM structure with cross-coupling contacts penetrating through common gates to bottom S/D metal contacts
US10290639B2 (en) * 2017-09-12 2019-05-14 Globalfoundries Inc. VNW SRAM with trinity cross-couple PD/PU contact and method for producing the same
US10439064B1 (en) * 2018-05-29 2019-10-08 Globalfoundries Inc. Dual port vertical transistor memory cell
US11152307B2 (en) * 2018-12-18 2021-10-19 International Business Machines Corporation Buried local interconnect
CA3123862A1 (en) 2018-12-20 2020-06-25 Ecolab Usa Inc. Adaptive route, bi-directional network communication
JP7138969B2 (ja) * 2019-04-05 2022-09-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
WO2020245946A1 (ja) * 2019-06-05 2020-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
JPWO2022123633A1 (ja) * 2020-12-07 2022-06-16

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02156664A (ja) * 1988-12-09 1990-06-15 Toshiba Corp 半導体装置
JP2002217315A (ja) * 2001-01-15 2002-08-02 Seiko Epson Corp メモリ装置及びその製造方法
JP2003142684A (ja) * 2001-11-02 2003-05-16 Toshiba Corp 半導体素子及び半導体装置
JP2004193588A (ja) * 2002-12-11 2004-07-08 Internatl Business Mach Corp <Ibm> 垂直ＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌＭＯＳＦＥＴ）ＳＲＡＭセル
JP2004319808A (ja) * 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6479482A (en) 1987-09-21 1989-03-24 Toto Ltd Automatic faucet
US5258635A (en) * 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JP3325072B2 (ja) 1992-03-02 2002-09-17 モトローラ・インコーポレイテッド 半導体メモリ装置
US5364810A (en) 1992-07-28 1994-11-15 Motorola, Inc. Methods of forming a vertical field-effect transistor and a semiconductor memory cell
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
US5670803A (en) 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
JP2921468B2 (ja) 1996-02-19 1999-07-19 日本電気株式会社 半導体メモリ装置
JPH1079482A (ja) 1996-08-09 1998-03-24 Rai Hai 超高密度集積回路
US5990509A (en) 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
TW429620B (en) 1997-06-27 2001-04-11 Siemens Ag SRAM cell arrangement and method for its fabrication
US6304483B1 (en) * 1998-02-24 2001-10-16 Micron Technology, Inc. Circuits and methods for a static random access memory using vertical transistors
US6903411B1 (en) 2000-08-25 2005-06-07 Agere Systems Inc. Architecture for circuit connection of a vertical transistor
JP2003068883A (ja) 2001-08-24 2003-03-07 Hitachi Ltd 半導体記憶装置
US6670642B2 (en) 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
JP4343571B2 (ja) 2002-07-31 2009-10-14 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004356469A (ja) 2003-05-30 2004-12-16 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007289933A (ja) 2006-03-30 2007-11-08 Sumitomo Metal Ind Ltd 可視光応答型酸化チタン光触媒とその製造方法および用途
WO2009060934A1 (ja) 2007-11-07 2009-05-14 Nec Corporation 半導体装置及びその製造方法
WO2009128450A1 (ja) * 2008-04-16 2009-10-22 日本電気株式会社 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02156664A (ja) * 1988-12-09 1990-06-15 Toshiba Corp 半導体装置
JP2002217315A (ja) * 2001-01-15 2002-08-02 Seiko Epson Corp メモリ装置及びその製造方法
JP2003142684A (ja) * 2001-11-02 2003-05-16 Toshiba Corp 半導体素子及び半導体装置
JP2004193588A (ja) * 2002-12-11 2004-07-08 Internatl Business Mach Corp <Ibm> 垂直ＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌＭＯＳＦＥＴ）ＳＲＡＭセル
JP2004319808A (ja) * 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2009128337A1 (ja) 2011-08-04
WO2009128337A1 (ja) 2009-10-22
US20110018056A1 (en) 2011-01-27
US8581333B2 (en) 2013-11-12

Similar Documents

Publication Publication Date Title
JP5299422B2 (ja) 半導体装置およびその製造方法
US11152393B2 (en) Semiconductor device and method of manufacturing the same
JP5469058B2 (ja) 半導体記憶装置
US7830703B2 (en) Semiconductor device and manufacturing method thereof
JP5503971B2 (ja) 半導体装置
US7898032B2 (en) Semiconductor device and a method of manufacturing the same
US20080179676A1 (en) Semiconductor memory device
TWI533427B (zh) Semiconductor device and manufacturing method thereof
US7057302B2 (en) Static random access memory
JP2011204745A (ja) 半導体装置及びその製造方法
WO2014181819A1 (ja) 半導体装置
US9147641B2 (en) Semiconductor device
JP2008041895A (ja) 半導体装置およびその製造方法
US9576881B2 (en) Semiconductor device
JP2008166330A (ja) 半導体装置
JP5155617B2 (ja) 半導体装置およびその製造方法
US9941284B2 (en) Semiconductor device
JP2008078331A (ja) 半導体装置
CN110752212A (zh) 半导体器件
US20240188281A1 (en) Integrated circuit device and method of manufacturing the same
US20230290681A1 (en) Semiconductor device and method of fabricating the same
JP2007067440A (ja) 半導体装置
JP2005136436A (ja) 半導体装置およびその製造方法
JP2014056862A (ja) 半導体装置の製造方法
JP2007258739A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130603

R150 Certificate of patent or registration of utility model

Ref document number: 5299422

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130702

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees