JP5469058B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に縦型トランジスタを用いたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを有する半導体記憶装置に関する。
従来、ＭＩＳ型電界効果トランジスタ（metal insulator semiconductor field effect transistor、以下「ＭＩＳＦＥＴ」）は、寸法の微細化により集積度の向上と性能の向上を同時に実現してきた。そしてＭＩＳＦＥＴを用いたＳＲＡＭもＭＩＳＦＥＴの微細化により大容量化が進められ、近年では、ゲート絶縁膜の厚さが２ｎｍ以下、ゲート長が５０ｎｍ以下といったレベルにまで達している。
しかしながら、このようなレベルから単純に微細化を進めることは、リーク電流の増大や、特性ばらつきの増大などの問題をもたらし、これ以上の微細化は困難になりつつある。このため、従来の平面型のＭＩＳＦＥＴを用いた技術では、ＳＲＡＭの集積度をさらに向上することが難しくなっている。
近年、集積度の向上を目的として、縦型のＭＩＳＦＥＴを利用する種々の技術が、例えば、特開平０６−０６９４４１号公報、特開平０７−０９９３１１号公報、特開平０８−０８８３２８号公報、特開平０９−２３２４４７号公報、特開平１０−０７９４８２号公報、特開２００３−２２４２１１号公報に開示されている。
縦型ＭＩＳＦＥＴでは、チャネル電流が、平面型ＭＩＳＦＥＴにおいて基板表面に対して水平方向に流れるのに対し、基板表面に対して垂直方向（上下方向）に流れる構造を有する。このような構造を有する縦型ＭＩＳＦＥＴを用いることにより、基板上の占有面積を平面型ＭＩＳＦＥＴを用いた場合に比べて減らすことができる。
ＭＩＳＦＥＴを備えた半導体装置において、アルミや銅など低抵抗の金属からなる配線は通常ＭＩＳＦＥＴの上方に配置される。これは、ＭＩＳＦＥＴ形成時の高温条件に低抵抗金属が耐えられず、そのような低抵抗金属配線は、ＭＩＳＦＥＴの形成後に形成することが必要なためである。
しかしながら、このようにＭＩＳＦＥＴの上方に配線を形成する半導体装置において縦型ＭＩＳＦＥＴを用いようとすると、次のような問題が生じる。
通常、縦型ＭＩＳＦＥＴは、チャネルが形成される半導体からなる柱部の下側にソース及びドレインの一方が配置され、その柱部の上部にソース及びドレインの他方が配置される。すなわち、縦型ＭＩＳＦＥＴではソース及びドレインの一方が必然的に柱部の下側に位置する。このため、縦型ＭＩＳＦＥＴを用いると、下側ソース／ドレインとＭＩＳＦＥＴ上方の配線とをいかに接続するかという課題が発生する。
ＭＩＳＦＥＴの下側ソース／ドレインが柱部の下に埋設された構造では、その下側ソース／ドレインと直上からコンタクトプラグとを接続することができない。すなわち、ＭＩＳＦＥＴの下側ソース／ドレインは、このコンタクトプラグを介して当該ＭＩＳＦＥＴ上方の導電部と電気的に接続することができない。
この問題を解決するために、例えば図１ａ及び図１ｂに示す構造を用いることができる。図１ｂは図１ａのＡ−Ａ線に沿った断面図である。
図１ａ及び図１ｂに示される縦型ＭＩＳＦＥＴは、下側ソース／ドレイン１１２と、その上に設けられた半導体からなる柱部１１０と、この柱部の上部に設けられた上側ソース／ドレイン１１３と、この柱部の周囲を覆うゲート電極１１１を有している。柱部１１０とゲート電極１１１との間には図示していないがゲート絶縁膜が介在する。下側ソース／ドレイン１１２と上側ソース／ドレイン１１３の間の柱部にチャネルが形成される。上側ソース／ドレイン１１３は上層配線１４１に電気的に接続される。
このような縦型ＭＩＳＦＥＴにおいて、下側ソース／ドレイン１１２は、柱部１１０の下から基板平面方向に延長する延長部を有し、この延長部にコンタクトプラグ１２０が接続されている。下側ソース／ドレイン１１２はこのコンタクトプラグ１２０を介して上層配線１４２に電気的に接続される。
しかしながら、この構造では、コンタクトプラグ１２０を接続するための余分な面積が必要となるため、占有面積が小さいという縦型ＭＩＳＦＥＴの利点がその面積分だけ損なわれる。
このような問題が発生しないＳＲＡＭ構造としては、図２ａ、図２ｂに示される縦型ＭＩＳＦＥＴの下側ソース／ドレイン１１２に接続する配線が柱部１１０の下方側に配置される構造をとることができる。縦型ＭＩＳＦＥＴを用いた従来技術の多くは、このような構造を採用している。この構造は、下側ソース／ドレインと上方の配線とを接続するための余分な面積が不要であり、集積度の向上に有利である。
しかしながら、一般的な集積回路製造方法により配線をＭＩＳＦＥＴの下方側に形成するには、配線材料に高融点金属やシリコンなど高温に耐え得る導電性材料を用いる必要があり、このような耐熱性の導電性材料は、通常の配線材料であるアルミや銅に比べて電気抵抗が大きいため、配線抵抗が大きくなるという問題が生じる。配線をＭＩＳＦＥＴの下方側に形成する他の方法として、別途に配線を形成した配線構造体をＭＩＳＦＥＴ形成後の構造体に貼り合わせることもできるが、この方法は、加工精度が低く、高集積化が困難であり、また製造工程が長いという問題がある。
本発明の目的は、製造が容易であり、高性能で集積度の高い半導体記憶装置を提供することにある。
本発明によれば下記態様の半導体記憶装置が提供される。
（１）スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
前記の各トランジスタは、基体表面から突出した半導体からなる柱部と、この基体に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
前記の各セル内において、
第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置されている、半導体記憶装置。
（２）第１のアクセストランジスタの基体部と、第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの基体部とが一体に連結された第１の連結基体部、
第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結され、この連結方向に延長する第１のゲート延長部を有する第１の連結ゲート電極、
第２のアクセストランジスタの基体部と、第２の駆動トランジスタ及び第２の負荷トランジスタの一方のトランジスタの基体部とが一体に連結された第２の連結基体部、
第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結され、この連結方向に延長する第２のゲート延長部を有する第２の連結ゲート電極、
第２のゲート延長部と、第１の駆動トランジスタ及び第１の負荷トランジスタの他方のトランジスタの基体部と、第１の連結基体部とを連結する第１の局所配線、及び
第１のゲート延長部と、第２の駆動トランジスタ及び第２の負荷トランジスタの他方のトランジスタの基体部と、第２の連結基体部とを連結する第２の局所配線を有する、上記１項に記載の半導体記憶装置。
（３）第１の局所配線は、第２のゲート延長部と、第１の連結基体部上の当該第１の連結基体部を共有する二つのトランジスタの柱部の間とを連結し、
第２の局所配線は、第１のゲート延長部と、第２の連結基体部上の当該第２の連結基体部を共有する二つのトランジスタの柱部の間とを連結し、
第１の局所配線と第２の局所配線は互いに対称に配置されている、上記２項に記載の半導体記憶装置。この半導体記憶装置において、対称性の点から、第１の局所配線は、第２のゲート延長部と、第１の連結基体部上の当該第１の連結基体部を共有する二つのトランジスタの柱部間の中間点とを連結し、第２の局所配線は、第１のゲート延長部と、第２の連結基体部上の当該第２の連結基体部を共有する二つのトランジスタの柱部間の中間点とを連結することが好ましい。
（４）第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有する、上記１項に記載の半導体記憶装置。
（５）第１の連結ゲート電極は、その連結方向に延長する第１のゲート延長部を有し、
第２の連結ゲート電極は、その連結方向に延長する第２のゲート延長部を有し、
第１の局所配線は、第２のゲート延長部と第１の一体化基体部とを連結し、
第２の局所配線は、第１のゲート延長部と第２の一体化基体部とを連結する、上記４項に記載の半導体記憶装置。
（６）第１の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第１のアクセストランジスタの柱部と、第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、
第２の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第２のアクセストランジスタの柱部と、第２の駆動トランジスタ及び第２の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、
第１の局所配線は、第１の一体化基体部上に、その第１導電型半導体領域と第２導電型半導体領域の境界を跨ぐように設けられ、
第２の局所配線は、第２の一体化基体部上に、その第１導電型半導体領域と第２導電型半導体領域の境界を跨ぐように設けられている、上記５項に記載の半導体記憶装置。
（７）第１の一体化基体部は、第１のアクセストランジスタの柱部側から第２の連結ゲート電極へ向かう方向へ延在する第１の基体延在部を有し、
第１の局所配線は、この第１の基体延在部と、第２の連結ゲート電極上の当該第２の連結ゲート電極を共有する二つのトランジスタの柱部の間とを連結し
第２の一体化基体部は、第２のアクセストランジスタの柱部側から第１の連結ゲート電極へ向かう方向へ延在する第２の基体延在部を有し、
第２の局所配線は、この第２の基体延在部と、第１の連結ゲート電極上の当該第１の連結ゲート電極を共有する二つのトランジスタの柱部の間とを連結している、上記４項に記載の半導体記憶装置。この半導体記憶装置において、対称性の点から、第１の局所配線は、この第１の基体延在部と、第２の連結ゲート電極上の当該第２の連結ゲート電極を共有する二つのトランジスタの柱部間の中間点とを連結し、第２の局所配線は、この第２の基体延在部と、第１の連結ゲート電極上の当該第１の連結ゲート電極を共有する二つのトランジスタの柱部間の中間点とを連結していることが好ましい。
（８）第１及び第２の配置において、それぞれ三つの柱部はＬ字に配置されている、上記１項から７項のいずれかに記載の半導体記憶装置。
（９）第１の局所配線は、第２の連結ゲート電極上の当該第２の連結ゲート電極を共有する二つのトランジスタの柱部の間と、第１の一体化基体部上の当該第１の一体化基体部を共有する二つのトランジスタの柱部の間とを連結し、
第２の局所配線は、第１の連結ゲート電極上の当該第１の連結ゲート電極を共有する二つのトランジスタの柱部の間と、第２の一体化基体部上の当該第２の一体化基体部を共有する二つのトランジスタの柱部の間とを連結している、上記４項に記載の半導体記憶装置。この半導体記憶装置において、対称性の点から、第１の局所配線は、第２の連結ゲート電極上の当該第２の連結ゲート電極を共有する二つのトランジスタの柱部間の中間点と、第１の一体化基体部上の当該第１の一体化基体部を共有する二つのトランジスタの柱部間の中間点とを連結し、第２の局所配線は、第１の連結ゲート電極上の当該第１の連結ゲート電極を共有する二つのトランジスタの柱部間の中間点と、第２の一体化基体部上の当該第２の一体化基体部を共有する二つのトランジスタの柱部間中間点とを連結していることが好ましい。
（１０）第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部と、第２の駆動トランジスタの柱部及び第２の負荷トランジスタの柱部とが並列に配置され、
第１の連結ゲート電極は、その連結方向に延長する第１のゲート延長部を有し、
第２の連結ゲート電極は、第１のゲート延長部が延長する方向と反対の方向に沿って延長する第２のゲート延長部を有し、
第２の一体化基体部は、第１のゲート延長部が延長する方向に沿って延長する基体延長部を有し、
第２の局所配線は、この基体延長部と第１のゲート延長部とを連結し、
第１の局所配線は、第１の一体化基体部上の第１のアクセストランジスタの柱部と第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの柱部との間の部分と、第２のゲート延長部とを連結する、上記４項に記載の半導体記憶装置。
（１１）第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部と、第２の駆動トランジスタの柱部及び第２の負荷トランジスタの柱部とが並列に配置され、
第１の連結ゲート電極は、第２の一体化基体部へ向かう方向に延在する第１のゲート延在部を有し、
第２の連結ゲート電極は、第１の一体化基体部へ向かう方向に延在する第２のゲート延在部を有し、
第１の一体化基体部は、第２の連結ゲート電極に向かう方向に延在する第１の基体延在部を有し、
第２の一体化基体部は、第１の連結ゲート電極に向かう方向に延在する第２の基体延在部を有し、
第１の局所配線は、第１の基体延在部と第２のゲート延在部とを連結し、
第２の局所配線は、第２の基体延在部と第１のゲート延在部とを連結する、上記４項に記載の半導体記憶装置。
（１２）第１及び第２の配置において、それぞれ三つの柱部は直線に配置されている、上記９項から１１項のいずれかに記載の半導体記憶装置。
（１３）第１の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第１のアクセストランジスタの柱部と、第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、第１導電型半導体領域と第２導電型半導体領域の境界を含む領域上に金属含有導電層が設けられ、
第２の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第２のアクセストランジスタの柱部と、第２の駆動トランジスタ及び第２の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、第１導電型半導体領域と第２導電型半導体領域の境界を含む領域上に金属含有導電層が設けられている、上記４項から１２項のいずれかに記載の半導体記憶装置。
（１４）第１及び第２の一体化基体部が金属含有導電層からなる、上記４項から１２項のいずれかに記載の半導体記憶装置。
（１５）第１及び第２の配置において、それぞれ三つの柱部は等間隔に配置されている、上記１項から１４項のいずれかに記載の半導体記憶装置。
（１６）第１の配置の二つの柱部および第２の配置の二つの柱部がそれぞれ長方形の各頂点に位置するように配置され、他の二つの柱部がそれぞれその長方形の各長辺上に配置されている、上記１項から１５項のいずれかに記載の半導体記憶装置。
（１７）前記長方形の四辺に沿って六つの柱部が等間隔に配置されている、上記１６項に記載の半導体記憶装置。
（１８）第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、
第１の方向および第２の方向のいずれか一方の方向または両方の方向に沿って、前記セルの複数にわたって、前記柱部が等間隔で配置されている、上記１項から１７項のいずれかに記載の半導体記憶装置。
（１９）第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、前記セルは、第１の方向に沿って第２の方向のセル境界を軸として鏡像対称となるように配列され、
前記の各セル内において、
第１及び第２の配置のそれぞれにおいて三つの柱部は等間隔に直線に配置され、
第１の配置の二つの柱部および第２の配置の二つの柱部がそれぞれ長方形の各頂点に位置するように配置され、他の二つの柱部がそれぞれその長方形の各長辺上に配置され、
第１及び第２のアクセストランジスタの柱部がそれぞれその長方形の一方の対角線の各頂点に配置されている、上記４項又は９項に記載の半導体記憶装置。
（２０）前記長方形の四辺に沿って六つの柱部が等間隔に配置されている、上記１９項に記載の半導体記憶装置。
（２１）第１の方向および第２の方向のいずれか一方の方向または両方の方向に沿って、前記セルの複数にわたって、前記柱部が等間隔で配置されている、上記１９項又は２０項に記載の半導体記憶装置。
（２２）第１及び第２の局所配線は、埋め込み配線からなり、その平面形状が矩形であり、その長手方向の第２の方向に沿って前記セルの複数にわたって等間隔に配列されている、上記１９項から２１項のいずれかに記載の半導体記憶装置。
（２３）第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、第１の方向および第２の方向のいずれか一方の方向に沿って、前記セルの複数にわたって、第１及び第２のアクセストランジスタのゲート電極が連続して一体に設けられている、上記１項、１０項又は１１項に記載の半導体記憶装置。
（２４）前記の各セル内において、
第１及び第２の配置のそれぞれにおいて三つの柱部はＬ字に配置され、
第１及び第２の駆動トランジスタ並びに第１及び第２の負荷トランジスタの柱部がそれぞれ長方形の各頂点に位置するように配置され、
第１及び第２のアクセストランジスタの柱部がそれぞれその長方形の各長辺上に配置されている、上記２３項に記載の半導体記憶装置。
（２５）前記の各セル内において、
第１及び第２の配置のそれぞれにおいて三つの柱部は直線に配置され、
第１の配置の二つの柱部および第２の配置の二つの柱部がそれぞれ長方形の各頂点に位置するように配置され、他の二つの柱部がそれぞれその長方形の各長辺上に配置され、
第１及び第２のアクセストランジスタの柱部がそれぞれその長方形の一方の短辺の各頂点に配置されている、上記２３項に記載の半導体記憶装置。
（２６）第１及び第２のビット線、グランド線ならびに電源線が、複数の前記セルの上方を跨るように設けられ、
第１のアクセストランジスタの上側導電領域が前記第１のビット線と電気的に接続され、
第２のアクセストランジスタの上側導電領域が前記第２のビット線と電気的に接続され、
第１及び第２の駆動トランジスタの上側導電領域が前記グランド線に電気的に接続され、
第１及び第２の負荷トランジスタの上側導電領域が前記電源線に電気的に接続されている、上記１項から２５項のいずれかに記載の半導体記憶装置。
本発明によれば、製造が容易であり、高性能で集積度の高い半導体記憶装置を提供することができる。
縦型ＭＩＳＦＥＴの構造の従来例を説明するための平面図。 図１ＡのＡ−Ａ線に沿った断面図。 縦型ＭＩＳＦＥＴの構造の他の従来例を説明するための平面図。 図２ＡのＡ−Ａ線に沿った断面図。 本発明によるＳＲＡＭの一実施形態の単位セルの回路図。 本発明によるＳＲＡＭの一実施形態のセル内配置例を説明する模式図。 本発明によるＳＲＡＭの第１の実施例を説明するための単位セルの平面図。 図５ａのＡ−Ａ線に沿った断面図。 図５ａのＢ−Ｂ線に沿った断面図。 図５ａのＣ−Ｃ線に沿った断面図。 本発明によるＳＲＡＭの第１の実施例の変形例を説明するための単位セルの平面図。 図５ｂに示す構造例におけるソース／ドレインの一変形例を示す断面図。 図５ｂに示す構造例におけるソース／ドレインの他の変形例を示す断面図。 本発明によるＳＲＡＭの第１の実施例におけるセルと配線（ワード線、グランド線）の配置図。 本発明によるＳＲＡＭの第１の実施例におけるセルと配線（ビット線、電源線）の配置図。 第１の実施例のＳＲＡＭの製造方法の一例を説明する平面図。 図８ａのＡ−Ａ線に沿った断面図 図８ａのＢ−Ｂ線に沿った断面図。 図８ａのＣ−Ｃ線に沿った断面図。 図８ａ〜図８ｄに示す構造の形成工程に続く工程後の構造を示す平面図。 図９ａのＡ−Ａ線に沿った断面図 図９ａのＢ−Ｂ線に沿った断面図。 図９ａのＣ−Ｃ線に沿った断面図。 本発明によるＳＲＡＭの第２の実施例を説明するための単位セルの平面図。 図１０ａのＡ−Ａ線に沿った断面図。 図１０ａのＢ−Ｂ線に沿った断面図。 図１０ａのＣ−Ｃ線に沿った断面図。 第２の実施例のＳＲＡＭの製造方法の一例を説明するための平面図。 図１１ａのＡ−Ａ線に沿った断面図 図１１ａのＢ−Ｂ線に沿った断面図。 図１１ａのＣ−Ｃ線に沿った断面図。 第２の実施例のＳＲＡＭの構造の変形例を説明するための平面図。 第２の実施例のＳＲＡＭの構造の他の変形例を説明するための平面図。 本発明によるＳＲＡＭの第３の実施例を説明するための単位セルの平面図。 本発明によるＳＲＡＭの第３の実施例の変形例を説明するための単位セルの平面図。 第３の実施例のＳＲＡＭの局所配線の形成方法を説明するための、図１３ａのＡ−Ａ線断面に対応する断面図。 図１４ａに示す構造の形成工程に続く工程後の構造を示す断面図。 第３の実施例のＳＲＡＭの局所配線の構造を示す、図１３ａのＡ−Ａ線に沿った断面図。 第３の実施例のＳＲＡＭの局所配線の他の形成方法を説明するための、図１３ａのＡ−Ａ線断面に対応する断面図。 本発明によるＳＲＡＭの第３の実施例におけるセルと配線（ワード線、電源線）の配置図。 本発明によるＳＲＡＭの第３の実施例におけるセルと配線（ビット線、グランド線）の配置図。 本発明によるＳＲＡＭの第４の実施例を説明するための単位セルの平面図。 本発明によるＳＲＡＭの第４の実施例におけるセルと配線（ワード線、電源線）の配置図。 本発明によるＳＲＡＭの第４の実施例におけるセルと配線（ビット線、グランド線）の配置図。 本発明によるＳＲＡＭの第４の実施例におけるセルと配線（ビット線）の配置図。 本発明によるＳＲＡＭの第４の実施例におけるセルと配線（ワード線、電源線、グランド線）の配置図。 第４の実施例のＳＲＡＭの構造の変形例を説明するための平面図。 第４の実施例のＳＲＡＭの構造の他の変形例を説明するための平面図。 本発明によるＳＲＡＭの第５の実施例を説明するための単位セルの平面図。 本発明によるＳＲＡＭの第５の実施例におけるセルと配線（ワード線、電源線、グランド線）の配置図。 本発明によるＳＲＡＭの第５の実施例におけるセルと配線（ビット線）の配置図。 本発明による第５の実施例のＳＲＡＭの構造の変形例を説明するための平面図。
本発明の好適な実施の形態について図面を参照して詳細に説明する。
本実施形態のＳＲＡＭのセルは、図３に示すように、第１及び第２のアクセストランジスタＡｃｃ−１、Ａｃｃ−２、第１及び第２の駆動トランジスタＤｒｖ−１、Ｄｒｖ−２、並びに第１及び第２の負荷トランジスタＬｏａｄ−１、Ｌｏａｄ−２を有し、第１の駆動トランジスタと第１の負荷トランジスタで第１のインバータが形成され、第２の駆動トランジスタと第２の負荷トランジスタで第２のインバータが形成されている。第１のインバータの出力ノードは第２のインバータに入力され、第２のインバータの出力ノードは第１のインバータに入力される。
第１及び第２の蓄積ノードＮ１、Ｎ２は、一方がグランド電位（Ｇｎｄ）であれば他方が電源電位（Ｖｄｄ）となり、一方が電源電位（Ｖｄｄ）であれば他方がグランド電位（Ｇｎｄ）となる。第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタのそれぞれのソース及びドレインの一方が互いに電気的に接続されて第１の蓄積ノードＮ１を形成し、第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタのそれぞれのソース及びドレインの一方が互いに電気的に接続されて第２の蓄積ノードＮ２を形成している。第１の蓄積ノードＮ１は、第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に接続され、第２の蓄積ノードは、第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に接続されている。第１のアクセストランジスタのソース及びドレインの他方は第１のビット線ＢＬ１に接続され、第２のアクセストランジスタのソース及びドレインの他方は第２のビット線ＢＬ２に接続されている。すなわち、蓄積ノードＮ１は第１のアクセストランジスタを介して第１のビット線ＢＬ１に接続され、蓄積ノードＮ２は第２のアクセストランジスタを介して第２のビット線ＢＬ２に接続されている。第１及び第２のアクセストランジスタのゲートは共通のワード線Ｗｏｒｄに接続されている。第１及び第２の負荷トランジスタのソース及びドレインの他方は電源線Ｖｄｄに接続され、第１及び第２の駆動トランジスタのソース及びドレインの他方はグランド線Ｇｎｄに接続されている。
電源線とグランド線はともに所定の一定電位をＳＲＡＭセルに対して供給するものであり、通例に基づき高電圧を供給する線を電源線、低電位を供給する線をグランド線と呼ぶ。
第１及び第２の駆動トランジスタをＮチャネルＭＩＳＦＥＴとし、第１及び第２の負荷トランジスタをＰチャネルＭＩＳＦＥＴとし、第１及び第２のアクセストランジスタをＮチャネルＭＩＳＦＥＴとすることができる。第１及び第２のアクセストランジスタをＰチャネルＭＩＳＦＥＴとすることもできる。
このＳＲＡＭセルにおける６つのトランジスタはいずれも縦型ＭＩＳＦＥＴである。各縦型ＭＩＳＦＥＴは、基体表面から垂直方向に突出した半導体からなる柱部と、この基体に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有する。ゲート電極はゲート絶縁膜を介して柱部の周囲を取り囲むように設けられていることが好ましい。
このようなＳＲＡＭセル内において、第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域が、互いに電気的に接続され、さらに第２の負荷トランジスタ及び第２の駆動トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域が、互いに電気的に接続され、さらに第１の負荷トランジスタ及び第１の駆動トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成している。すなわち、セル内の６つの縦型ＭＩＳＦＥＴはいずれも、下側導電領域（下側ソース／ドレイン）が第１又は第２の蓄積ノードとなり、上側導電領域（上側ソース／ドレイン）が当該ＭＩＳＦＥＴ上方でセル間にまたがる配線（ビット線、電源線またはグランド線）に接続される。
このような構造によれば、セル間にまたがり各セル内の縦型ＭＩＳＦＥＴのソース及びドレインの一方に接続される配線をすべてこれらＭＩＳＦＥＴ上方に形成することができ、すなわち、これらの配線を平面型ＭＩＳＦＥＴと同様な低抵抗な配線材料で形成することができ、結果、高性能なＳＲＡＭを実現することが可能となる。一方、セル内でのＭＩＳＦＥＴ間の接続は、ＭＩＳＦＥＴ同士が近接しているため接続距離が短く、その接続に従来の高耐熱性の配線材料を用いてもその配線抵抗に起因する素子性能の低下は抑えられる。
また上記の構造によれば、縦型ＭＩＳＦＥＴの下側ソース／ドレインに接続するコンタクトプラグを設ける必要がないため、集積度の高いＳＲＡＭを実現することができる。
また上記の構造の製造プロセスにおいては、縦型ＭＩＳＦＥＴの下側ソース／ドレインに接続するコンタクトプラグを形成する工程を実施しなくてもよく、また上記の貼り合せ工程を実施しなくてもよい。さらに、セル内の六つの全ての縦型ＭＩＳＦＥＴにおいて互いに対応する構成要素（柱部など）を一度の工程で形成することができ、ＭＩＳＦＥＴをスタックする場合に比べてプロセスを簡略化できる。したがって、上記構造を有するＳＲＡＭを容易に製造することができる。
上述の本実施形態は、さらにＳＲＡＭセル内において、第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部および第１の負荷トランジスタの柱部の第１の配置と、第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称関係にある。
このようなセル内のレイアウトをとることにより、高密度化が図れ、集積度を高めることができる。また、その高い対称性により、製造時において加工精度を高めることができ、より微細な寸法と高い集積度を実現できる。また、ＳＲＡＭにおいては特性が対称であるときに性能が最大限に発揮できるが、このようなセル内のレイアウトにより特性の対象性を確保しやすくなり、性能を向上することができる。
対称性および構造の単純化の点から、第１及び第２の配置のそれぞれにおいて、三つの柱部は直線またはＬ字に配置されることが好ましい。また、第１及び第２の配置のそれぞれにおいて、三つの柱部は等間隔に配置されることが好ましい。また、第１の配置の２つの柱部および第２の配置の２つの柱部が長方形の頂点に位置するように配置され、他の柱部がその長方形の長辺上に配置されること（以下「長方形配置」）が好ましい。
図４に、本実施形態におけるＳＲＡＭセルのレイアウト例を、比較のための対照例と併せて模式的に示す。
図中の、円はＭＩＳＦＥＴの位置（柱部の位置）を示し、六つの円を囲む破線で描かれた四角形は単位セルの領域を示す。二つの円を囲む実線による長方形は、この長方形内の二つの円に対応する二つのＭＩＳＦＥＴが一つのインバータを構成する駆動トランジスタと負荷トランジスタであること（インバータ単位）を示す。一つの円を含む正方形は、この正方形内の円に対応するＭＩＳＦＥＴがアクセストランジスタであることを示す。長方形と正方形とを結ぶ実線（連結線）は、長方形内の二つの円に対応する二つのＭＩＳＦＥＴと正方形内の円に対応するＭＩＳＦＥＴが同じ蓄積ノード（第１の蓄積ノードＮ１又は第２の蓄積ノードＮ２）に属することを示す。
長方形の領域内において、これらのインバータ単位とアクセストランジスタの稠密な配置は、対称性により等価な配置を除けば、Ｔｙｐｅ１（Ｔｙｐｅ１Ａ、Ｔｙｐｅ１Ｂ）、Ｔｙｐｅ２〜Ｔｙｐｅ５の５種類が存在する。
連結線を考慮すると、Ｔｙｐｅ１の配置には２種類の配置Ｔｙｐｅ１Ａ、Ｔｙｐｅ１Ｂが存在する。Ｔｙｐｅ２の配置においては、連結線を互いに交差させることもできるが、実用性が低いため、図に示すように連結線を交差させないことが好ましい。
Ｔｙｐｅ４及び５は配置に対称性がなく、Ｔｙｐｅ５ではアクセストランジスタの１個が孤立するため、所望の効果を有するＳＲＡＭを得ることができない。
配置の稠密さ及び実用性等の観点から、Ｔｙｐｅ１Ａ、Ｔｙｐｅ１Ｂ、Ｔｙｐｅ２、Ｔｙｐｅ３の４つの配置が好ましい。
Ｔｙｐｅ１Ａは、第１及び第２の配置がＬ字配列である長方形配置の場合を示し、第１及び第２のアクセストランジスタの柱部がそれぞれ長方形の一方の対角線の各頂点に位置している。第１の配置と第２の配置は点対称の関係にある。
Ｔｙｐｅ１Ｂは、第１及び第２の配置が直線配列である長方形配置の場合を示し、第１及び第２のアクセストランジスタの柱部がそれぞれ長方形の一方の対角線の各頂点に位置している。第１の配置と第２の配置は点対称の関係にある。Ｔｙｐｅ１ＡとＴｙｐｅ１Ｂは、２つのアクセストランジスタと２つのインバータ単位（負荷トランジスタ及び駆動トランジスタ）の配置は同じであるが、アクセストランジスタとインバータ単位との接続の仕方が異なっている。
Ｔｙｐｅ２は、第１及び第２の配置が直線配列である長方形配置の場合を示し、第１及び第２のアクセストランジスタの柱部が長方形の一方の短辺の両端（短辺両側の頂点）に位置している。第１の配置と第２の配置は線対称（面対称）の関係にある。
Ｔｙｐｅ３は、第１及び第２の配置がＬ字配列である長方形配置の場合を示し、第１及び第２のアクセストランジスタの柱部がそれぞれ長方形の各長辺上に位置している。第１の配置と第２の配置は点対称の関係にある。
上記の各タイプは長方形配置の場合であるが、例えばＴｙｐｅ６、Ｔｙｐｅ７のように、第１の配置の２つの柱部および第２の配置の２つの柱部が平行四辺形の頂点に位置するように配置され、他の柱部がその平行四辺形の長辺上に配置される平行四辺形配置をとることもできる。
以下、本発明を、さらに実施例を挙げて説明する。第１及び第２の実施例はＴｙｐｅ１Ａに含まれ、第３の実施例はＴｙｐｅ１Ｂに含まれ、第４の実施例はＴｙｐｅ３に含まれ、第５及び第６の実施例はＴｙｐｅ２に含まれる。特記しない場合、第１及び第２のアクセストランジスタはＮチャネルＭＩＳＦＥＴとして説明する。
第１の実施例
図５ａ〜図９ｄを参照して、本発明によるＳＲＡＭの第１の実施例を説明する。
本例のＳＲＡＭはバルク半導体基板上に設けられている。半導体基板は、典型的にはＳｉ基板を用いるが、ＳｉＧｅ、Ｇｅや他の半導体からなる基板を用いてもよい。
図５ａは本実施例のＳＲＡＭの単位セルを示す平面図、図５ｂは図５ａのＡ−Ａ線に沿った断面図、図５ｃは図５ａのＢ−Ｂ線に沿った断面図、図５ｄは図５ａのＣ−Ｃ線に沿った断面図、図５ｅは本実施例の変形例の単位セルを示す平面図である。見やすくするため、平面図の図５ａ及び図５ｅにおいて、ソース／ドレインを示すハッチング及び図５ｂ〜図５ｄには示す層間絶縁膜１３０を省略している。また図５ａにおいて、点線による長方形は単位セルの領域を示し、この長方形を縦方向に横切る実線はｐウェルとｎウェルの境界を示し、Ｌ１、Ｌ２は埋め込み配線からなる局所配線を示す。
セルを構成する６個のトランジスタは各々半導体基板１０１から上方に突出した円柱状の半導体部（柱部）１１０を有しており、この柱部の上端には上側ソース／ドレイン１１３が設けられている。柱部の根元付近には下側ソース／ドレイン１１２が設けられている。柱部のうち一対のソース／ドレイン１１２、１１３にはさまれた領域にチャネルが形成される。このチャネル形成領域の周囲にゲート絶縁膜（不図示）を介してゲート電極１１１が設けられている。下側ソース／ドレイン１１２は、素子分離絶縁体１０２によって基板平面方向（基板表面に平行な面内の方向）の領域が画定され、それ自身の深さによって下側の境界が画定されている。バルク基板を用いる本例においては、素子分離絶縁体１０２によって囲まれる活性領域が、各トランジスタの基体部を構成する。本例では、アクセストランジスタＡｃｃ−１、Ａｃｃ−２の基体部と駆動トランジスタＤｒｖ−１、Ｄｒｖ−２の基体部は一体に連結され、活性領域１０１ａに相当し、負荷トランジスタＬｏａｄ−１、Ｌｏａｄ−２の基体部は、活性領域１０１ｂに相当する。各トランジスタの柱部１１０は、対応する基体部の表面位置から上方へ突出した半導体部からなる。
通常、ＮチャネルＭＩＳＦＥＴのソース／ドレインは高濃度のＮ型半導体領域、ＰチャネルＭＩＳＦＥＴのソース／ドレインは高濃度のＰ型半導体領域とする。図５ｂには、ソース／ドレインとゲートとは互いに離間されている例が示されているが、図６ａ及び図６ｂに示すように、ソース／ドレインがゲートとゲート絶縁膜を介して重なり合う構造としてもよい。これらの構造は、製造工程において、ソース／ドレインの不純物を適宜ゲート方向に向かって拡散させることにより形成できる。
図５ｂに示す例では、下側ソース／ドレイン１１２の形成位置は、基体部における柱部が上方に存在しない領域に形成されている。図６ａに示す例では、柱部下方から柱部自体にも下側ソース／ドレインが形成されているが、柱部のチャネル形成領域と柱部下方の半導体基板本体とが導通するように下側ソース／ドレインが形成されていない領域を残している。このような構造によれば、各トランジスタの柱部のチャネル形成領域は半導体基板と電気的に接続され、チャネル形成領域の電位が不安定となる、いわゆる基板浮遊効果を防止する効果が得られる。なお、図５ａに示すように、基体部（活性領域）１０１ａ、１０１ｂとこの基体部に形成される下側ソース／ドレイン１１２は、平面領域における輪郭が対応している。
下側ソース／ドレインの形成位置は、図６ｂに示すように、柱部の下面全域に渡って形成されていてもよい。柱部のチャネル形成領域と半導体基板との間が下側ソース／ドレインによって完全に分離される場合には、チャネル形成領域が反転時に完全に空乏化する、完全空乏形動作となるようトランジスタを設計することが望ましい。
ゲート電極は、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴとで同一の金属材料を用いるのが製造を容易とするため好ましい。通常は半導体の禁制帯の中央付近の仕事関数を有する金属を選択する。しかし、ゲートの仕事関数を微調整するため、必要に応じてＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴとで異なる材料を用いてもよい。
本例における半導体基板内には従来の平面ＭＩＳＦＥＴの場合と同様にＰウェルとＮウェルが形成されている。通常、Ｐウェルにはグランド電位（Ｇｎｄ）、Ｎウェルには電源電位（Ｖｄｄ）が与えられる。これにより下側ソース／ドレインとウェルとの間、およびＮウェルとＰウェルとの間はすべて逆バイアスとなり、絶縁されることが保証される。
本例では、第１のアクセストランジスタＡｃｃ−１（ＮチャネルＭＩＳＦＥＴ）の基体部と第１の駆動トランジスタＤｒｖ−１（ＮチャネルＭＩＳＦＥＴ）の基体部は一体に形成されている。すなわち、第１のアクセストランジスタと第１の駆動トランジスタは同一の活性領域上に形成されている。これにより第１のアクセストランジスタの下側ソース／ドレインと第１の駆動トランジスタの下側ソース／ドレインとを一体にでき、配線を用いることなく短絡されて第１の蓄積ノードＮ１の一部を構成することができる。一方、第１の負荷トランジスタＬｏａｄ−１（ＰチャネルＭＩＳＦＥＴ）の基体部は、第１のアクセストランジスタＡｃｃ−１の基体部及び第１の駆動トランジスタＤｒｖ−１の基体部とは分離して形成される。同様に、第２のアクセストランジスタＡｃｃ−２と第２の駆動トランジスタＤｒｖ−２の基体部は一体に形成されている。すなわち、第２のアクセストランジスタと第２の駆動トランジスタは同一の活性領域上に形成されている。これにより第２のアクセストランジスタの下側ソース／ドレインと第２の駆動トランジスタの下側ソース／ドレインとを一体にでき、配線を用いることなく短絡されて第２の蓄積ノードＮ２の一部を構成することができる。一方、第２の負荷トランジスタＬｏａｄ−２の基体部は、第２のアクセストランジスタＡｃｃ−２と第２の駆動トランジスタＤｒｖ−２とは分離して形成される。
ＮチャネルＭＩＳＦＥＴの基体部とＰチャネルＭＩＳＦＥＴの基体部を分離するのは、電源やグランドとの間の短絡を防止するためである。仮にＮ型の下側ソース／ドレインとＰ型の下側ソース／ドレイン部の間に素子分離絶縁体がないと、Ｎ型の下側ソース／ドレイン部がＮウェルを介して電源と短絡する、あるいはＰ型の下側ソース／ドレインがＰウェルを介してグランドと短絡するかして動作不良が発生する。
図５ａ及び図５ｂに示すように、第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極は一体に形成され、第１の駆動トランジスタの柱部と第１の負荷トランジスタの柱部の配列方向の第２のアクセストランジスタ側（図中の右方向）に延長された延長部を有する。第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極は一体に形成され、第２の駆動トランジスタの柱部と第２の負荷トランジスタの柱部の配列方向の第１のアクセストランジスタ側（図中の左方向）に延長された延長部を有する。
第１のアクセストランジスタと第１の駆動トランジスタの一体に形成された下側ソース／ドレインと、第１の負荷トランジスタの下側ソース／ドレインと、第２の駆動トランジスタと第２の負荷トランジスタの一体に形成されたゲート電極とは、第１の局所配線Ｌ１によって短絡され、第１の蓄積ノードＮ１が形成される。この局所配線Ｌ１は、その一端がこのゲート電極の延長部に接続され、その他端が第１のアクセストランジスタの柱部と第１の駆動トランジスタの柱部の間の下側ソース／ドレイン上に接続される。第２のアクセストランジスタと第２の負荷トランジスタの一体に形成された下側ソース／ドレインと、第２の負荷トランジスタの下側ソース／ドレインと、第１の駆動ランジスタと第１の負荷トランジスタの一体に形成されたゲート電極とは、第２の局所配線Ｌ２によって短絡され、第２の蓄積ノードＮ２が形成される。この局所配線Ｌ２は、その一端がこのゲート電極の延長部に接続され、その他端が第２のアクセストランジスタの柱部と第２の駆動トランジスタの柱部の間の下側ソース／ドレイン上に接続される。対称性の点から、局所配線Ｌ１、Ｌ２は、延在部と、柱部間の中間点とを連結することが好ましい。
図示しないが、第１及び第２の駆動トランジスタの上側ソース／ドレインはグランド線Ｇｎｄに、第１及び第２の負荷トランジスタの上側ソース／ドレインは電源線Ｖｄｄに、第１のアクセストランジスタの上側ソース／ドレインは第１のビット線ＢＬ１に、第２のアクセストランジスタの上側ソース／ドレインは第２のビット線ＢＬ２に、それぞれ接続される。第１及び第２のアクセストランジスタのゲート電極はワード線に接続される。
図７ａ及び図７ｂは、図５ａに示すＳＲＡＭセルがマトリクス状に複数配置された一例を示す。図７ａではグランド線Ｇｎｄとワード線Ｗｏｒｄ、図７ｂでは電源線Ｖｄｄ、第１のビット線ＢＬ１及び第２のビット線ＢＬ２が示されている。四角い破線で囲まれる領域が単位セルである。この配置により、複数のセル間にわたる配線が全てトランジスタ上方に形成された、図３に示す回路の構成が実現される。
本実施例における単位セルの配置は、第１の駆動トランジスタの柱部と第１の負荷トランジスタの柱部の配列方向（図中の横方向）には、単位セルの境界線（図中の縦の波線）を中心とする鏡像対称となるよう配置することが望ましい。これにより、ワード線とアクセストランジスタのゲートとの接続部を隣接セル間で共有でき、集積度を高めることができる。本例では、アクセストランジスタのゲート電極が隣接セル間で一体に形成されている。なお、図７ａ及び図７ｂでは、第１のアクセストランジスタの柱部と第１の駆動トランジスタの柱部の配列方向（図中の縦方向）における単位セルの配置は、単位セルの境界線（図中の横の波線）を中心とする鏡像対象となる配置例が示されているが、この縦方向には並進対象（単純にセルが平行移動された形で配置される）となるように単位セルを並べても差し支えない。縦方向のセルの配置については、鏡像対称および並進対称のいずれの場合でも、配線の接続部を共有することができないからである。
図５ａ、図５ｂ及び図５ｃに示すように、負荷トランジスタの基体部１０１ｂ（活性領域）は、アクセストランジスタと駆動トランジスタの一体に形成された基体部１０１ａ（活性領域）と同一のサイズ及び形状としている。これによりパターンの規則性が増し、製造時の加工が容易となる。また、基体部の面積が増すことで蓄積ノードの電気的容量を増し、ＳＲＡＭの動作を擾乱に対して安定化することができる。しかし、負荷トランジスタの基体部の大きさをアクセストランジスタと駆動トランジスタの一体に形成された基体部よりも小さくすることは、局所配線との接続部が確保できる範囲において差し支えない。
図５ａにおいて、長方形の破線で囲まれた領域が単一のＳＲＡＭセルの領域を示すが、図中の各構造物の最小幅と最小間隔をともにＦとして作製したとすると、このセルの寸法はおおむね横幅が８Ｆ、縦幅が４Ｆであり、面積は理想的な場合３２Ｆ２が実現できる。すなわち、本発明によれば、セル間のトランジスタを接続する配線（電源線、グランド線、ビット線、ワード線）を全てトランジスタ上方に形成できるだけでなく、非常に高密度のＳＲＡＭセルを実現することができる。
図５ｂに示されるように、トランジスタはほぼ同一の高さに形成される。すなわち、特開平０６−０６９４４１号公報、特開２００３−２２４２１１号公報などで開示されるトランジスタの多層化は行っておらず、製造工程が簡略となる。
図５ａに示す長方形配置において、本発明による所望の効果が得られる範囲で、局所配線の収容を容易にする観点から、図５ｅに示すように、第１及び第２のアクセストランジスタの柱部を移動し、第１及び第２のアクセストランジスタの柱部と第１及び第２の駆動トランジスタの柱部との間隔を広げた配置としてもよい。
なお、以上の例においては第１及び第２のアクセストランジスタはＮチャネルＭＩＳＦＥＴであるとしたが、第１及び第２のアクセストランジスタをＰチャネルＭＩＳＦＥＴとすることもできる。この場合、上記の説明において駆動トランジスタと負荷トランジスタの位置を入れ替え、対応してＮウェルとＰウェルの位置を入れ替えることで、全く同様の配置のＳＲＡＭセルを実現できる。
ＳＲＡＭの製造例
次に、図８ａ〜図９ｄを参照して第１の実施例のＳＲＡＭの製造方法の一例を説明する。
図８ａ〜図８ｄは、図５ａ〜図５ｄに示す構造の製造プロセス途中（ソース／ドレイン形成後、ゲート電極形成前）の構造を示す。図８ｂは図８ａのＡ−Ａ線に沿った断面図、図８ｃは図８ａのＢ−Ｂ線に沿った断面図、図８ｄは図８ａのＣ−Ｃ線に沿った断面図である。
図８ａ〜図８ｄの構造は以下のようにして形成することができる。
まず、シリコンなどの半導体基板１０１において、リソグラフィ技術により所定の領域を保護し、保護されない領域の半導体を選択的にエッチングして半導体からなる柱部１１０を削り出す。
次に、リソグラフィ技術により所定の領域を保護し、保護されない領域の半導体を選択的にエッチングして素子分離絶縁体となる領域の半導体を除去する。
次に、絶縁体を前記柱部より高い厚さとなるよう堆積し、次いで化学的機械的研磨（chemical mechanical polish: ＣＭＰ）技術によってこの絶縁体膜の表面を平坦化し、さらにこの絶縁体膜を選択的にエッチバックすることにより、素子分離絶縁体１０２を形成する。
次に、上方からＰ型不純物を垂直にイオン注入することでＮチャネルＭＩＳＦＥＴ領域にＰ型ウェルを形成する。このときＰチャネルＭＩＳＦＥＴ領域をリソグラフィ技術を用いて保護しておく。次に、上方からＮ型不純物を垂直にイオン注入することでＰチャネルＭＩＳＦＥＴ領域にＮ型ウェルを形成する。このときＮチャネルＭＩＳＦＥＴ領域をリソグラフィ技術を用いて保護しておく。なお、Ｎ型ウェルとＰ型ウェルを形成する順番は逆でもよい。また、これらのウェルの形成は、前述の柱部１１０を削り出す前、あるいは素子分離絶縁体１０２を形成する前に行ってもよい。
次に、上方からＮ型不純物を垂直にイオン注入することでＮチャネルＭＩＳＦＥＴの上側と下側のソース／ドレイン１１２、１１３を形成する。このときＰチャネルＭＩＳＦＥＴ領域をリソグラフィ技術を用いて保護しておく。次に、上方からＰ型不純物を垂直にイオン注入することでＰチャネルＭＩＳＦＥＴの上側と下側のソース／ドレイン１１２、１１３を形成する。このときＮチャネルＭＩＳＦＥＴ領域をリソグラフィ技術を用いて保護しておく。なお、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのソース／ドレインを形成する順番は逆でもよい。
以上の工程を経て図８ａ〜図８ｄに示す構造を得ることができる。
上記の方法によれば、ＭＩＳＦＥＴの上側および下側ソース／ドレインを同時に形成することができる。さらにＭＩＳＦＥＴの柱部のチャネル形成領域と半導体基板とが下側ソース／ドレインによって分離されず連結されている構造（図８ｂ）を容易に形成できる。
続いて、図９ａ〜図９ｄに示す構造を以下のようにして形成する。
図９ｂは図９ａのＡ−Ａ線に沿った断面図、図９ｃは図９ａのＢ−Ｂ線に沿った断面図、図９ｄは図９ａのＣ−Ｃ線に沿った断面図である。
まず、絶縁体を前記柱部より高い厚さとなるよう堆積し、ＣＭＰ技術によってこの絶縁膜の表面を平坦化し、さらにこの絶縁膜を選択的にエッチバックすることにより、後に形成されるゲート電極１１１の下端と同じ高さを有し、柱部の存在しない領域全面を覆う第１の絶縁体膜１３１を形成する。
次に、柱部の表面を覆うように熱酸化またはＣＶＤによってゲート絶縁膜を形成する。
次に、ゲート電極となる金属を柱部より高い厚さとなるよう堆積し、ＣＭＰ技術によってこの金属膜の表面を平坦化し、さらにこの金属膜を選択的にエッチバックすることにより、柱部１１０の上側ソース／ドレイン１１３を露出させる。結果、柱部の上側ソース／ドレイン付近までの高さを有し、柱部の存在しない領域全面を覆う金属膜を形成する。次に、リソグラフィ技術により所定の領域を保護し、保護されない領域の前記金属膜を選択的にエッチングしてゲート電極１１１を形成する。
以上の工程を経て図９ａ〜図９ｄに示す構造を得ることができる。
次に、絶縁体を柱部１１０より高い厚さとなるよう堆積し、ＣＭＰ技術によってこの絶縁膜の表面を平坦化することで全面を覆う第２の絶縁膜を形成する。
次に、リソグラフィ技術により所定の領域を保護し、保護されない領域の絶縁膜を選択的にエッチングして局所配線を形成するための溝を形成する。次に、この溝を充填するように導体を堆積し、ＣＭＰ技術によってこの導体膜の表面を平坦化することで、この溝に導体が埋め込まれてなる局所配線Ｌ１、Ｌ２を形成する。局所配線の材料としては、外部配線ほどの低抵抗は要求されないため、通常の接続プラグに利用されているタングステンなどの高融点金属を使用することができる。例えば、窒化チタンなどの薄いバリア膜を溝内に形成し、このバリア膜上にタングステンを積層して形成することができる。
次に、全面に第３の絶縁膜を形成する。結果、第１の絶縁膜１３１、第２の絶縁膜および第３の絶縁膜からなる層間絶縁膜１３０が得られる。
以上のプロセスを経て図５ａ〜図５ｄに示す構造を得ることができる。
第２の実施例
図１０ａ〜図１１ｄを参照して、本発明によるＳＲＡＭの第２の実施例を説明する。
本例のＳＲＡＭは、絶縁体とこの絶縁体上の半導体層を有する基板上に設けられている。本例では、このような基板の典型例として、シリコン・オン・インシュレータ（silicon on insulator: ＳＯＩ）基板を用いているが、絶縁体上の半導体層はＳｉＧｅやＧｅ等の他の半導体膜であってもよい。図中において、符号１０１は、ＳＯＩ基板を示し、このＳＯＩ基板は、支持層、埋め込み絶縁層（buried oxide: ＢＯＸ）及び半導体層から構成されている。ＢＯＸ層上の半導体層が加工され、各トランジスタの基体部１０１ａと柱部１１０が形成される。
本例のＳＲＡＭは、図５ａ〜図５ｄに示す第１の実施例と比べて、基板が異なっている点に加えて、以下の点で異なっている。
第１の実施例では、第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部が一体であり、第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部が一体であるが、本例では、第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成されて第１の蓄積ノードに属する基体部１０１ａをなし、第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成されて第２の蓄積ノードに属する基体部１０１ａをなしている。
すなわち、第１のアクセストランジスタの下側ソース／ドレインと第１の駆動トランジスタの下側ソース／ドレインを構成するＮ型領域が、第１の負荷トランジスタの下側ソース／ドレインを構成するＰ型領域と直接接触し、第２のアクセストランジスタの下側ソース／ドレインと第２の駆動トランジスタの下側ソース／ドレインを構成するＮ型領域が、第２の負荷トランジスタの下側ソース／ドレインを構成するＰ型領域と直接接触している。
このような構造としても、これらの基体部を構成する半導体膜の下の全体が絶縁体であるため短絡の心配はない。
このような本例の構造において、ＮチャネルＭＩＳＦＥＴ（Ａｃｃ−１、Ａｃｃ−２、Ｄｒｖ−１、Ｄｒｖ−２）の下側ソース／ドレイン（基体部のＮ型領域）とＰチャネルＭＩＳＦＥＴ（Ｌｏａｄ−１、Ｌｏａｄ−２）の下側ソース／ドレイン（基体部のＰ型領域）とは、通常の場合直接接触させるだけでは必ずしも短絡されない。よって局所配線は、ＮチャネルＭＩＳＦＥＴの下側ソース／ドレイン領域とＰチャネルＭＩＳＦＥＴの下側ソース／ドレイン領域の境界をまたぐように形成され、これらを短絡する働きをさせている。
以上の説明においては下側ソース／ドレインが不純物をドープした半導体からなる例を示したが、下側ソース／ドレインは他の導電材料から形成することもできる。例えば、この導電材料として金属含有導電材料を用いて、ソース／ドレインの前記半導体層の上層部に金属含有導電層を形成してもよいし、ソース／ドレインの全体を構成してもよい。金属含有導電材料には、金属シリサイド等の金属化合物を用いることができ、また、金属であってもよい。ただし、良好なトランジスタ特性を得るために、ソース／ドレインを金属または金属含有導電材料により形成する場合においては、その仕事関数がＮ型トランジスタにおいて半導体の伝導帯下端近傍、Ｐ型トランジスタにおいては半導体の価電子帯上端近傍となる材料を選択することが望ましい。
例えば、不純物をドープした半導体領域上に金属シリサイドが選択的に形成された、いわゆるサリサイド構造としてもよい。このような場合は、ＮチャネルＭＩＳＦＥＴの下側ソース／ドレインとＰチャネルＭＩＳＦＥＴの下側ソース／ドレインは直接連結するだけで短絡されるため、局所配線をＮチャネルＭＩＳＦＥＴの下側ソース／ドレインとＰチャネルＭＩＳＦＥＴの下側ソース／ドレインをまたぐように形成する必要はない。
サリサイド構造は、従来の平面ＭＩＳＦＥＴにおけるサリサイド方法を適用して、例えば以下のようにして形成できる。すなわち、図１１ａ〜図１１ｄの構造を得た後、絶縁膜の気相成長と異方性エッチングにより柱部１１０の側面を絶縁性保護膜で覆う。次に、Ｎｉなどの金属を堆積し、次いで加熱を行って、この金属に接する半導体部（金属堆積前に露出していたソース／ドレイン部）を自己整合的にシリサイド化する。次に、半導体部に接触していない未反応の金属を薬液によるエッチングで除去する。これにより、金属堆積前に露出していたソース／ドレイン部にのみＮｉシリサイド等からなるシリサイド層が自己整合的に形成される。結果、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのソース／ドレインの表面に、基体部のＰ型領域とＮ型領域の境界をまたがるシリサイド層が形成され、Ｐ型領域とＮ型領域が短絡する。次に、前記の絶縁性保護膜を適宜除去する。なお、このサリサイド工程において、半導体部にイオン注入して形成されたソース／ドレインの全体をシリサイド化して、金属シリサイドからなるソース／ドレインを形成してもよい。このとき、事前にイオン注入されたＮ型およびＰ型の不純物は、ソース／ドレインの金属シリサイドの実効的な仕事関数をＮチャネルＭＩＳＦＥＴおよびＰチャネルＭＩＳＦＥＴに対してそれぞれ好適になるように調整する働きをする。
局所配線をＮチャネルＭＩＳＦＥＴの下側ソース／ドレイン領域とＰチャネルＭＩＳＦＥＴの下側ソース／ドレイン領域をまたぐように形成する場合は、不純物を導入した半導体領域を下側ソース／ドレインとして使用でき、この下側ソース／ドレインは、上側ソース／ドレインと同時に形成でき、且つ、サリサイド構造の形成等の追加の工程が不要であるという利点がある。
本実施例のＳＲＡＭは、第１の実施例と異なる上記構造の形成プロセスを除いて、前述の第１の実施例の構造の製造方法に従って製造することができる。
図１１ａ〜図１１ｄは、本実施例の構造の製造方法の説明図であり、それぞれ、第１の実施例の構造の製造方法の説明図である図８ａ〜図８ｄと対応する。
本例の構造の製造方法においては、図１１ａに示すように、ＢＯＸ層上の半導体層を加工して、その平面形状が略正方形の半導体領域をセル内に二つ形成する。これらの半導体領域間には素子分離絶縁体１０２を形成する。素子分離絶縁体１０２をこの時点で形成せずに、後に層間絶縁膜１３０を形成する工程において、層間絶縁膜１３０を、素子分離絶縁体１０２に相当する領域に埋め込むように形成してもよい。セル内の一方の半導体領域は、第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの一体に形成された基体部を構成し、他方の半導体領域は、第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの一体に形成された基体部を構成する。このような単純なパターンとすることにより、ＳＯＩ基板の半導体層の加工を精度よく、容易に実施することができる。また、基体部の面積が増すことで蓄積ノードの電気的容量が増し、ＳＲＡＭの動作を擾乱に対して安定化することができる。
第２の実施例の変形例
第２の実施例において、基体部１０１ａの平面形状（下側ソース／ドレイン１１２の平面領域における輪郭に相当）を適宜変更することで、セルの面積を縮小することが可能である。その例を図１２ａ及び図１２ｂに示す。これらの例では、図１０ａにおける基体部１０１ａの正方形の４つの頂点のうち、いずれのトランジスタの柱部も近接配置されてない頂点の近傍を後退させ、その後退させた側に凹部と凸部を有する形状としている。そして一対の基体部の一方の凸部を他方の凹部に互いに対向させることにより、第１のアクセストランジスタと第２の負荷トランジスタとの距離、および第２のアクセストランジスタと第１の負荷トランジスタとの距離を短くしている。これにより単位セルの横幅は略８Ｆから７Ｆに短縮され、セル面積は３２Ｆ２から２８Ｆ２に縮小される。このような効果を実現し得る基体部の形状は、図１２ａと図１２ｂに示す以外にも、種々の形状から適宜選択できる。
局所配線の形状もまた適宜選択ができ、特に基板が絶縁体上半導体基板である場合においては自由度が大きい。図１２ａと図１２ｂには、図５ａ〜図５ｄあるいは図１０ａ〜図１０ｄに示すものとは異なる局所配線の形状例を示す。なお、図１２ｂに示すように局所配線の寸法を小さくするに従って、局所配線をＮチャネルＭＩＳＦＥＴのソース／ドレインとＰチャネルＭＩＳＦＥＴの下側ソース／ドレインをまたぐように形成し、十分に導通することが難しくなる。このような場合は、これらの下側ソース／ドレインを金属で形成するか、もしくはサリサイド構造とすることが望ましい。
第３の実施例
本実施例以降の実施例においては、第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成され、第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成されている。ＮチャネルＭＩＳＦＥＴの下側ソース／ドレイン（基体部のＮ型領域）とＰチャネルＭＩＳＦＥＴの下側ソース／ドレイン（基体部のＰ型領域）とが直接連結された場合（一体に形成された半導体部に両トランジスタの下側ソース／ドレインが互いに接するように形成された場合）、ソース／ドレインをサリサイド構造にしたり、金属含有導電材料で形成したりするなどによって、両ソース／ドレイン間が自動的に短絡される構造を有している。これにより、局所配線に対する制約が減り、容易にセル面積の縮小を図ることができる。
図１３ａ〜図１５ｂを参照して第３の実施例を説明する。
本実施例は、第２の実施例と同様に、絶縁体とこの絶縁体上の半導体層を有する基板上にＳＲＡＭが設けられているが、実施例２よりさらにセル面積を最小化できる。
本実施例の構造は、図１３ａに示すように、第１及び第２の実施例とは構成要素の平面的配置が異なっている。第１のアクセストランジスタの柱部と第１の駆動トランジスタの柱部と第１の負荷トランジスタの柱部が直線に配置され、且つ、第２のアクセストランジスタの柱部と第２の駆動トランジスタの柱部と第２の負荷トランジスタの柱部が直線に配置されている。
第１の局所配線Ｌ１は、ゲート電極１１１上の当該ゲート電極を共有する二つのトランジスタ（Ｄｒｖ−２とＬｏａｄ−２）の柱部の間と、基体部１０１ａ上の当該基体部を共有する二つのトランジスタ（Ｄｒｖ−１とＡｃｃ−１）の柱部の間とを連結している。第２の局所配線Ｌ２は、ゲート電極１１１上の当該ゲート電極を共有する二つのトランジスタ（Ｄｒｖ−１とＬｏａｄ−１）の柱部の間と、基体部１０１ａ上の当該基体部を共有する二つのトランジスタ（Ｄｒｖ−２とＡｃｃ−２）の柱部の間とを連結している。対称性の点から、局所配線Ｌ１、Ｌ２は、柱部間の中間点同士を連結することが好ましい。
これに加えて、本実施例の構造は、第１及び第２の実施例とは局所配線の断面構造が異なっている。
図１４ｃに、図１３ａのＡ−Ａ線に沿った断面図を示す。各局所配線は、一方のインバータを構成する駆動トランジスタ及び負荷トランジスタに共通の一体に形成されたゲート電極と、他方のインバータを構成するトランジスタの下側ソース／ドレインを含むソース／ドレイン領域ＳＤ１（１１２）を短絡する。このゲート電極の直下には他のソース／ドレイン領域ＳＤ２（１１２）が配置されているが、この局所配線はソース／ドレイン領域ＳＤ２とは短絡していない。これにより、第１の蓄積ノードと第２の蓄積ノードが短絡することなく、二組のゲートとソース／ドレインとの接続を行うことができる。図１３ａにおける矢印は、局所配線がゲート電極とは接続されるが、このゲート電極直下の基体部（ソース／ドレイン領域）とは絶縁されるべき箇所を示している。
このような局所配線の構造を形成するためには、局所配線用の溝の形成を２段階に分けて実施すればよい。すなわち、まず、図１４ａに示すように、第１のリソグラフィとエッチングの工程によって、層間絶縁膜１３０中にゲート電極１１１には達するが、ソース／ドレイン１１２には達しない広い溝を形成する。続いて、図１４ｂに示すように、第２のリソグラフィとエッチングの工程によって、接続すべきソース／ドレイン領域にのみ達する狭い溝を形成する。続いて、このように形成された溝中に導体を埋め込むことで局所配線を形成する。あるいは、これとは逆に、まず狭い溝を形成し、続いて広い溝を形成することも可能である。すなわち、図１４ｄに示すように、第１のリソグラフィとエッチングの工程によって、接続すべきソース／ドレイン領域１１２にのみ達する狭い溝を形成する。続いて、この狭い溝の中に有機膜を埋め込む。続いて、第２のリソグラフィとエッチングの工程によって、層間絶縁膜１３０および前記の有機膜中にゲート電極１１１には達するが、ソース／ドレイン１１２には達しない広い溝を形成する。続いて、前記の有機膜を酸素プラズマ処理などにより除去して、図１４ｂの状態を得る。この溝中に導体を埋め込むことで局所配線を形成する。以上の工程においては、通常のＬＳＩ用ダマシン配線形成手法を援用することができる。
図１５ａ及び図１５ｂは、図１３ａに示すＳＲＡＭセルがマトリクス状に複数配置された一例を示す。図１５ａでは電源線Ｖｄｄとワード線Ｗｏｒｄ、図１５ｂでは第１のビット線ＢＬ１と第２のビット線ＢＬ２、グランド線Ｇｎｄが示されている。四角い破線で囲まれる領域が単位セルである。
本実施例における単位セルの配置は、第１のアクセストランジスタの柱部と第１の駆動トランジスタの柱部と第１の負荷トランジスタの柱部の配列方向（図中の横方向）には、単位セルの境界線（図中の縦の波線）を中心とする鏡像対称となるように配置している。これにより、ワード線とアクセストランジスタのゲートとの接続部を隣接セル間で共有でき、集積度を高めることができる。本例では、アクセストランジスタのゲート電極が隣接セル間で一体に形成されている。これらの図では、第１のアクセストランジスタの柱部と第２の負荷トランジスタの柱部の配列方向（図中の縦方向）における単位セルの配置は、単位セルの境界線（図中の横の波線）を中心とする鏡像対象となる配置例が示されているが、この縦方向には並進対象となるように単位セルを並べても差し支えない。
本実施例によれば、セルの横幅は略６Ｆ、縦幅は略４Ｆであり、面積２４Ｆ２の極めて微細なＳＲＡＭセルが実現できる。
さらに、本実施例においては、各トランジスタの柱部は、複数のセルにわたって縦横方向に等間隔に配置することができる。また、ゲート電極と局所配線を単純な長方形とすることができる。さらに横方向の配線（ワード線、電源線）及び縦方向の配線（グランド線、第１及び第２のビット線）をそれぞれ等間隔に並べることができる。このように平面配置の規則性が高いため、高密度でありながら、加工を精度よく容易に実施できる。
図１３ａに示す長方形配置において、本発明による所望の効果が得られる範囲で、局所配線の収容を容易にする観点から、図１３ｂに示すように、第１及び第２のアクセストランジスタの柱部を移動し、第１及び第２のアクセストランジスタの柱部と第１及び第２の駆動トランジスタの柱部との間隔を広げた配置としてもよい。その際、局所配線は斜めに配置してもよい。
なお、本明細書においてトランジスタの間隔とは、基体部表面位置の基板平面（基板の表面と平行な平面）における柱部の重心どうしの距離を意味する。
第４の実施例
図１６〜図１９ｂを参照して第４の実施例を説明する。
本例のＳＲＡＭは、絶縁体とこの絶縁体上の半導体層を有する基板上に設けられている。図１６に示されるように、第１及び第２のアクセストランジスタがセル中央付近に配置されている。本実施例によれば、セルの横幅は略７Ｆ、縦幅は略４Ｆであり、面積２８Ｆ２のＳＲＡＭセルが実現できる。
Ｌｏａｄ−１とＤｒｖ−１、Ａｃｃ−１が共有する基体部１０１ａは、Ａｃｃ−１の柱部側からＬｏａｄ−２とＤｒｖ−２が共有するゲート電極へ向かう方向へ延在する延在部を有し、第１の局所配線Ｌ１は、この延在部と、Ｌｏａｄ−２とＤｒｖ−２の柱部間のゲート電極上とを連結している。Ｌｏａｄ−２とＤｒｖ−２、Ａｃｃ−２が共有する基体部１０１ａは、Ａｃｃ−２の柱部側からＬｏａｄ−１とＤｒｖ−１が共有するゲート電極へ向かう方向へ延在する延在部を有し、第２の局所配線Ｌ２は、この延在部と、Ｌｏａｄ−１とＤｒｖ−１の柱部間のゲート電極上とを連結している。対称性の点から、局所配線Ｌ１、Ｌ２は、延在部と、その柱部間の中間点とを連結することが好ましい。
図１７ａ及び図１７ｂ並びに図１７ａ及び図１７ｂは、図１６に示すＳＲＡＭセルがマトリクス状に複数配置された例を示す。図１７ａでは電源線Ｖｄｄとワード線Ｗｏｒｄ、図１７ｂではグランド線Ｇｎｄと第１のビット線ＢＬ１と第２のビット線ＢＬ２が示されている。図１８ａでは第１のビット線ＢＬ１と第２のビット線ＢＬ２図１８ｂでは電源線Ｖｄｄとワード線Ｗｏｒｄ、グランド線Ｇｎｄが示されている。
図１７ａ及び図１７ｂではワード線が、第１の駆動トランジスタの柱部と第１のアクセストランジスタの柱部の配列方向（図中の横方向）に走り、ビット線が、第１の駆動トランジスタの柱部と第１の負荷トランジスタの柱部の配列方向（図中の縦方向）に走るが、図１８ａ及び図１８ｂでは逆にビット線が横方向、ワード線が縦方向に走る。このように、本実施例においては、ワード線とビット線が走る方向を適宜選択できるという特徴がある。他の実施例においても、ワード線とビット線が走る向きを変更することは不可能ではない。しかしながら、配置上の制約より、他の実施例においてはワード線とビット線の走る方向を替えると複雑な配線の引き回しが必要となる。
本実施例において、ワード線を縦方向に走らせる場合は、アクセストランジスタのゲート電極の平面形状を図１８ｂに示す形状に代えて、図１９ａに示すように縦方向に連続したパターンとしてもよい。ただし、図１９ａに示す場合はセルの縦方向の配置を鏡像対称となるように行う。また、図１９ｂに示すようにセル内でゲート電極を分断して、これを上方のワード線によって連結する構造としてもよい。
第５の実施例
図２０、図２１ａ、図２１ｂを参照して第５の実施例を説明する。
本例のＳＲＡＭは、絶縁体とこの絶縁体上の半導体層を有する基板上に設けられている。図２０に示されるように、第１のアクセストランジスタの柱部と第１の駆動トランジスタの柱部と第１の負荷トランジスタの柱部が直線に配置（第１の配置）され、且つ、第２のアクセストランジスタの柱部と第２の駆動トランジスタの柱部と第２の負荷トランジスタの柱部が直線に配置（第２の配置）されている。第１のアクセストランジスタの柱部および第２のアクセストランジスタの柱部は、それぞれ、第１の配置および第２の配置の端部に位置している。第１及び第２のアクセストランジスタのこれらの柱部は、セル内および複数のセルにわたって、第１の配置及び第２の配置の配列方向に垂直な方向に沿って配置されている。
本実施例によれば、セルの横幅は略４Ｆ、縦幅は略８Ｆであり、面積３２Ｆ２のＳＲＡＭセルが実現できる。
図２１ａ及び図２１ｂは、図２０に示すＳＲＡＭセルがマトリクス状に複数配置された一例を示す。図２１ａでは電源線Ｖｄｄ、グランド線Ｇｎｄ、ワード線Ｗｏｒｄ、図２１ｂでは第１のビット線ＢＬ１と第２のビット線ＢＬ２が示されている。横方向のセルの並べ方は単位セルの境界線を中心とする鏡像対称、縦方向のセルの並べ方は並進対称となる配置としているが、縦方向、横方向ともに鏡像対称でも並進対称でも差し支えない。
第６の実施例
図２２を参照して第６の実施例を説明する。
本例は第５の実施例の変形例であり、互いに接続すべきゲート電極と基体部とを横方向（第１の配置及び第２の配置の配列方向に垂直な方向）に対向するように突出させている。そして、これら二組の突出部間をそれぞれ局所配線Ｌ１、Ｌ２で接続している。電源線Ｖｄｄ、グランド線Ｇｎｄ、第１および第２のビット線ＢＬ１、ＢＬ２、ワード線Ｗｏｒｄの配置と接続は第５の実施例と同様である。
本実施例によれば、セルの横幅は略５Ｆ、縦幅は略６Ｆであり、面積３０Ｆ２のＳＲＡＭセルが実現できる。
第４、第５及び第６の実施例は、アクセストランジスタのゲート電極を複数のセルに渡って連続に形成できるという特徴を有する。これによりアクセストランジスタのゲート電極そのものをワード線配線と兼用し、別途ワード線配線を上方に設けることを省略することが可能である。あるいは、上方のワード線配線を省略しないが、ワード線配線とアクセストランジスタのゲート電極とのコンタクトを各セルごとではなく、複数セルごとに設けることで、コンタクト数を減らすことが可能である。
以上に説明した各実施例において、セルの各寸法は以下のような制約を課して決定している。基体部、ゲート、局所配線、トランジスタなどセルを構成する各要素の基板平面における寸法（基板上方から見た場合の寸法）は最小で略Ｆ以上とする。基体部どうし、ゲートどうし、局所配線どうし、トランジスタどうしの基板平面における間隔は最小でも略Ｆ以上とする。要素どうしの電気的接続をとるためには略Ｆ以上の重なりを設ける。このような制約を満足したセル構造により、実際に最小線幅Ｆの能力を有する製造装置を用いてセルを製造することが可能となる。
上述の実施例においてはすべて、第１の相補型インバータの構成要素である第１の駆動トランジスタと第１の負荷トランジスタのゲート電極は一体に形成され、第２の相補型インバータの構成要素である第２の駆動トランジスタと第２の負荷トランジスタのゲート電極は一体に形成されている。このように短絡されるべきゲート電極を一体にすることで高密度化を図ることができる。一方、セル内の２個のアクセストランジスタのゲート電極は、最終的には互いに短絡されなければならないものの、必ずしも一体に形成していない。その理由は、アクセストランジスタのゲート電極は原則として外部配線であるワード線と接続されるから、一体としなくてもワード線を介して短絡することが可能なためである。
以上の説明において、各トランジスタの柱部の基板平面に沿った断面形状は円形として図示しているが、これは楕円形、方形など、適宜変更してもよい。
第３の実施例以降の図面においてＮチャネルＭＩＳＦＥＴのソース／ドレインとＰチャネルＭＩＳＦＥＴのソース／ドレインとの境界を明示していないが、各トランジスタがＮチャネルかＰチャネルかの選択に応じて、異なる型のトランジスタの間には前記した境界が存在することとなる。
例えば第１の実施例のように基体部がバルク半導体基板上に形成される場合は、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴの位置関係に制約がある。なぜならＮチャネルＭＩＳＦＥＴの基体部とＰチャネルＭＩＳＦＥＴの基体部の絶縁をウェルによって行うが、ウェルは外部から一定電位を与えられるように、セルを並べたときに連続したパターンとなる必要があるためである。第１の実施例では図７ａ、図７ｂにおいて、ＮウェルとＰウェルは上下に連続した帯状の領域を占め、並んだセルの外周部においてウェル電位を与えることが可能なようになっている。このようなバルク半導体基板上に基体部が形成される場合に対して、例えば第２の実施例のように基体部が絶縁体上に形成される場合は、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴの位置関係の自由度が高まる。すなわち、駆動トランジスタと負荷トランジスタの位置を適宜入れ替えることができる。また、第１及び第２のアクセストランジスタをＰチャネルＭＩＳＦＥＴとする場合、対応して駆動トランジスタと負荷トランジスタの位置を入れ替える必要は必ずしもない。ただし、配置によっては局所配線をＮチャネルＭＩＳＦＥＴの下側ソース／ドレインとＰチャネルＭＩＳＦＥＴの下側ソース／ドレインをまたぐように形成することが難しくなる。このような場合は、これらの下側ソース／ドレインを金属で形成するか、もしくはサリサイド構造とすることが望ましい。
なお、駆動トランジスタと負荷トランジスタの位置を入れ替えた場合、それに連動してトランジスタ上方のＶｄｄとＧｎｄの配線を変更する必要がある。例えば、図１３ａにおいて第１の駆動トランジスタと第１の負荷トランジスタの位置を入れ替え、かつ第２の駆動トランジスタと第２の負荷トランジスタの位置を入れ替える場合は、図１５ａ及び図１５ｂにおいてＶｄｄとＧｎｄを入れ替えればよい。
図７ａ、図７ｂ、図１５ａ、図１５ｂ、図１７ａ、図１７ｂ、図１８ａ、図１８ｂ、図２１ａ、図２１ｂにおいて、横方向に走る配線と縦方向に走る配線とは、互いが短絡しないよう別層に別工程で形成する必要があることは当然である。それに加えて、横方向に走る配線どうし、あるいは縦方向に走る配線どうしを適宜別工程で形成してもよい。例えば、図７ａにおいて、グランド線Ｇｎｄとワード線Ｗｏｒｄとを別工程で形成してもよい。これにより、別工程で形成した配線どうしを、リソグラフィ技術の解像度によって制限される最小ピッチに比べて近接して配置することが可能となり、配線の密度を高めることができる。
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００８年４月１６日に出願された日本出願特願２００８−１０７０１０を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (29)

  1. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と、第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの基体部とが一体に連結された第１の連結基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結され、この連結方向に延長する第１のゲート延長部を有する第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と、第２の駆動トランジスタ及び第２の負荷トランジスタの一方のトランジスタの基体部とが一体に連結された第２の連結基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結され、この連結方向に延長する第２のゲート延長部を有する第２の連結ゲート電極、
    第２のゲート延長部と、第１の駆動トランジスタ及び第１の負荷トランジスタの他方のトランジスタの基体部と、第１の連結基体部とを連結する第１の局所配線、及び
    第１のゲート延長部と、第２の駆動トランジスタ及び第２の負荷トランジスタの他方のトランジスタの基体部と、第２の連結基体部とを連結する第２の局所配線を有する、半導体記憶装置。
  2. 第１の局所配線は、第２のゲート延長部と、第１の連結基体部上の当該第１の連結基体部を共有する二つのトランジスタの柱部の間とを連結し、
    第２の局所配線は、第１のゲート延長部と、第２の連結基体部上の当該第２の連結基体部を共有する二つのトランジスタの柱部の間とを連結し、
    第１の局所配線と第２の局所配線は互いに対称に配置されている、請求項１に記載の半導体記憶装置。
  3. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
    第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
    第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有し、
    第１の連結ゲート電極は、その連結方向に延長する第１のゲート延長部を有し、
    第２の連結ゲート電極は、その連結方向に延長する第２のゲート延長部を有し、
    第１の局所配線は、第２のゲート延長部と第１の一体化基体部とを連結し、
    第２の局所配線は、第１のゲート延長部と第２の一体化基体部とを連結する、半導体記憶装置。
  4. 第１の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第１のアクセストランジスタの柱部と、第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、
    第２の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第２のアクセストランジスタの柱部と、第２の駆動トランジスタ及び第２の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、
    第１の局所配線は、第１の一体化基体部上に、その第１導電型半導体領域と第２導電型半導体領域の境界を跨ぐように設けられ、
    第２の局所配線は、第２の一体化基体部上に、その第１導電型半導体領域と第２導電型半導体領域の境界を跨ぐように設けられている、請求項３に記載の半導体記憶装置。
  5. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
    第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
    第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有し、
    第１の一体化基体部は、第１のアクセストランジスタの柱部側から第２の連結ゲート電極へ向かう方向へ延在する第１の基体延在部を有し、
    第１の局所配線は、この第１の基体延在部と、第２の連結ゲート電極上の当該第２の連結ゲート電極を共有する二つのトランジスタの柱部の間とを連結し
    第２の一体化基体部は、第２のアクセストランジスタの柱部側から第１の連結ゲート電極へ向かう方向へ延在する第２の基体延在部を有し、
    第２の局所配線は、この第２の基体延在部と、第１の連結ゲート電極上の当該第１の連結ゲート電極を共有する二つのトランジスタの柱部の間とを連結している、半導体記憶装置。
  6. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１及び第２の配置において、それぞれ三つの柱部はＬ字に配置されている、半導体記憶装置。
  7. 第１及び第２の配置において、それぞれ三つの柱部はＬ字に配置されている、請求項１又は２に記載の半導体記憶装置。
  8. 第１及び第２の配置において、それぞれ三つの柱部はＬ字に配置されている、請求項３から５のいずれかに記載の半導体記憶装置。
  9. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
    第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
    第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有し、
    第１の局所配線は、第２の連結ゲート電極上の当該第２の連結ゲート電極を共有する二つのトランジスタの柱部の間と、第１の一体化基体部上の当該第１の一体化基体部を共有する二つのトランジスタの柱部の間とを連結し、
    第２の局所配線は、第１の連結ゲート電極上の当該第１の連結ゲート電極を共有する二つのトランジスタの柱部の間と、第２の一体化基体部上の当該第２の一体化基体部を共有する二つのトランジスタの柱部の間とを連結している、半導体記憶装置。
  10. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
    第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
    第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有し、
    第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部と、第２の駆動トランジスタの柱部及び第２の負荷トランジスタの柱部とが並列に配置され、
    第１の連結ゲート電極は、その連結方向に延長する第１のゲート延長部を有し、
    第２の連結ゲート電極は、第１のゲート延長部が延長する方向と反対の方向に沿って延長する第２のゲート延長部を有し、
    第２の一体化基体部は、第１のゲート延長部が延長する方向に沿って延長する基体延長部を有し、
    第２の局所配線は、この基体延長部と第１のゲート延長部とを連結し、
    第１の局所配線は、第１の一体化基体部上の第１のアクセストランジスタの柱部と第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの柱部との間の部分と、第２のゲート延長部とを連結する、半導体記憶装置。
  11. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
    第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
    第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有し、
    第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部と、第２の駆動トランジスタの柱部及び第２の負荷トランジスタの柱部とが並列に配置され、
    第１の連結ゲート電極は、第２の一体化基体部へ向かう方向に延在する第１のゲート延在部を有し、
    第２の連結ゲート電極は、第１の一体化基体部へ向かう方向に延在する第２のゲート延在部を有し、
    第１の一体化基体部は、第２の連結ゲート電極に向かう方向に延在する第１の基体延在部を有し、
    第２の一体化基体部は、第１の連結ゲート電極に向かう方向に延在する第２の基体延在部を有し、
    第１の局所配線は、第１の基体延在部と第２のゲート延在部とを連結し、
    第２の局所配線は、第２の基体延在部と第１のゲート延在部とを連結する、半導体記憶装置。
  12. 第１及び第２の配置において、それぞれ三つの柱部は直線に配置されている、請求項９から１１のいずれかに記載の半導体記憶装置。
  13. 第１の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第１のアクセストランジスタの柱部と、第１の駆動トランジスタ及び第１の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、第１導電型半導体領域と第２導電型半導体領域の境界を含む領域上に金属含有導電層が設けられ、
    第２の一体化基体部は、第１導電型半導体領域とこの第１導電型半導体領域に接合する第２導電型半導体領域を有し、第１導電型半導体領域には、第２のアクセストランジスタの柱部と、第２の駆動トランジスタ及び第２の負荷トランジスタの一方のトランジスタの柱部が設けられ、第２導電型半導体領域には他方のトランジスタの柱部が設けられ、第１導電型半導体領域と第２導電型半導体領域の境界を含む領域上に金属含有導電層が設けられている、請求項３〜５、８〜１２のいずれかに記載の半導体記憶装置。
  14. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
    第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
    第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有し、
    第１及び第２の一体化基体部が金属含有導電層からなる、半導体記憶装置。
  15. 第１及び第２の一体化基体部が金属含有導電層からなる、請求項３〜５、８〜１２のいずれかに記載の半導体記憶装置。
  16. 第１及び第２の配置において、それぞれ三つの柱部は等間隔に配置されている、請求項１から１５のいずれかに記載の半導体記憶装置。
  17. 第１の配置の二つの柱部および第２の配置の二つの柱部がそれぞれ長方形の各頂点に位置するように配置され、他の二つの柱部がそれぞれその長方形の各長辺上に配置されている、請求項１から１６のいずれかに記載の半導体記憶装置。
  18. 前記長方形の四辺に沿って六つの柱部が等間隔に配置されている、請求項１７に記載の半導体記憶装置。
  19. 第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、
    第１の方向および第２の方向のいずれか一方の方向または両方の方向に沿って、前記セルの複数にわたって、前記柱部が等間隔で配置されている、請求項１から１８のいずれかに記載の半導体記憶装置。
  20. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１のアクセストランジスタの基体部と第１の駆動トランジスタの基体部と第１の負荷トランジスタの基体部が一体に形成された第１の一体化基体部、
    第１の駆動トランジスタのゲート電極と第１の負荷トランジスタのゲート電極が一体に連結された第１の連結ゲート電極、
    第２のアクセストランジスタの基体部と第２の駆動トランジスタの基体部と第２の負荷トランジスタの基体部が一体に形成された第２の一体化基体部、
    第２の駆動トランジスタのゲート電極と第２の負荷トランジスタのゲート電極が一体に連結された第２の連結ゲート電極、
    第１の蓄積ノードが形成されるように、第２の連結ゲート電極と第１の一体化基体部とを連結する第１の局所配線、及び
    第２の蓄積ノードが形成されるように、第１の連結ゲート電極と第２の一体化基体部とを連結する第２の局所配線を有し、
    第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、前記セルは、第１の方向に沿って第２の方向のセル境界を軸として鏡像対称となるように配列され、
    前記の各セル内において、
    第１及び第２の配置のそれぞれにおいて三つの柱部は等間隔に直線に配置され、
    第１の配置の二つの柱部および第２の配置の二つの柱部がそれぞれ長方形の各頂点に位置するように配置され、他の二つの柱部がそれぞれその長方形の各長辺上に配置され、
    第１及び第２のアクセストランジスタの柱部がそれぞれその長方形の一方の対角線の各頂点に配置され、
    第１及び第２の局所配線は、埋め込み配線からなり、その平面形状が矩形であり、その長手方向の第２の方向に沿って前記セルの複数にわたって等間隔に配列されている、半導体記憶装置。
  21. 第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、前記セルは、第１の方向に沿って第２の方向のセル境界を軸として鏡像対称となるように配列され、
    前記の各セル内において、
    第１及び第２の配置のそれぞれにおいて三つの柱部は等間隔に直線に配置され、
    第１の配置の二つの柱部および第２の配置の二つの柱部がそれぞれ長方形の各頂点に位置するように配置され、他の二つの柱部がそれぞれその長方形の各長辺上に配置され、
    第１及び第２のアクセストランジスタの柱部がそれぞれその長方形の一方の対角線の各頂点に配置されている、請求項９に記載の半導体記憶装置。
  22. 第１及び第２の局所配線は、埋め込み配線からなり、その平面形状が矩形であり、その長手方向の第２の方向に沿って前記セルの複数にわたって等間隔に配列されている、請求項２１に記載の半導体記憶装置。
  23. 前記長方形の四辺に沿って六つの柱部が等間隔に配置されている、請求項２０から２２のいずれかに記載の半導体記憶装置。
  24. 第１の方向および第２の方向のいずれか一方の方向または両方の方向に沿って、前記セルの複数にわたって、前記柱部が等間隔で配置されている、請求項２０から２３いずれかに記載の半導体記憶装置。
  25. スタティックランダムアクセスメモリセルを複数備えた半導体記憶装置であって、
    前記の各セルは、第１及び第２のアクセストランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の負荷トランジスタを有し、
    前記の各トランジスタは、基体部表面から突出した半導体からなる柱部と、この基体部に設けられたソース及びドレインの一方となる下側導電領域と、この柱部の上部に設けられたソース及びドレインの他方となる上側導電領域と、この柱部の側面上に設けられたゲート電極と、このゲート電極とその柱部側面との間に介在するゲート絶縁膜を有し、
    前記の各セル内において、
    第１のアクセストランジスタ、第１の駆動トランジスタ及び第１の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第２の駆動トランジスタ及び第２の負荷トランジスタのゲート電極に電気的に接続されて第１の蓄積ノードを形成し、
    第２のアクセストランジスタ、第２の駆動トランジスタ及び第２の負荷トランジスタの下側導電領域は、互いに電気的に接続され、さらに第１の駆動トランジスタ及び第１の負荷トランジスタのゲート電極に電気的に接続されて第２の蓄積ノードを形成し、
    第１のアクセストランジスタの柱部、第１の駆動トランジスタの柱部及び第１の負荷トランジスタの柱部の第１の配置と、
    第２のアクセストランジスタの柱部、第２の駆動トランジスタの柱部および第２の負荷トランジスタの柱部の第２の配置とが互いに対称に配置され、
    第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、第１の方向および第２の方向のいずれか一方の方向に沿って、前記セルの複数にわたって、第１及び第２のアクセストランジスタのゲート電極が連続して一体に設けられている、半導体記憶装置。
  26. 第１の方向、及び第１の方向に垂直な第２の方向に沿って前記セルがマトリクス配置され、第１の方向および第２の方向のいずれか一方の方向に沿って、前記セルの複数にわたって、第１及び第２のアクセストランジスタのゲート電極が連続して一体に設けられている、請求項１０又は１１に記載の半導体記憶装置。
  27. 前記の各セル内において、
    第１及び第２の配置のそれぞれにおいて三つの柱部はＬ字に配置され、
    第１及び第２の駆動トランジスタ並びに第１及び第２の負荷トランジスタの柱部がそれぞれ長方形の各頂点に位置するように配置され、
    第１及び第２のアクセストランジスタの柱部がそれぞれその長方形の各長辺上に配置されている、請求項２５又は２６に記載の半導体記憶装置。
  28. 前記の各セル内において、
    第１及び第２の配置のそれぞれにおいて三つの柱部は直線に配置され、
    第１の配置の二つの柱部および第２の配置の二つの柱部がそれぞれ長方形の各頂点に位置するように配置され、他の二つの柱部がそれぞれその長方形の各長辺上に配置され、
    第１及び第２のアクセストランジスタの柱部がそれぞれその長方形の一方の短辺の各頂点に配置されている、請求項２５又は２６に記載の半導体記憶装置。
  29. 第１及び第２のビット線、グランド線ならびに電源線が、複数の前記セルの上方を跨るように設けられ、
    第１のアクセストランジスタの上側導電領域が前記第１のビット線と電気的に接続され、
    第２のアクセストランジスタの上側導電領域が前記第２のビット線と電気的に接続され、
    第１及び第２の駆動トランジスタの上側導電領域が前記グランド線に電気的に接続され、
    第１及び第２の負荷トランジスタの上側導電領域が前記電源線に電気的に接続されている、請求項１から２８のいずれかに記載の半導体記憶装置。
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