JP5861196B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5861196B2 JP5861196B2 JP2014261053A JP2014261053A JP5861196B2 JP 5861196 B2 JP5861196 B2 JP 5861196B2 JP 2014261053 A JP2014261053 A JP 2014261053A JP 2014261053 A JP2014261053 A JP 2014261053A JP 5861196 B2 JP5861196 B2 JP 5861196B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- length
- transistors
- gate
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000009792 diffusion process Methods 0.000 claims description 275
- 230000003068 static effect Effects 0.000 claims description 81
- 239000000758 substrate Substances 0.000 claims description 28
- 238000003860 storage Methods 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 245
- 238000004519 manufacturing process Methods 0.000 description 63
- 150000004767 nitrides Chemical class 0.000 description 26
- 238000010438 heat treatment Methods 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Images
Description
この発明は、半導体装置に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
スタティック型メモリセルにおいて、ドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の二倍とすることにより、動作安定性を確保することが知られている（非特許文献１）。
上記ＳＧＴでスタティック型メモリセルを構成しようとすると、動作安定性を確保するためにドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の二倍とすることを実現しようとすると、ゲート幅を２倍にしなければならないため、ドライバトランジスタを２本使用することとなる。すなわち、メモリセル面積の増大となってしまう。
また、ＳＧＴの製造方法は、柱状半導体層を形成後、ゲート導電膜を堆積し、平坦化し、エッチバックして所望の長さにすることが、提案されている（特許文献４）。この高集積かつ高性能で高い歩留まりを得るＳＧＴの製造方法によると、ＳＧＴの物理ゲート長は、ウェハ上の全てのトランジスタで一定となる。
また、スタティック型メモリセルの微細化が進むと、寸法縮小により、記憶ノードに接続されるＭＯＳトランジスタのゲート容量や、拡散層容量が減少し、このとき外部からスタティック型メモリセルに放射線が照射されると、半導体基板内で放射線の飛程に沿って、電子正孔対が発生し、その電子正孔対の少なくとも一方がドレインを形成する拡散層に流れ込みデータの反転が生じ、正しいデータの保持ができなくなるというソフトエラー現象が生じる。このソフトエラー現象は、メモリセルの微細化が進むほど、記憶ノードに接続されるＭＯＳトランジスタのゲート容量や、拡散層容量の減少が、放射線で発生する電子正孔対に比し顕著になるため、近年微細化の進んだスタティック型メモリセルにおいて重大な問題となっている。そこで、スタティック型メモリセルの記憶ノードにキャパシタを形成し、記憶ノードに十分な電荷量を確保することでソフトエラーを回避し、動作安定性を確保することが報告されている（特許文献５）。
H. Kawasaki, M. Khater, M. Guillorn, N. Fuller, J. Chang, S. Kanakasabapathy, L. Chang, R. Muralidhar, K. Babich, Q. Yang, J. Ott, D. Klaus, E. Kratschmer, E. Sikorski, R. Miller, R. Viswanathan, Y. Zhang, J. Silverman, Q. Ouyang, A. Yagishita, M. Takayanagi, W. Haensch, and K. Ishimaru, "Demonstration of Highly Scaled FinFET SRAM Cells with High- κ /Metal Gate and Investigation of Characteristic Variability for the 32 nm node and beyond", IEDM, pp.237-240, 2008.
そこで、ＳＧＴを用いた高集積で動作安定性を確保したスタティック型メモリセルを提供することを課題とすることを目的とする。
本発明に係る半導体記憶装置は、
６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタは、
メモリをアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第３及び第４のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタから構成され、
メモリをアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタのそれぞれは、第１の拡散層、柱状半導体層及び第２の拡散層が、前記柱状半導体層が前記第１の拡散層と前記第２の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタのそれぞれは、第３の拡散層、柱状半導体層及び第４の拡散層が、前記柱状半導体層が前記第３の拡散層と前記第４の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタのそれぞれは、第５の拡散層、柱状半導体層及び第６の拡散層が、前記柱状半導体層が前記第５の拡散層と前記第６の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第１の拡散層、第３の拡散層、第５の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さは、第１及び第２のＮＭＯＳのアクセストランジスタを形成する第１の拡散層の上端と第２の拡散層の下端の間の長さより短いことを特徴とする。
６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタは、
メモリをアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第３及び第４のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタから構成され、
メモリをアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタのそれぞれは、第１の拡散層、柱状半導体層及び第２の拡散層が、前記柱状半導体層が前記第１の拡散層と前記第２の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタのそれぞれは、第３の拡散層、柱状半導体層及び第４の拡散層が、前記柱状半導体層が前記第３の拡散層と前記第４の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタのそれぞれは、第５の拡散層、柱状半導体層及び第６の拡散層が、前記柱状半導体層が前記第５の拡散層と前記第６の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第１の拡散層、第３の拡散層、第５の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さは、第１及び第２のＮＭＯＳのアクセストランジスタを形成する第１の拡散層の上端と第２の拡散層の下端の間の長さより短いことを特徴とする。
また、本発明に係る半導体記憶装置は、
６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタは、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタから構成され、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタのそれぞれは、第１の拡散層、柱状半導体層及び第２の拡散層が、前記柱状半導体層が前記第１の拡散層と前記第２の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタのそれぞれは第３の拡散層、柱状半導体層及び第４の拡散層が、前記柱状半導体層が前記第３の拡散層と前記第４の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第１の拡散層、第３の拡散層、第５の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタのそれぞれは、第５の拡散層、柱状半導体層及び第６の拡散層が、前記柱状半導体層が前記第５の拡散層と前記第６の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さは、第１及び第２のＰＭＯＳのロードトランジスタを形成する第５の拡散層の上端と第６の拡散層の下端の間の長さより短いことを特徴とする半導体装置。
６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタは、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタから構成され、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタのそれぞれは、第１の拡散層、柱状半導体層及び第２の拡散層が、前記柱状半導体層が前記第１の拡散層と前記第２の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタのそれぞれは第３の拡散層、柱状半導体層及び第４の拡散層が、前記柱状半導体層が前記第３の拡散層と前記第４の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第１の拡散層、第３の拡散層、第５の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタのそれぞれは、第５の拡散層、柱状半導体層及び第６の拡散層が、前記柱状半導体層が前記第５の拡散層と前記第６の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さは、第１及び第２のＰＭＯＳのロードトランジスタを形成する第５の拡散層の上端と第６の拡散層の下端の間の長さより短いことを特徴とする半導体装置。
前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する第１の拡散層の上端と第２の拡散層の下端の間の長さは、第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さの１．３倍から３倍の範囲とすることが望ましい。
第１及び第２のＰＭＯＳのロードトランジスタを形成する第５の拡散層の上端と第６の拡散層の下端の間の長さは、第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さの１．３倍から３倍の範囲とすることが望ましい。
前記ゲートの下端から上端までの長さを、同じとすることもできる。
前記第３及び第４のＮＭＯＳのドライバトランジスタの第３の拡散層の上端は、前記第１及び第２のＮＭＯＳのアクセストランジスタの第１の拡散層の上端より高くすることもできる。
前記第３及び第４のＮＭＯＳのドライバトランジスタの第４の拡散層の下端は、前記第１及び第２のＮＭＯＳのアクセストランジスタの第２の拡散層の下端より低くすることもできる。
前記第３及び第４のＮＭＯＳのドライバトランジスタの第３の拡散層の上端は、前記第１及び第２のＮＭＯＳのアクセストランジスタの第１の拡散層の上端より高く、
前記第３及び第４のＮＭＯＳのドライバトランジスタの第４の拡散層の下端は、前記第１及び第２のＮＭＯＳのアクセストランジスタの第２の拡散層の下端より低くすることもできる。
前記第３及び第４のＮＭＯＳのドライバトランジスタの第４の拡散層の下端は、前記第１及び第２のＮＭＯＳのアクセストランジスタの第２の拡散層の下端より低くすることもできる。
前記第３及び第４のＮＭＯＳのドライバトランジスタそれぞれの第３の拡散層を形成した後に、前記第１及び第２のＮＭＯＳのアクセストランジスタそれぞれの第１の拡散層を形成することができる。
前記第３及び第４のＮＭＯＳのドライバトランジスタの第４の拡散層と、前記第１及び第２のＮＭＯＳのアクセストランジスタそれぞれの第２の拡散層は、イオン注入によって形成し、
前記第３及び第４のＮＭＯＳのドライバトランジスタそれぞれの第４の拡散層を形成するためのイオン注入のエネルギー量を、前記第１及び第２のＮＭＯＳのアクセストランジスタそれぞれの第２の拡散層を形成するためのイオン注入のエネルギー量より高くすることができる。
前記第３及び第４のＮＭＯＳのドライバトランジスタそれぞれの第４の拡散層を形成するためのイオン注入のエネルギー量を、前記第１及び第２のＮＭＯＳのアクセストランジスタそれぞれの第２の拡散層を形成するためのイオン注入のエネルギー量より高くすることができる。
前記第３及び第４のＮＭＯＳのドライバトランジスタの第４の拡散層にリンを含めることができる。
本発明によれば、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることができ、高集積で動作安定性を確保したスタティック型メモリセル及びその製造方法を提供することができる。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
図１に、本発明の第１の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。第３のＮＭＯＳドライバトランジスタ１０１は、第３の拡散層１１９、柱状半導体層１４９、第４の拡散層１０７を持つ。第３のＮＭＯＳドライバトランジスタ１０１の柱状半導体層１４９と第４の拡散層１０７の一部と第３の拡散層１１９の一部の側壁に、ゲート絶縁膜１１３を介してゲート１２５が形成されている。
第１のＮＭＯＳアクセストランジスタ１０３は、第１の拡散層１２１、柱状半導体層１５１、第２の拡散層１０９を持つ。第１のＮＭＯＳアクセストランジスタ１０３の柱状半導体層１５１と第２の拡散層１０９の一部と第１の拡散層１２１の一部の側壁に、ゲート絶縁膜１１５を介してゲート１２６が形成されている。
ゲート１２５は、第３のＮＭＯＳドライバトランジスタの近傍でゲート高さが低くなっており、物理ゲート長が、ゲート１２６より短い。第１のＮＭＯＳアクセストランジスタ１０３を形成する第１の拡散層１２１と第２の拡散層１０９の間の長さは、第３のＮＭＯＳドライバトランジスタ１０１を形成する第３の拡散層１１９と第４の拡散層１０７の間の長さの２倍である。これにより、ドライバトランジスタの電流駆動力は、面積の増加無しにアクセストランジスタの電流駆動力の二倍とすることができ、動作安定性を確保することができる。
第１のＰＭＯＳロードトランジスタ１０２は、第５の拡散層１２０、柱状半導体層１５０、第６の拡散層１０８を持つ。第１のＰＭＯＳロードトランジスタ１０２の柱状半導体層１５０と第５の拡散層１２０の一部と第６の拡散層１０８の一部の側壁に、ゲート絶縁膜１１４を介してゲート１２５が形成されている。
第３のＮＭＯＳドライバトランジスタ１０１と第１のＰＭＯＳロードトランジスタ１０２はゲート１２５で接続される。また、第３の拡散層１１９、第５の拡散層１２０、第１の拡散層１２１は、シリサイド（図面に不記載）で接続される。また、本図面では、第３の拡散層１１９、第５の拡散層１２０、第１の拡散層１２１をそれぞれ基板に対して電気的に絶縁するために、ＳＯＩ基板を用いているが、電気的絶縁ができればよく、たとえば、Ｓｉ基板を用いて、ＰＮ接合を形成し、ＰＮ接合の逆バイアス状態を用いて電気的絶縁を形成してもよい。
第４のＮＭＯＳドライバトランジスタ１０６は、第３の拡散層１２４、柱状半導体層、第４の拡散層１１２を持つ。第４のＮＭＯＳドライバトランジスタ１０６の柱状半導体層と第３の拡散層１２４の一部と第４の拡散層１１２の一部の側壁に、ゲート絶縁膜１１８を介してゲート１２８が形成されている。
第２のＮＭＯＳアクセストランジスタ１０４は、第１の拡散層１２２、柱状半導体層、第２の拡散層１１０を持つ。第２のＮＭＯＳアクセストランジスタ１０４の柱状半導体層と第１の拡散層１１２の一部と第２の拡散層１１０の一部の側壁に、ゲート絶縁膜１１６を介してゲート１２７が形成されている。図示されてはいないが、第２のＮＭＯＳアクセストランジスタ１０４を形成する第１の拡散層１２２と第２の拡散層１１０の間の長さは、第４のＮＭＯＳドライバトランジスタ１０６を形成する第３の拡散層１２４と第４の拡散層１１２の間の長さの２倍である。
第２のＰＭＯＳロードトランジスタ１０５は、第５の拡散層１２３、柱状半導体層、第６の拡散層１１１を持つ。第２のＰＭＯＳロードトランジスタ１０５の柱状半導体層と第５の拡散層１２３の一部と第６の拡散層１１１の一部の側壁に、ゲート絶縁膜１１７を介してゲート１２８が形成されている。第４のＮＭＯＳドライバトランジスタ１０６と第２のＰＭＯＳロードトランジスタ１０５はゲート１２８で接続される。また、第１の拡散層１２２、第５の拡散層１２３、第３の拡散層１２４は、シリサイド（図面に不記載）で接続される。
また、本図面では、第１の拡散層１２２、第５の拡散層１２３、第３の拡散層１２４をそれぞれ基板に対して電気的に絶縁するために、ＳＯＩ基板を用いているが、電気的絶縁ができればよく、たとえば、Ｓｉ基板を用いて、ＰＮ接合を形成し、ＰＮ接合の逆バイアス状態を用いて電気的絶縁を形成してもよい。
ゲート１２５上にコンタクト１３０が形成され、第１の拡散層１２２、第５の拡散層１２３上にはコンタクト１３７が形成される。コンタクト１３０と１３７は、金属１４２で接続される。また、ゲート１２８上にコンタクト１３９が形成され、第５の拡散層１２０、第１の拡散層１２１上にはコンタクト１３２が形成される。コンタクト１３９と１３２は、金属１４４で接続される。第６の拡散層１０８上にはコンタクト１３１が形成され、第６の拡散層１１１上にはコンタクト１３８が形成され、コンタクト１３１、１３８に金属１４３が接続され、電源が供給される。
第４の拡散層１０７上にはコンタクト１２９が形成され、金属１４１が形成され、電源が供給される。第４の拡散層１１２上にはコンタクト１４０が形成され、金属１４８が形成され、電源が供給される。第２の拡散層１０９上にはコンタクト１３３が形成され、金属１４５が形成され、ビットラインとなる。第２の拡散層１１０上にはコンタクト１３６が形成され、金属２１０が形成され、ビットラインとなる。ゲート１２６上にはコンタクト１３４が形成され、金属１４６が形成され、ワードラインとなる。ゲート１２７上にはコンタクト１３５が形成され、金属１４７が形成され、ワードラインとなる。
本発明の第２の実施形態に係るスタティック型メモリセルの平面図と断面図は、図１と同じである。同実施形態において、第３のＮＭＯＳのドライバトランジスタ１０１を形成する第３の拡散層１１９と第４の拡散層１０７の間の長さは、第１のＰＭＯＳのロードトランジスタ１０２を形成する第５の拡散層１２０と第６の拡散層１０８の間の長さより短い。ＳＲＡＭにおいて、ＰＭＯＳのロードトランジスタは、最小サイズで形成され、かつＰＭＯＳのロードトランジスタの電流駆動力が、ＮＭＯＳのアクセストランジスタの電流駆動力より小さくなるように形成される。すなわち、ＮＭＯＳのアクセストランジスタとＰＭＯＳのロードトランジスタのチャネル長は同じになるように形成される。従って、本発明において、ＮＭＯＳのドライバトランジスタ１０１のチャネル長は、ＰＭＯＳのドライバトランジスタ１０２のチャネル長より短くなる。
図２(ａ)（ｂ）に、本発明の第３及び第４の実施形態に係るスタティック型メモリセルの断面図を示す。図２（ａ）では、第１のＮＭＯＳのアクセストランジスタ１０３を形成する第１の拡散層１２１の上端と第２の拡散層１０９の下端の間の長さは、第３のＮＭＯＳのドライバトランジスタ１０１を形成する第３の拡散層１１９の上端と第４の拡散層１０７の下端の間の長さの１．３倍とされている。図２（ｂ）では、第１のＮＭＯＳのアクセストランジスタ１０３を形成する第１の拡散層１２１の上端と第２の拡散層１０９の下端の間の長さは、第３のＮＭＯＳのドライバトランジスタ１０１を形成する第３の拡散層１１９の上端と第４の拡散層１０７の下端の間の長さの３倍とされている。ドライバトランジスタのチャネル長を短くすればするほど動作安定性を確保できるようになるが、一方で短くすると、ショートチャネル効果がおこり、トランジスタをカットオフすることができなくなる。従って、求められる要求により適宜選べばよいが、一例として、上記の１．３倍から３倍の間の範囲とすれば、動作安定性の確保とショートチャネル効果の抑制を図ることができる。
本発明の第５及び第６の実施形態に係るスタティック型メモリセルの平面図と断面図は、図２（ａ）（ｂ）と同じである。第５の実施形態では、第１のＰＭＯＳのロードトランジスタ１０２を形成する第５の拡散層１２０の上端と第６の拡散層１０８の下端の間の長さは、第３のＮＭＯＳのドライバトランジスタ１０１を形成する第３の拡散層１１９の上端と第４の拡散層１０７の下端の間の長さの１．３倍とされている。また、第６の実施形態では、第１のＰＭＯＳのロードトランジスタ１０２を形成する第５の拡散層１２０の上端と第６の拡散層１０８の下端の間の長さは、第３のＮＭＯＳのドライバトランジスタ１０１を形成する第３の拡散層１１９の上端と第４の拡散層１０７の下端の間の長さの３倍とされている。ドライバトランジスタのチャネル長を短くすればするほど動作安定性を確保できるようになるが、一方で短くすると、ショートチャネル効果がおこり、トランジスタをカットオフすることができなくなる。従って、求められる要求により適宜選べばよいが、一例として、上記の１．３倍から３倍の間の範囲とすれば、動作安定性の確保とショートチャネル効果の抑制を図ることができる。
図３に、本発明の第７の実施形態に係るスタティック型メモリセルの断面図を示す。ゲート１２５、１２６の物理ゲート長を同じにしたものである。ゲート１２５、１２６の下端から上端までの長さすなわち物理ゲート長が同じであるから、柱状半導体層を形成後、ゲート導電膜を堆積し、平坦化し、エッチバックして所望の長さにする前述のＳＧＴの製造方法を使用することができる。
通常、チャネル長を短くするということは、図１のように物理ゲート長を短くすることであった。物理ゲート長を短くすると、ゲート容量が小さくなる。ゲート容量が小さくなると、ソフトエラーが発生し、動作安定性を確保できなくなる。一方、図３は、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を２倍にしたにもかかわらず、ゲート容量は、小さくならない。すなわち、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の二倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。
図４に、本発明の第８の実施形態に係るスタティック型メモリセルの断面図を示す。図４の実施形態では、物理ゲート長が同じで、第３のＮＭＯＳドライバトランジスタ１０１の第３の拡散層１１９の上端は、第１のＮＭＯＳアクセストランジスタ１０３の第１の拡散層１２１の上端より高い位置にある。このことにより、第３のＮＭＯＳドライバトランジスタ１０１は、ゲート１２５と第３の拡散層１１９間のオーバーラップ容量を大きくすることができる。第２のＮＭＯＳドライバトランジスタ１０１がカットオフしているときに、ゲート１２５と第３の拡散層１１９間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる。
図５に、本発明の第９の実施形態に係るスタティック型メモリセルの断面図を示す。図４との違いは、第３のＮＭＯＳのドライバトランジスタ１０１の第３の拡散層１１９の上端と、第１のＮＭＯＳのアクセストランジスタ１０３の第１の拡散層１２１の上端の高さは同じで、第３のＮＭＯＳのドライバトランジスタ１０１の第４の拡散層１０７の下端は、第１のＮＭＯＳのアクセストランジスタ１０３の第２の拡散層１０９の下端より低いことである。
図５の実施形態でも、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を２倍にしたにもかかわらず、ゲート容量は、小さくならないので、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の二倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。ただし、図４のさらなる利点であった、第２のＮＭＯＳドライバトランジスタ１０１がカットオフしているときに、ゲート１２５と第３の拡散層１１９間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる利点はない。ただし、記憶ノードが、トランジスタの上方にくるよう設計する場合には、さらにソフトエラーを回避する利点を持つこととなる。しかし、後に製造方法で述べるが、図４の形状を作成するには、第３の拡散層のためのイオン注入後、比較的長い熱処理を必要とする。第４の拡散層１０７をイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、第３のＮＭＯＳのドライバトランジスタ１０１の第４の拡散層１０７の下端を第１のＮＭＯＳのアクセストランジスタ１０３の第２の拡散層１０９の下端より低いようにすることができる。すなわち、図４より熱処理を少なくすることができる。
図６に、本発明の第１０の実施形態に係るスタティック型メモリセルの断面図を示す。図４との違いは、第３のＮＭＯＳのドライバトランジスタ１０１の第３の拡散層１１９の上端は、第１のＮＭＯＳのアクセストランジスタ１０３の第１の拡散層１２１の上端より高く、第３のＮＭＯＳのドライバトランジスタ１０１の第４の拡散層１０７の下端は、第１のＮＭＯＳのアクセストランジスタ１０３の第２の拡散層１０９の下端より低いことである。
図６の実施形態でも、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保することができる。また、図４の利点であった、ソフトエラーを回避することもできる。第３の拡散層１１９の拡散長さが短いため、図４の形状を作成するより少ない熱処理で形成できる。第４の拡散層１０７をイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、第３のＮＭＯＳのドライバトランジスタ１０１の第４の拡散層１０７の下端を第１のＮＭＯＳのアクセストランジスタ１０３の第２の拡散層１０９の下端より低いようにすることができる。すなわち、図４より熱処理を少なくすることができ、かつソフトエラーを回避することもできる。しかしながら、図４の形状と図５の形状と比べて製造工程が増える。以上様々な形態を示したが、求められる要求により適宜選べばよい。
以下に、本発明の実施形態に係る図４のスタティック型メモリセルの構造を形成するための製造工程の一例を、図７〜図３２を参照して説明する。
図７は、シリコン１５２上に、酸化膜１５７が形成され、その上に平面状シリコン１５８が形成され、窒化膜ハードマスク１６２、１６３、１６４をそれぞれ上部に持つ柱状シリコン１５９、１６０、１６１が形成された状態を示している。
図７の状態から、に示すように酸化膜を堆積し、エッチバックすることで、図８に示すように酸化膜サイドウォール１６５、１６６、１６７を形成する。その後、第３の拡散層１１９を形成するためのレジスト１６８を形成する。
この状態で、図９に示すように、砒素を注入し、第３の拡散層１１９を形成する。
その後、図１０に示すように、レジスト１６８を剥離し、酸化膜サイドウォール１６５、１６６、１６７を剥離し、一度目の熱処理を行う。
さらに、図１１に示すように、酸化膜サイドウォール１６９、１７０、１７１を形成する。その後、第１の拡散層１２１を形成するためのレジスト１７２を形成する。
この状態で、図１２に示すように、砒素を注入し、第１の拡散層１２１を形成する。
その後、図１３に示すように、レジスト１７２を剥離し、酸化膜サイドウォール１６９、１７０、１７１を剥離し、二度目の熱処理を行う。第３の拡散層１１９は、二回の熱処理を受けるため、第３の拡散層１１９の上端は、第１の拡散層１２１の上端より高くなる。これにより、ドライバトランジスタのチャネル長は、アクセストランジスタのチャネル長より短くなり、動作安定性の確保をすることができる。
続いて、図１４に示すように、酸化膜サイドウォール１７３、１７４、１７５を形成する。その後、第５の拡散層１２０を形成するためのレジスト１７６を形成する。
この状態で、図１５に示すように、ボロンを注入し、第５の拡散層１２０を形成する。
この状態から、図１６に示すように、レジスト１７６を剥離し、酸化膜サイドウォール１７３、１７４、１７５を剥離し、熱処理を行う。
その後、図１７に示すように、素子分離形成のためのレジストを形成し、シリコンのエッチングを行い、レジストを剥離する。
続いて、図１８に示すように、酸化膜１５３を素子間を埋めるように形成し、その後、常圧ＣＶＤ酸化膜を堆積し、エッチバックをすることで、酸化膜１７７を形成する。このとき酸化膜１７８、１７９、１８０が窒化膜ハードマスク１６２、１６３、１６４上に残る。
さらに、図１９に示すように、ゲート絶縁膜１１３、１１４、１１５を形成し、ゲート導電膜１８１を堆積し、平坦化する。酸化膜１７８、１７９、１８０が露出後、酸化膜１７８、１７９、１８０をエッチングし、更に平坦化を行い、窒化膜ハードマスクをストッパーとする。ゲート絶縁膜は、酸化膜、窒化膜、酸窒化膜、高誘電体膜のうちの一つである。ゲート導電膜は、ポリシリコン、金属とポリシリコンの積層膜、金属膜のうちの一つである。
続いて、図２０に示すように、ゲート導電膜１８１をエッチバックして所望の物理ゲート長を得る。この結果、全てのトランジスタで物理ゲート長が一定となる。
そして、酸化膜を堆積し、窒化膜を堆積し、エッチングをし、サイドウォール状に残存させ、図２１に示すように、酸化膜１８４、窒化膜１８５からなる絶縁膜サイドウォール、酸化膜１８６、窒化膜１８７からなる絶縁膜サイドウォール、酸化膜１８８、窒化膜１８９からなる絶縁膜サイドウォールを形成する。
続いて、図２２に示すように、ゲートをエッチングするためのレジスト１８２、１８３を形成する。
そして、図２３に示すように、ゲート導電膜１８１をエッチングして、ゲート１２５、１２６を形成し、酸化膜１７７をエッチングし、酸化膜１５４、１５５を形成し、レジスト１８２、１８３を剥離する。
続いて、図２４に示すように、酸化膜１８４、窒化膜１８５からなる絶縁膜サイドウォール、酸化膜１８６、窒化膜１８７からなる絶縁膜サイドウォール、酸化膜１８８、窒化膜１８９からなる絶縁膜サイドウォールをエッチングする。
そして、窒化膜を堆積し、エッチングして、サイドウォール状に残存させ、図２５に示すように窒化膜サイドウォール１９０、１９１、１９２、１９３、１９４を形成する。
続いて、図２６に示すように、第２の拡散層１０７、１０９を形成するためのレジスト１９５を形成する。
そして、図２７に示すように、砒素をイオン注入し、第４の拡散層１０７、第２の拡散層１０９を形成する。
その後、図２８に示すように、レジスト１９５を剥離し、熱処理を行う。
図２９に示すように、第６の拡散層１０８を形成するためのレジスト１９６を形成する。
続いて、図３０に示すように、ボロンをイオン注入し、第６の拡散層１０８を形成する。
そして、図３１に示すように、レジスト１９６を剥離し、熱処理を行う。
続いて、図３２に示すように、層間膜１５６を堆積し、コンタクト１２９、１３０、１３１、１３２、１３３、１３４を形成し、金属１４１、１４２、１４３、１４４、１４５、１４６を形成する。層間膜を形成前に、第３の拡散層１１９、第５の拡散層１２０、第１の拡散層１２１上にシリサイドを形成してもよい。また、第４の拡散層１０７、第６の拡散層１０８、第２の拡散層１０９上にシリサイドを形成してもよい。
以上のことから、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保する。また、ドライバトランジスタの物理ゲート長とアクセストランジスタの物理ゲート長を同じにすることで、前述のＳＧＴの製造方法を使用することができる。すなわち、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の二倍とすることができ、動作安定性を確保し、さらにライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を２倍にしたにもかかわらず、ゲート容量は、小さくならないので、ソフトエラーを回避し、動作安定性を確保することができる。さらに、ドライバトランジスタの第３の拡散層の上端は、アクセストランジスタの第１の拡散層の上端より高い位置にすることで、ドライバトランジスタは、ゲートと第３の拡散層間のオーバーラップ容量を大きくすることができ、さらにソフトエラーを回避し、さらに動作安定性を確保することができる構造を形成するための製造方法が示された。
以下に、本発明の実施形態に係る図５のスタティック型メモリセルの構造を形成するための製造工程の一例を、図３３〜図５８を参照して説明する。
図３３は、シリコン１５２上に、酸化膜１５７が形成され、その上に平面状シリコン１５８が形成され、窒化膜ハードマスク１６２、１６３、１６４をそれぞれ上部に持つ柱状シリコン１５９、１６０、１６１が形成されている構造である。
続いて、図３４に示すように、酸化膜を堆積し、エッチバックすることで、酸化膜サイドウォール１６５、１６６、１６７を形成する。その後、第３の拡散層１１９、第１の拡散層１２１を形成するためのレジスト１７２を形成する。
そして、図３５に示すように、砒素を注入し、第３の拡散層１１９、第１の拡散層１２１を形成する。
続いて、図３６に示すように、レジスト１７２を剥離し、酸化膜サイドウォール１６５、１６６、１６７を剥離し、熱処理を行う。
そして、図３７に示すように、酸化膜サイドウォール１７３、１７４、１７５を形成する。その後、第５の拡散層１２０を形成するためのレジスト１７６を形成する。
続いて、図３８に示すように、ボロンを注入し、第５の拡散層１２０を形成する。
その後、図３９に示すように、レジスト１７６を剥離し、酸化膜サイドウォール１７３、１７４、１７５を剥離し、熱処理を行う。
続いて、図４０に示すように、素子分離形成のためのレジストを形成し、シリコンのエッチングを行い、レジストを剥離する。
そして、図４１に示すように、酸化膜１５３を素子間を埋めるように形成し、その後、常圧ＣＶＤ酸化膜を堆積し、エッチバックをすることで、酸化膜１７７を形成する。このとき酸化膜１７８、１７９、１８０が窒化膜ハードマスク１６２、１６３、１６４上に残る。
その後、図４２に示すように、ゲート絶縁膜１１３、１１４、１１５を形成し、ゲート導電膜１８１を堆積し、平坦化する。酸化膜１７８、１７９、１８０が露出後、酸化膜１７８、１７９、１８０をエッチングし、更に平坦化を行い、窒化膜ハードマスクをストッパーとする。ゲート絶縁膜は、酸化膜、窒化膜、酸窒化膜、高誘電体膜のうちの一つである。ゲート導電膜は、ポリシリコン、金属とポリシリコンの積層膜、金属膜のうちの一つである。
続いて、図４３に示すように、ゲート導電膜１８１をエッチバックして所望の物理ゲート長を得る。この結果、全てのトランジスタで物理ゲート長が一定となる。
そして、図４４に示すように、酸化膜を堆積し、窒化膜を堆積し、エッチングをし、サイドウォール状に残存させ、酸化膜１８４、窒化膜１８５からなる絶縁膜サイドウォール、酸化膜１８６、窒化膜１８７からなる絶縁膜サイドウォール、酸化膜１８８、窒化膜１８９からなる絶縁膜サイドウォールを形成する。
さらに、図４５に示すように、ゲートをエッチングするためのレジスト１８２、１８３を形成する。
そして、図４６に示すように、ゲート導電膜１８１をエッチングして、ゲート１２５、１２６を形成し、酸化膜１７７をエッチングし、酸化膜１５４、１５５を形成し、レジスト１８２、１８３を剥離する。
その後、図４７に示すように、酸化膜１８４、窒化膜１８５からなる絶縁膜サイドウォール、酸化膜１８６、窒化膜１８７からなる絶縁膜サイドウォール、酸化膜１８８、窒化膜１８９からなる絶縁膜サイドウォールをエッチングする。
続いて、図４８に示すように、窒化膜を堆積し、エッチングして、サイドウォール状に残存させ、窒化膜サイドウォール１９０、１９１、１９２、１９３、１９４を形成する。
そして、図４９に示すように、第４の拡散層１０７を形成するためのレジスト２０１を形成する。
続いて、図５０に示すように、砒素もしくはリンをイオン注入し、第４の拡散層１０７を形成する。砒素を用いる場合はイオン注入のエネルギーを大きくすればよい。また、拡散長の長いリンを用いることで、第３のＮＭＯＳのドライバトランジスタ１０１の第４の拡散層１０７の下端を第１のＮＭＯＳのアクセストランジスタ１０３の第２の拡散層１０９の下端より低いようにすることができる。砒素を使用するか、リンを使用するかは適宜選べばよい。
その後、図５１に示すように、レジスト２０１を剥離し、熱処理を行う。
そして、図５２に示すように、第２の拡散層１０９を形成するためのレジスト２０２を形成する。
続いて、図５３に示すように、砒素とイオン注入し、第２の拡散層１０９を形成する。
続いて、図５４に示すように、レジスト２０２を剥離し、熱処理を行う。
続いて、図５５に示すように、第６の拡散層１０８を形成するためのレジスト２０３を形成する。
続いて、図５６に示すように、ボロンをイオン注入し、第２の拡散層１０８を形成する。
続いて、図５７に示すように、レジスト２０３を剥離し、熱処理を行う。
そして、図５８に示すように、層間膜１５６を堆積し、コンタクト１２９、１３０、１３１、１３２、１３３、１３４を形成し、金属１４１、１４２、１４３、１４４、１４５、１４６を形成する。層間膜を形成前に、第３の拡散層１１９、第５の拡散層１２０、第１の拡散層１２１上にシリサイドを形成してもよい。また、第４の拡散層１０７、第６の拡散層１０８、第２の拡散層１０９上にシリサイドを形成してもよい。
以上のように、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保し、図１より熱処理を少なくすることができる。
以上、図４と図５の構造を形成するための製造方法を示したが、図６に示す構造については、図４の第３の拡散層１１９、第１の拡散層１２１を形成する方法と、図５の第４の拡散層１０７、第２の拡散層１０９を形成する方法を組み合わせることによって形成することができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、上述の実施形態によって本発明の技術的範囲が限定されるものではない。
Claims (4)
- ６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタは、
メモリをアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第３及び第４のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタから構成され、
メモリをアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタのそれぞれは、第１の拡散層、柱状半導体層及び第２の拡散層が、前記柱状半導体層が前記第１の拡散層と前記第２の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタのそれぞれは、第３の拡散層、柱状半導体層及び第４の拡散層が、前記柱状半導体層が前記第３の拡散層と前記第４の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタのそれぞれは、第５の拡散層、柱状半導体層及び第６の拡散層が、前記柱状半導体層が前記第５の拡散層と前記第６の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第１の拡散層、第３の拡散層、第５の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さは、第１及び第２のＮＭＯＳのアクセストランジスタを形成する第１の拡散層の上端と第２の拡散層の下端の間の長さより短く、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端とゲートの下端との間の長さは、前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第４の拡散層の下端とゲートの上端との間の長さと異なることを特徴とし、
前記ゲートの下端から上端までの長さが同じであることを特徴とし、
前記第３及び第４のＮＭＯＳのドライバトランジスタの第４の拡散層の下端は、前記第１及び第２のＮＭＯＳのアクセストランジスタの第２の拡散層の下端より低く、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端とゲートの下端との間の長さは、前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第４の拡散層の下端とゲートの上端との間の長さより短いことを特徴とする半導体装置。 - ６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタは、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタから構成され、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタのそれぞれは、第１の拡散層、柱状半導体層及び第２の拡散層が、前記柱状半導体層が前記第１の拡散層と前記第２の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第３及び第４のＮＭＯＳのドライバトランジスタのそれぞれは第３の拡散層、柱状半導体層及び第４の拡散層が、前記柱状半導体層が前記第３の拡散層と前記第４の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、 前記第１の拡散層、第３の拡散層、第５の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタのそれぞれは、第５の拡散層、柱状半導体層及び第６の拡散層が、前記柱状半導体層が前記第５の拡散層と前記第６の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さは、第１及び第２のＰＭＯＳのロードトランジスタを形成する第５の拡散層の上端と第６の拡散層の下端の間の長さより短く、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端とゲートの下端との間の長さは、前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第４の拡散層の下端とゲートの上端との間の長さと異なることを特徴とし、
前記ゲートの下端から上端までの長さが同じであることを特徴とし、
前記第３及び第４のＮＭＯＳのドライバトランジスタの第４の拡散層の下端は、前記第１及び第２のＮＭＯＳのアクセストランジスタの第２の拡散層の下端より低く、
前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端とゲートの下端との間の長さは、前記第３及び第４のＮＭＯＳのドライバトランジスタを形成する第４の拡散層の下端とゲートの上端との間の長さより短いことを特徴とする半導体装置。 - 前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する第１の拡散層の上端と第２の拡散層の下端の間の長さは、第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さの１．３倍から３倍の範囲であることを特徴とする請求項１に記載の半導体装置。
- 第１及び第２のＰＭＯＳのロードトランジスタを形成する第５の拡散層の上端と第６の拡散層の下端の間の長さは、第３及び第４のＮＭＯＳのドライバトランジスタを形成する第３の拡散層の上端と第４の拡散層の下端の間の長さの１．３倍から３倍の範囲であることを特徴とする請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014261053A JP5861196B2 (ja) | 2014-12-24 | 2014-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014261053A JP5861196B2 (ja) | 2014-12-24 | 2014-12-24 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013230377A Division JP5725679B2 (ja) | 2013-11-06 | 2013-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015057868A JP2015057868A (ja) | 2015-03-26 |
| JP5861196B2 true JP5861196B2 (ja) | 2016-02-16 |
Family
ID=52815822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014261053A Active JP5861196B2 (ja) | 2014-12-24 | 2014-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5861196B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10950786B2 (en) * | 2018-05-17 | 2021-03-16 | Macronix International Co., Ltd. | Layer cost scalable 3D phase change cross-point memory |
| WO2022234655A1 (ja) * | 2021-05-07 | 2022-11-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3371708B2 (ja) * | 1996-08-22 | 2003-01-27 | ソニー株式会社 | 縦型電界効果トランジスタの製造方法 |
| JP3454231B2 (ja) * | 2000-06-15 | 2003-10-06 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP3637299B2 (ja) * | 2001-10-05 | 2005-04-13 | 松下電器産業株式会社 | 半導体記憶装置 |
| WO2009128450A1 (ja) * | 2008-04-16 | 2009-10-22 | 日本電気株式会社 | 半導体記憶装置 |
| WO2009153880A1 (ja) * | 2008-06-20 | 2009-12-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2010123721A (ja) * | 2008-11-19 | 2010-06-03 | Elpida Memory Inc | 半導体装置 |
-
2014
- 2014-12-24 JP JP2014261053A patent/JP5861196B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015057868A (ja) | 2015-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9691774B2 (en) | Structure and method for SRAM cell circuit | |
| JP2004214379A (ja) | 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法 | |
| JP5583315B2 (ja) | 半導体装置及びその製造方法 | |
| JP2014103204A (ja) | 半導体装置の製造方法および半導体装置 | |
| US8748978B2 (en) | Sense-amp transistor of semiconductor device and method for manufacturing the same | |
| US20170077105A1 (en) | Semiconductor device | |
| JP5432379B2 (ja) | 半導体装置 | |
| US8530960B2 (en) | Semiconductor device | |
| US8513717B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP5861196B2 (ja) | 半導体装置 | |
| US20100136758A1 (en) | Semiconductor device manufacturing method | |
| JP5426032B2 (ja) | 半導体装置とその製造方法 | |
| JP5725679B2 (ja) | 半導体装置 | |
| US9437598B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| US10204914B2 (en) | Method for fabricating semiconductor device | |
| JP2005236135A (ja) | 半導体装置の製造方法 | |
| JP2016046414A (ja) | 半導体装置の製造方法 | |
| JP2015079865A (ja) | 半導体装置及びその製造方法 | |
| US7977723B2 (en) | Semiconductor device | |
| JP2011071173A (ja) | 半導体装置、半導体装置の製造方法および半導体装置の制御方法 | |
| KR20090029526A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20050024099A (ko) | 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자 | |
| JP4757317B2 (ja) | 半導体集積回路装置の製造方法 | |
| US20150371992A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2005347296A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150831 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151105 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151130 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5861196 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |