JP2015057868A - 半導体装置 - Google Patents
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Abstract
Description
6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは、第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のNMOSのアクセストランジスタを形成する第1の拡散層の上端と第2の拡散層の下端の間の長さより短いことを特徴とする。
6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のPMOSのロードトランジスタを形成する第5の拡散層の上端と第6の拡散層の下端の間の長さより短いことを特徴とする半導体装置。
前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層の下端は、前記第1及び第2のNMOSのアクセストランジスタの第2の拡散層の下端より低くすることもできる。
前記第3及び第4のNMOSのドライバトランジスタそれぞれの第4の拡散層を形成するためのイオン注入のエネルギー量を、前記第1及び第2のNMOSのアクセストランジスタそれぞれの第2の拡散層を形成するためのイオン注入のエネルギー量より高くすることができる。
Claims (7)
- 6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持する記憶ノードを駆動するための第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するための電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリをアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは、第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、
前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のNMOSのアクセストランジスタを形成する第1の拡散層の上端と第2の拡散層の下端の間の長さより短く、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端とゲートの下端との間の長さは、前記第3及び第4のNMOSのドライバトランジスタを形成する第4の拡散層の下端とゲートの上端との間の長さと異なることを特徴とする半導体装置。 - 6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタは、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタから構成され、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタのそれぞれは、第1の拡散層、柱状半導体層及び第2の拡散層が、前記柱状半導体層が前記第1の拡散層と前記第2の拡散層の間に配置されよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第3及び第4のNMOSのドライバトランジスタのそれぞれは第3の拡散層、柱状半導体層及び第4の拡散層が、前記柱状半導体層が前記第3の拡散層と前記第4の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にゲートが形成されており、 前記第1の拡散層、第3の拡散層、第5の拡散層のそれぞれは、基板に対して電気的に絶縁して配置され、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタのそれぞれは、第5の拡散層、柱状半導体層及び第6の拡散層が、前記柱状半導体層が前記第5の拡散層と前記第6の拡散層の間に配置されるよう基板に垂直な方向に階層的に配置され、かつ、前記柱状半導体層の側壁にはゲートが形成されており、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さは、第1及び第2のPMOSのロードトランジスタを形成する第5の拡散層の上端と第6の拡散層の下端の間の長さより短く、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端とゲートの下端との間の長さは、前記第3及び第4のNMOSのドライバトランジスタを形成する第4の拡散層の下端とゲートの上端との間の長さと異なることを特徴とする半導体装置。 - 前記第1及び第2のNMOSのアクセストランジスタを形成する第1の拡散層の上端と第2の拡散層の下端の間の長さは、第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さの1.3倍から3倍の範囲であることを特徴とする請求項1に記載の半導体装置。
- 第1及び第2のPMOSのロードトランジスタを形成する第5の拡散層の上端と第6の拡散層の下端の間の長さは、第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端と第4の拡散層の下端の間の長さの1.3倍から3倍の範囲であることを特徴とする請求項2に記載の半導体装置。
- 前記ゲートの下端から上端までの長さが同じであることを特徴とする請求項1に記載の半導体装置。
- 前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層の下端は、前記第1及び第2のNMOSのアクセストランジスタの第2の拡散層の下端より低く、
前記第3及び第4のNMOSのドライバトランジスタを形成する第3の拡散層の上端とゲートの下端との間の長さは、前記第3及び第4のNMOSのドライバトランジスタを形成する第4の拡散層の下端とゲートの上端との間の長さより短いことを特徴とする請求項5に記載の半導体装置。 - 前記第3及び第4のNMOSのドライバトランジスタの第4の拡散層と、前記第1及び第2のNMOSのアクセストランジスタそれぞれの第2の拡散層は、イオン注入によって形成され、
前記第3及び第4のNMOSのドライバトランジスタそれぞれの第4の拡散層を形成するためのイオン注入のエネルギー量は、前記第1及び第2のNMOSのアクセストランジスタそれぞれの第2の拡散層を形成するためのイオン注入のエネルギー量より高いことを特徴とする請求項6に記載の半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI695482B (zh) * | 2018-05-17 | 2020-06-01 | 旺宏電子股份有限公司 | 記憶體裝置及應用其之積體電路之製造方法 |
WO2022234655A1 (ja) * | 2021-05-07 | 2022-11-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体の製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1065160A (ja) * | 1996-08-22 | 1998-03-06 | Sony Corp | 縦型電界効果トランジスタ及びその製造方法 |
JP2001358231A (ja) * | 2000-06-15 | 2001-12-26 | Seiko Epson Corp | 半導体記憶装置 |
US20030067819A1 (en) * | 2001-10-05 | 2003-04-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
WO2009128450A1 (ja) * | 2008-04-16 | 2009-10-22 | 日本電気株式会社 | 半導体記憶装置 |
WO2009154293A1 (ja) * | 2008-06-20 | 2009-12-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2010123721A (ja) * | 2008-11-19 | 2010-06-03 | Elpida Memory Inc | 半導体装置 |
-
2014
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1065160A (ja) * | 1996-08-22 | 1998-03-06 | Sony Corp | 縦型電界効果トランジスタ及びその製造方法 |
JP2001358231A (ja) * | 2000-06-15 | 2001-12-26 | Seiko Epson Corp | 半導体記憶装置 |
US20020024075A1 (en) * | 2000-06-15 | 2002-02-28 | Seiko Epson Corporation | Semiconductor memory device |
US20030067819A1 (en) * | 2001-10-05 | 2003-04-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
JP2003115551A (ja) * | 2001-10-05 | 2003-04-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
WO2009128450A1 (ja) * | 2008-04-16 | 2009-10-22 | 日本電気株式会社 | 半導体記憶装置 |
WO2009154293A1 (ja) * | 2008-06-20 | 2009-12-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
EP2315241A1 (en) * | 2008-06-20 | 2011-04-27 | Unisantis Electronics (Japan) Ltd. | Semiconductor memory device |
JP2010123721A (ja) * | 2008-11-19 | 2010-06-03 | Elpida Memory Inc | 半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI695482B (zh) * | 2018-05-17 | 2020-06-01 | 旺宏電子股份有限公司 | 記憶體裝置及應用其之積體電路之製造方法 |
US10950786B2 (en) | 2018-05-17 | 2021-03-16 | Macronix International Co., Ltd. | Layer cost scalable 3D phase change cross-point memory |
WO2022234655A1 (ja) * | 2021-05-07 | 2022-11-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体の製造方法 |
TWI818489B (zh) * | 2021-05-07 | 2023-10-11 | 新加坡商新加坡優尼山帝斯電子私人有限公司 | 柱狀半導體的製造方法 |
Also Published As
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