JP2001358231A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【課題】 メモリセル小型化および光近接効果の補正が
可能なＳＲＡＭを提供すること。 【解決手段】 第１層であるゲート電極層２１ａ、２１
ｂと、第２層であるドレイン−ドレイン接続層と、第３
層であるドレイン−ゲート接続層と、がフリップフロッ
プ用の導電層となる。負荷トランジスタＱ5、Ｑ6のソー
スコンタクト層６１ｂは、ゲート電極層２１ａ、２１ｂ
の端部２１ａ２、２１ｂ２の付近に位置し、端部２１ａ
２、２１ｂ２のそれぞれが、ソースコンタクト層６１ｂ
との接触を避けるように、外側に曲がっている。
可能なＳＲＡＭを提供すること。 【解決手段】 第１層であるゲート電極層２１ａ、２１
ｂと、第２層であるドレイン−ドレイン接続層と、第３
層であるドレイン−ゲート接続層と、がフリップフロッ
プ用の導電層となる。負荷トランジスタＱ5、Ｑ6のソー
スコンタクト層６１ｂは、ゲート電極層２１ａ、２１ｂ
の端部２１ａ２、２１ｂ２の付近に位置し、端部２１ａ
２、２１ｂ２のそれぞれが、ソースコンタクト層６１ｂ
との接触を避けるように、外側に曲がっている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体記憶
装置に関する。
（static random access memory）のような半導体記憶
装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。携帯機器には、小型化の要請があり、このために
は、ＳＲＡＭのメモリセルサイズを縮小しなければなら
ない。
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。携帯機器には、小型化の要請があり、このために
は、ＳＲＡＭのメモリセルサイズを縮小しなければなら
ない。
【０００３】本発明の目的は、メモリセルサイズを小型
化することが可能な半導体記憶装置を提供することであ
る。
化することが可能な半導体記憶装置を提供することであ
る。
【０００４】
【課題を解決するための手段】本発明は、第１駆動トラ
ンジスタ、第２駆動トランジスタ、第１負荷トランジス
タ、第２負荷トランジスタ、第１転送トランジスタおよ
び第２転送トランジスタを含むメモリセルを備えた半導
体記憶装置であって、第１ゲート電極層および第２ゲー
ト電極層を備え、前記第１ゲート電極層は、前記第１駆
動トランジスタおよび前記第１負荷トランジスタのゲー
ト電極を含み、前記第２ゲート電極層は、前記第２駆動
トランジスタおよび前記第２負荷トランジスタのゲート
電極を含み、前記第１ゲート電極層、前記第２ゲート電
極層は、それぞれ、直線状のパターンをし、かつ、これ
らは、互いに平行に配置されており、前記第１ゲート電
極層と前記第２ゲート電極層との間の距離は、前記負荷
トランジスタが位置する側と前記駆動トランジスタが位
置する側とで異なる、ことを特徴とする。
ンジスタ、第２駆動トランジスタ、第１負荷トランジス
タ、第２負荷トランジスタ、第１転送トランジスタおよ
び第２転送トランジスタを含むメモリセルを備えた半導
体記憶装置であって、第１ゲート電極層および第２ゲー
ト電極層を備え、前記第１ゲート電極層は、前記第１駆
動トランジスタおよび前記第１負荷トランジスタのゲー
ト電極を含み、前記第２ゲート電極層は、前記第２駆動
トランジスタおよび前記第２負荷トランジスタのゲート
電極を含み、前記第１ゲート電極層、前記第２ゲート電
極層は、それぞれ、直線状のパターンをし、かつ、これ
らは、互いに平行に配置されており、前記第１ゲート電
極層と前記第２ゲート電極層との間の距離は、前記負荷
トランジスタが位置する側と前記駆動トランジスタが位
置する側とで異なる、ことを特徴とする。
【０００５】本発明によれば、第１ゲート電極層と第２
ゲート電極層との間の距離は、負荷トランジスタが位置
する側と駆動トランジスタが位置する側とで異なる。こ
のため、本発明によれば、メモリセル領域を有効利用で
きる。その結果、低消費電流、安定動作などの特性を改
善しながら、メモリセルの小型化が可能となる。例え
ば、以下のようなメモリセル領域の有効利用がある。駆
動トランジスタ側の第１ゲート電極層と第２ゲート電極
層との間の距離は、駆動トランジスタのソースコンタク
ト層（ソースコンタクト層とは、ソース領域と配線層と
の接続に用いられる導電層）がゲート電極層間領域（ゲ
ート電極層間領域とは、第１ゲート電極層と第２ゲート
電極層との間の領域）内に配置できるような大きさと
し、負荷トランジスタ側の第１ゲート電極層と第２ゲー
ト電極層との間の距離は、設計ルール上の最小値とす
る。
ゲート電極層との間の距離は、負荷トランジスタが位置
する側と駆動トランジスタが位置する側とで異なる。こ
のため、本発明によれば、メモリセル領域を有効利用で
きる。その結果、低消費電流、安定動作などの特性を改
善しながら、メモリセルの小型化が可能となる。例え
ば、以下のようなメモリセル領域の有効利用がある。駆
動トランジスタ側の第１ゲート電極層と第２ゲート電極
層との間の距離は、駆動トランジスタのソースコンタク
ト層（ソースコンタクト層とは、ソース領域と配線層と
の接続に用いられる導電層）がゲート電極層間領域（ゲ
ート電極層間領域とは、第１ゲート電極層と第２ゲート
電極層との間の領域）内に配置できるような大きさと
し、負荷トランジスタ側の第１ゲート電極層と第２ゲー
ト電極層との間の距離は、設計ルール上の最小値とす
る。
【０００６】本発明は、前記負荷トランジスタが位置す
る側における前記第１ゲート電極層と前記第２ゲート電
極層との間の距離（例えば、０．２〜０．４μｍ）は、
前記駆動トランジスタが位置する側における前記第１ゲ
ート電極層と前記第２ゲート電極層との間の距離（例え
ば、０．４１〜０．６μｍ）より短い、ことを特徴とす
る。本発明は、上記した「前記第１ゲート電極層と前記
第２ゲート電極層との間の距離は、前記負荷トランジス
タが位置する側と前記駆動トランジスタが位置する側と
で異なる」場合の第１態様である。なお、第２態様とし
ては、駆動トランジスタが位置する側における第１ゲー
ト電極層と第２ゲート電極層との間の距離（例えば、
０．２〜０．４μｍ）が、負荷トランジスタが位置する
側における第１ゲート電極層と第２ゲート電極層との間
の距離（例えば、０．４１〜０．６μｍ）より短い、が
ある。
る側における前記第１ゲート電極層と前記第２ゲート電
極層との間の距離（例えば、０．２〜０．４μｍ）は、
前記駆動トランジスタが位置する側における前記第１ゲ
ート電極層と前記第２ゲート電極層との間の距離（例え
ば、０．４１〜０．６μｍ）より短い、ことを特徴とす
る。本発明は、上記した「前記第１ゲート電極層と前記
第２ゲート電極層との間の距離は、前記負荷トランジス
タが位置する側と前記駆動トランジスタが位置する側と
で異なる」場合の第１態様である。なお、第２態様とし
ては、駆動トランジスタが位置する側における第１ゲー
ト電極層と第２ゲート電極層との間の距離（例えば、
０．２〜０．４μｍ）が、負荷トランジスタが位置する
側における第１ゲート電極層と第２ゲート電極層との間
の距離（例えば、０．４１〜０．６μｍ）より短い、が
ある。
【０００７】本発明は、上記第１態様が好ましい。ＳＲ
ＡＭメモリセルでは、１００μＡオーダの、セル読み出
し電流が駆動トランジスタに流れるので、駆動トランジ
スタのソース部の寄生抵抗を低減する必要がある。一
方、セルノード高電位側を保持する機能の負荷トランジ
スタは、電流能力は小さくて良いが、オフリーク電流を
小さくすることが必要である。上記第１態様では、前記
第１ゲート電極層と前記第２ゲート電極層との間の距離
が、前記負荷トランジスタ側の方が前記駆動トランジス
タ側より短い。また、ソースコンタクト層は、駆動トラ
ンジスタ側はゲート電極間領域に配置され、負荷トラン
ジスタ側はゲート電極間領域を避けた外側に配置され
る。従って、駆動トランジスタのソース部の寄生抵抗を
低減できるので、高速安定動作を実現できる。また、負
荷トランジスタは、第１ゲート電極層と第２ゲート電極
層との距離が短いので、チャネル部とドレイン側の領域
を広くできる。このため、負荷トランジスタのチャネル
長を駆動トランジスタ側より長くすることができる。従
って、負荷トランジスタの短チャネル効果に起因するリ
ーク電流を低減できる。以上から、本発明の第１態様に
よれば、メモリセル領域を有効利用できるので、低消費
電流、安定動作などの特性を改善しながら、メモリセル
の小型化が可能となる。
ＡＭメモリセルでは、１００μＡオーダの、セル読み出
し電流が駆動トランジスタに流れるので、駆動トランジ
スタのソース部の寄生抵抗を低減する必要がある。一
方、セルノード高電位側を保持する機能の負荷トランジ
スタは、電流能力は小さくて良いが、オフリーク電流を
小さくすることが必要である。上記第１態様では、前記
第１ゲート電極層と前記第２ゲート電極層との間の距離
が、前記負荷トランジスタ側の方が前記駆動トランジス
タ側より短い。また、ソースコンタクト層は、駆動トラ
ンジスタ側はゲート電極間領域に配置され、負荷トラン
ジスタ側はゲート電極間領域を避けた外側に配置され
る。従って、駆動トランジスタのソース部の寄生抵抗を
低減できるので、高速安定動作を実現できる。また、負
荷トランジスタは、第１ゲート電極層と第２ゲート電極
層との距離が短いので、チャネル部とドレイン側の領域
を広くできる。このため、負荷トランジスタのチャネル
長を駆動トランジスタ側より長くすることができる。従
って、負荷トランジスタの短チャネル効果に起因するリ
ーク電流を低減できる。以上から、本発明の第１態様に
よれば、メモリセル領域を有効利用できるので、低消費
電流、安定動作などの特性を改善しながら、メモリセル
の小型化が可能となる。
【０００８】本発明は、前記負荷トランジスタのソース
コンタクト層が、前記負荷トランジスタ側における、前
記第１および前記第２ゲート電極層の端部付近に位置
し、前記端部のそれぞれが、前記負荷トランジスタのソ
ースコンタクト層との接触を避けるように、外側に曲が
っている、ことを特徴とする。本発明によれば、上記端
部を外側に曲げることにより、負荷トランジスタのチャ
ネル領域の外側（負荷トランジスタのソースコンタクト
側）のゲート電極層の面積を大きくできる。従って、ア
ライメントがずれた場合でも、ゲート電極層が負荷トラ
ンジスタのチャネル領域をカバーできるので、負荷トラ
ンジスタのチャネル漏れ電流の増加を防止できる。ま
た、本発明によれば、上記端部が外側に曲がっているの
で、上記端部の形状が光の近接効果を補正する。したが
って、本発明によれば、上記端部にシェリフ等の光の近
接効果補正手段を付加する必要がなくなる。
コンタクト層が、前記負荷トランジスタ側における、前
記第１および前記第２ゲート電極層の端部付近に位置
し、前記端部のそれぞれが、前記負荷トランジスタのソ
ースコンタクト層との接触を避けるように、外側に曲が
っている、ことを特徴とする。本発明によれば、上記端
部を外側に曲げることにより、負荷トランジスタのチャ
ネル領域の外側（負荷トランジスタのソースコンタクト
側）のゲート電極層の面積を大きくできる。従って、ア
ライメントがずれた場合でも、ゲート電極層が負荷トラ
ンジスタのチャネル領域をカバーできるので、負荷トラ
ンジスタのチャネル漏れ電流の増加を防止できる。ま
た、本発明によれば、上記端部が外側に曲がっているの
で、上記端部の形状が光の近接効果を補正する。したが
って、本発明によれば、上記端部にシェリフ等の光の近
接効果補正手段を付加する必要がなくなる。
【０００９】本発明は、前記負荷トランジスタが位置す
る側における前記第１ゲート電極層と前記第２ゲート電
極層との間の距離が、設計ルール上の最小値である、こ
とを特徴とする。負荷トランジスタの第１ゲート電極層
と第２ゲート電極層との間の距離が、設計ルール上の最
小値である場合、負荷トランジスタのソース抵抗が上昇
する。しかし、負荷トランジスタは電流能力が小さいの
で、特性の劣化が生ずることはない。従って、本発明に
よれば、特性を犠牲にすることなく、メモリセルの小型
化が可能となる。
る側における前記第１ゲート電極層と前記第２ゲート電
極層との間の距離が、設計ルール上の最小値である、こ
とを特徴とする。負荷トランジスタの第１ゲート電極層
と第２ゲート電極層との間の距離が、設計ルール上の最
小値である場合、負荷トランジスタのソース抵抗が上昇
する。しかし、負荷トランジスタは電流能力が小さいの
で、特性の劣化が生ずることはない。従って、本発明に
よれば、特性を犠牲にすることなく、メモリセルの小型
化が可能となる。
【００１０】本発明は、前記負荷トランジスタがｐチャ
ネル型である、ことを特徴とする。一般に、ｐチャネル
型トランジスタは、ｎチャネル型トランジスタより短チ
ャネル効果（パンチスルー電流の増加、サブスレッショ
ルド領域のリーク電流増加）が大きい。短チャネル効果
によるリークを抑えるためには、ｐチャネル型トランジ
スタのゲート長をｎチャネル型トランジスタのゲート長
より大きくする必要がある。上記第１態様において、負
荷トランジスタがｐチャネル型の場合、負荷トランジス
タのゲート長を大きくしても、負荷トランジスタのドレ
イン領域側に余裕があるので、メモリセル面積を大きく
せずに、低消費電流を実現できる。
ネル型である、ことを特徴とする。一般に、ｐチャネル
型トランジスタは、ｎチャネル型トランジスタより短チ
ャネル効果（パンチスルー電流の増加、サブスレッショ
ルド領域のリーク電流増加）が大きい。短チャネル効果
によるリークを抑えるためには、ｐチャネル型トランジ
スタのゲート長をｎチャネル型トランジスタのゲート長
より大きくする必要がある。上記第１態様において、負
荷トランジスタがｐチャネル型の場合、負荷トランジス
タのゲート長を大きくしても、負荷トランジスタのドレ
イン領域側に余裕があるので、メモリセル面積を大きく
せずに、低消費電流を実現できる。
【００１１】本発明は、前記駆動トランジスタのソース
コンタクト層が、前記第１ゲート電極層と前記第２ゲー
ト電極層との間の領域であるゲート電極層間領域内に位
置する、ことを特徴とする。上記第１態様においては、
駆動トランジスタが位置する側における第１ゲート電極
層と第２ゲート電極層との間の距離を比較的長くできる
ので、駆動トランジスタのソースコンタクト層をゲート
電極層間領域内に位置するさせることができる。このよ
うに、本発明によれば、駆動トランジスタのソースコン
タクト層がゲート電極層間領域内に位置するので、駆動
トランジスタのチャネル部からソースコンタクト層まで
の距離が短くなり、ソース部の寄生抵抗を低減できる。
同時に、駆動トランジスタのソースコンタクト層は、メ
モリセルの中央に配置され、隣接メモリセルとソースコ
ンタクト層を共用しない。よって、データ読み出し動作
時に、ソースコンタクト層に流れる電流は、いかなる場
合でも１セル分であり、ソースコンタクト層に隣接メモ
リセルの動作電流が流れ込むことはない。以上から、本
発明によれば、駆動トランジスタのソース部の寄生抵抗
と読み出し電流とに起因する、ソース端子の電位上昇を
低減できるので、高速動作と安定動作を実現できる。ま
た、ソースコンタクト層がゲート電極層間領域内に位置
するので、ワード線の配置に関して、駆動トランジスタ
のソースコンタクト層を考慮しなくてよく、ワード線を
直線のレイアウトにできる。従って、本発明では、ワー
ド線の加工が容易になり、ワード線幅の寸法（転送トラ
ンジスタのチャネル長）のばらつきを低減できる。ま
た、本発明では、ワード線の抵抗を低減できるので、高
速動作を実現できる。
コンタクト層が、前記第１ゲート電極層と前記第２ゲー
ト電極層との間の領域であるゲート電極層間領域内に位
置する、ことを特徴とする。上記第１態様においては、
駆動トランジスタが位置する側における第１ゲート電極
層と第２ゲート電極層との間の距離を比較的長くできる
ので、駆動トランジスタのソースコンタクト層をゲート
電極層間領域内に位置するさせることができる。このよ
うに、本発明によれば、駆動トランジスタのソースコン
タクト層がゲート電極層間領域内に位置するので、駆動
トランジスタのチャネル部からソースコンタクト層まで
の距離が短くなり、ソース部の寄生抵抗を低減できる。
同時に、駆動トランジスタのソースコンタクト層は、メ
モリセルの中央に配置され、隣接メモリセルとソースコ
ンタクト層を共用しない。よって、データ読み出し動作
時に、ソースコンタクト層に流れる電流は、いかなる場
合でも１セル分であり、ソースコンタクト層に隣接メモ
リセルの動作電流が流れ込むことはない。以上から、本
発明によれば、駆動トランジスタのソース部の寄生抵抗
と読み出し電流とに起因する、ソース端子の電位上昇を
低減できるので、高速動作と安定動作を実現できる。ま
た、ソースコンタクト層がゲート電極層間領域内に位置
するので、ワード線の配置に関して、駆動トランジスタ
のソースコンタクト層を考慮しなくてよく、ワード線を
直線のレイアウトにできる。従って、本発明では、ワー
ド線の加工が容易になり、ワード線幅の寸法（転送トラ
ンジスタのチャネル長）のばらつきを低減できる。ま
た、本発明では、ワード線の抵抗を低減できるので、高
速動作を実現できる。
【００１２】本発明は、第１および第２ドレイン−ドレ
イン接続層、第１および第２ドレイン−ゲート接続層を
備え、前記ゲート電極層、前記ドレイン−ドレイン接続
層、前記ドレイン−ゲート接続層は、それぞれ異なる層
に位置し、平面的には、前記第１ドレイン−ドレイン接
続層と前記第２ドレイン−ドレイン接続層との間に、前
記第１および前記第２ゲート電極層が位置し、前記第１
ドレイン−ドレイン接続層は、前記第１駆動トランジス
タのドレイン領域と前記第１負荷トランジスタのドレイ
ン領域を接続し、前記第２ドレイン−ドレイン接続層
は、前記第２駆動トランジスタのドレイン領域と前記第
２負荷トランジスタのドレイン領域を接続し、前記第１
ドレイン−ゲート接続層は、前記第１ドレイン−ドレイ
ン接続層と前記第２ゲート電極層を接続し、前記第２ド
レイン−ゲート接続層は、前記第２ドレイン−ドレイン
接続層と前記第１ゲート電極層を接続する、ことを特徴
とする。
イン接続層、第１および第２ドレイン−ゲート接続層を
備え、前記ゲート電極層、前記ドレイン−ドレイン接続
層、前記ドレイン−ゲート接続層は、それぞれ異なる層
に位置し、平面的には、前記第１ドレイン−ドレイン接
続層と前記第２ドレイン−ドレイン接続層との間に、前
記第１および前記第２ゲート電極層が位置し、前記第１
ドレイン−ドレイン接続層は、前記第１駆動トランジス
タのドレイン領域と前記第１負荷トランジスタのドレイ
ン領域を接続し、前記第２ドレイン−ドレイン接続層
は、前記第２駆動トランジスタのドレイン領域と前記第
２負荷トランジスタのドレイン領域を接続し、前記第１
ドレイン−ゲート接続層は、前記第１ドレイン−ドレイ
ン接続層と前記第２ゲート電極層を接続し、前記第２ド
レイン−ゲート接続層は、前記第２ドレイン−ドレイン
接続層と前記第１ゲート電極層を接続する、ことを特徴
とする。
【００１３】本発明は、インバータのゲートとなるゲー
ト電極層と、インバータのドレイン同士を接続するドレ
イン−ドレイン接続層と、一方のインバータのゲートと
他方のインバータのドレインとを接続するドレイン−ゲ
ート接続層と、を備えている。本発明の半導体記憶装置
は、三層（ゲート電極層、ドレイン−ドレイン接続層、
ドレイン−ゲート接続層）を用いて、フリップフロップ
が形成される。このため、二層を用いてフリップフロッ
プを形成する場合に比べて、各層のパターンを単純化
（例えば、直線状のパターン）することができる。この
ように、本発明の半導体記憶装置によれば、各層のパタ
ーンを単純化できるので、例えば、メモリセルサイズ
が、４．５μｍ2以下の微細な半導体記憶装置にするこ
とができる。
ト電極層と、インバータのドレイン同士を接続するドレ
イン−ドレイン接続層と、一方のインバータのゲートと
他方のインバータのドレインとを接続するドレイン−ゲ
ート接続層と、を備えている。本発明の半導体記憶装置
は、三層（ゲート電極層、ドレイン−ドレイン接続層、
ドレイン−ゲート接続層）を用いて、フリップフロップ
が形成される。このため、二層を用いてフリップフロッ
プを形成する場合に比べて、各層のパターンを単純化
（例えば、直線状のパターン）することができる。この
ように、本発明の半導体記憶装置によれば、各層のパタ
ーンを単純化できるので、例えば、メモリセルサイズ
が、４．５μｍ2以下の微細な半導体記憶装置にするこ
とができる。
【００１４】また、本発明の半導体記憶装置よれば、平
面的には、第１ドレイン−ドレイン接続層と第２ドレイ
ン−ドレイン接続層との間に、第１および第２ゲート電
極層が位置している。さらに、ソースコンタクト層が接
続される配線（ドレイン−ドレイン接続層と同一層にあ
る）をセル中央部に配置できる。このため、駆動トラン
ジスタのソースコンタクト層をメモリセル中央部に配置
することができる。これにより、第１および第２ドレイ
ン−ゲート接続層形成の自由度が増すので、この点から
も、メモリセルサイズの小型化に有利となる。
面的には、第１ドレイン−ドレイン接続層と第２ドレイ
ン−ドレイン接続層との間に、第１および第２ゲート電
極層が位置している。さらに、ソースコンタクト層が接
続される配線（ドレイン−ドレイン接続層と同一層にあ
る）をセル中央部に配置できる。このため、駆動トラン
ジスタのソースコンタクト層をメモリセル中央部に配置
することができる。これにより、第１および第２ドレイ
ン−ゲート接続層形成の自由度が増すので、この点から
も、メモリセルサイズの小型化に有利となる。
【００１５】本発明は、前記第１および前記第２駆動ト
ランジスタは、ｎ型であり、前記第１および前記第２負
荷トランジスタは、ｐ型であり、前記第１および前記第
２転送トランジスタは、ｎ型であり、第１層、第２層、
第３層および第４層の導電層を備え、前記第１層には、
前記第１ゲート電極層、前記第２ゲート電極層、および
副ワード線が位置し、前記第２層には、前記第１ドレイ
ン−ドレイン接続層、前記第２ドレイン−ドレイン接続
層、電源線、第１コンタクトパッド層、第２コンタクト
パッド層、および第３コンタクトパッド層が位置し、前
記第３層には、前記第１ドレイン−ゲート接続層、前記
第２ドレイン−ゲート接続層、主ワード線、第４コンタ
クトパッド層、第５コンタクトパッド層、および第６コ
ンタクトパッド層が位置し、前記第４層には、第１ビッ
ト線、第２ビット線、および接地線が位置し、前記副ワ
ード線は、第１方向に延び、前記電源線は、前記負荷ト
ランジスタのソース領域と接続され、前記第１コンタク
トパッド層は、前記第１ビット線と前記第１転送トラン
ジスタのソース／ドレイン領域との接続に用いられ、前
記第２コンタクトパッド層は、前記第２ビット線と前記
第２転送トランジスタのソース／ドレイン領域との接続
に用いられ、前記第３コンタクトパッド層は、前記駆動
トランジスタのソース領域を、前記接地線と接続させる
のに用いられ、前記主ワード線は、第１方向に延び、前
記第４コンタクトパッド層は、前記第１ビット線と前記
第１転送トランジスタのソース／ドレイン領域との接続
に用いられ、前記第５コンタクトパッド層は、前記第２
ビット線と前記第２転送トランジスタのソース／ドレイ
ン領域との接続に用いられ、前記第６コンタクトパッド
層は、前記駆動トランジスタのソース領域を、前記接地
線と接続させるのに用いられ、前記第１および前記第２
ビット線は、第１方向と直角に交わる第２方向に延び
る、ことを特徴とする。
ランジスタは、ｎ型であり、前記第１および前記第２負
荷トランジスタは、ｐ型であり、前記第１および前記第
２転送トランジスタは、ｎ型であり、第１層、第２層、
第３層および第４層の導電層を備え、前記第１層には、
前記第１ゲート電極層、前記第２ゲート電極層、および
副ワード線が位置し、前記第２層には、前記第１ドレイ
ン−ドレイン接続層、前記第２ドレイン−ドレイン接続
層、電源線、第１コンタクトパッド層、第２コンタクト
パッド層、および第３コンタクトパッド層が位置し、前
記第３層には、前記第１ドレイン−ゲート接続層、前記
第２ドレイン−ゲート接続層、主ワード線、第４コンタ
クトパッド層、第５コンタクトパッド層、および第６コ
ンタクトパッド層が位置し、前記第４層には、第１ビッ
ト線、第２ビット線、および接地線が位置し、前記副ワ
ード線は、第１方向に延び、前記電源線は、前記負荷ト
ランジスタのソース領域と接続され、前記第１コンタク
トパッド層は、前記第１ビット線と前記第１転送トラン
ジスタのソース／ドレイン領域との接続に用いられ、前
記第２コンタクトパッド層は、前記第２ビット線と前記
第２転送トランジスタのソース／ドレイン領域との接続
に用いられ、前記第３コンタクトパッド層は、前記駆動
トランジスタのソース領域を、前記接地線と接続させる
のに用いられ、前記主ワード線は、第１方向に延び、前
記第４コンタクトパッド層は、前記第１ビット線と前記
第１転送トランジスタのソース／ドレイン領域との接続
に用いられ、前記第５コンタクトパッド層は、前記第２
ビット線と前記第２転送トランジスタのソース／ドレイ
ン領域との接続に用いられ、前記第６コンタクトパッド
層は、前記駆動トランジスタのソース領域を、前記接地
線と接続させるのに用いられ、前記第１および前記第２
ビット線は、第１方向と直角に交わる第２方向に延び
る、ことを特徴とする。
【００１６】本発明によれば、半導体記憶装置に要求さ
れる様々な性能（例えば、小型化、信頼性、安定性、ス
ピード）を、バランスよく高めることが可能となる。
れる様々な性能（例えば、小型化、信頼性、安定性、ス
ピード）を、バランスよく高めることが可能となる。
【００１７】本発明は、前記第１ドレイン−ドレイン接
続層、前記第２ドレイン−ドレイン接続層は、それぞ
れ、直線状のパターンをし、かつ前記第１ゲート電極
層、前記第２ゲート電極層、前記第１ドレイン−ドレイ
ン接続層、前記第２ドレイン−ドレイン接続層は、互い
に平行に配置されている、ことを特徴とする。本発明に
よれば、パターンが単純なので、微細なメモリセルサイ
ズの半導体記憶装置にすることができる。
続層、前記第２ドレイン−ドレイン接続層は、それぞ
れ、直線状のパターンをし、かつ前記第１ゲート電極
層、前記第２ゲート電極層、前記第１ドレイン−ドレイ
ン接続層、前記第２ドレイン−ドレイン接続層は、互い
に平行に配置されている、ことを特徴とする。本発明に
よれば、パターンが単純なので、微細なメモリセルサイ
ズの半導体記憶装置にすることができる。
【００１８】
【発明の実施の形態】本発明にかかる半導体記憶装置の
一実施形態について説明する。本実施形態は、本発明に
かかる半導体記憶装置を、ＳＲＡＭに適用したものであ
る。まず、本実施形態の構造の概略を説明し、それから
構造の詳細し、最後に本実施形態の主な効果を説明す
る。
一実施形態について説明する。本実施形態は、本発明に
かかる半導体記憶装置を、ＳＲＡＭに適用したものであ
る。まず、本実施形態の構造の概略を説明し、それから
構造の詳細し、最後に本実施形態の主な効果を説明す
る。
【００１９】［本実施形態の構造の概略］本実施形態の
半導体記憶装置は、６個のＭＯＳ電界効果トランジスタ
により、一つのメモリセルが構成されるタイプである。
本実施形態の構造の概略を、メモリセルのフリップフロ
ップを構成する部分の構造と、メモリセルの構造と、に
分けて説明する。
半導体記憶装置は、６個のＭＯＳ電界効果トランジスタ
により、一つのメモリセルが構成されるタイプである。
本実施形態の構造の概略を、メモリセルのフリップフロ
ップを構成する部分の構造と、メモリセルの構造と、に
分けて説明する。
【００２０】｛メモリセルのフリップフロップを構成す
る部分の構造｝図１は、本実施形態のメモリセルアレイ
の一部における導電層の第１層、第２層および第３層を
示す平面図である。図１の理解を容易にするため、ま
ず、第１層、第２層、第３層について個別に説明する。
る部分の構造｝図１は、本実施形態のメモリセルアレイ
の一部における導電層の第１層、第２層および第３層を
示す平面図である。図１の理解を容易にするため、ま
ず、第１層、第２層、第３層について個別に説明する。
【００２１】第１層は、図３に示すように、ゲート電極
層２１ａ、２１ｂおよび副ワード線２３が配置されてい
る。第２層は、図５に示すように、ドレイン−ドレイン
接続層３１ａ、３１ｂ等が配置されている。第３層は、
図８に示すように、ドレイン−ゲート接続層４１ａ、４
１ｂ等が配置されている。図３に示す構造上に、図５に
示す構造が位置し、図５に示す構造上に、図８に示す構
造が位置している。これを一つの図で表したのが図１で
ある。
層２１ａ、２１ｂおよび副ワード線２３が配置されてい
る。第２層は、図５に示すように、ドレイン−ドレイン
接続層３１ａ、３１ｂ等が配置されている。第３層は、
図８に示すように、ドレイン−ゲート接続層４１ａ、４
１ｂ等が配置されている。図３に示す構造上に、図５に
示す構造が位置し、図５に示す構造上に、図８に示す構
造が位置している。これを一つの図で表したのが図１で
ある。
【００２２】図１には、フリップフロップを構成する部
分が表れている。これを、領域Ａに着目して説明する。
領域Ａは、一つのメモリセルが形成される領域である。
他の図面の領域Ａもこの意味である。
分が表れている。これを、領域Ａに着目して説明する。
領域Ａは、一つのメモリセルが形成される領域である。
他の図面の領域Ａもこの意味である。
【００２３】領域Ａには、６個のＭＯＳ電界効果トラン
ジスタ、つまり、ｎチャネル型の転送トランジスタ
Ｑ1、Ｑ2、ｎチャネル型の駆動トランジスタＱ3、Ｑ4お
よびｐチャネル型の負荷トランジスタＱ5、Ｑ6が形成さ
れている。駆動トランジスタＱ3と負荷トランジスタＱ5
とで、一つのＣＭＯＳインバータが構成されている。ま
た、駆動トランジスタＱ4と負荷トランジスタＱ6とで、
一つのＣＭＯＳインバータが構成されている。この二つ
のＣＭＯＳインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Ａにある６個
のＭＯＳ電界効果トランジスタで構成される回路を、等
価回路で示すと図１６のようになる。
ジスタ、つまり、ｎチャネル型の転送トランジスタ
Ｑ1、Ｑ2、ｎチャネル型の駆動トランジスタＱ3、Ｑ4お
よびｐチャネル型の負荷トランジスタＱ5、Ｑ6が形成さ
れている。駆動トランジスタＱ3と負荷トランジスタＱ5
とで、一つのＣＭＯＳインバータが構成されている。ま
た、駆動トランジスタＱ4と負荷トランジスタＱ6とで、
一つのＣＭＯＳインバータが構成されている。この二つ
のＣＭＯＳインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Ａにある６個
のＭＯＳ電界効果トランジスタで構成される回路を、等
価回路で示すと図１６のようになる。
【００２４】再び図１を参照して、ゲート電極層２１
ａ、およびゲート電極層２１ｂは、それぞれ、直線状の
パターンをしている。ゲート電極層２１ａは、駆動トラ
ンジスタＱ3および負荷トランジスタＱ5のゲート電極を
構成し、さらに、これらのゲート電極同士を接続してい
る。また、ゲート電極層２１ｂは、駆動トランジスタＱ
4および負荷トランジスタＱ6のゲート電極を構成し、さ
らに、これらのゲート電極同士を接続している。
ａ、およびゲート電極層２１ｂは、それぞれ、直線状の
パターンをしている。ゲート電極層２１ａは、駆動トラ
ンジスタＱ3および負荷トランジスタＱ5のゲート電極を
構成し、さらに、これらのゲート電極同士を接続してい
る。また、ゲート電極層２１ｂは、駆動トランジスタＱ
4および負荷トランジスタＱ6のゲート電極を構成し、さ
らに、これらのゲート電極同士を接続している。
【００２５】駆動トランジスタＱ3のドレインと負荷ト
ランジスタＱ5のドレインとは、ドレイン−ドレイン接
続層３１ａにより接続される。また、駆動トランジスタ
Ｑ4のドレインと負荷トランジスタＱ6のドレインとは、
ドレイン−ドレイン接続層３１ｂにより接続される。ド
レイン−ドレイン接続層３１ａおよびドレイン−ドレイ
ン接続層３１ｂは、それぞれ、直線状のパターンをして
いる。
ランジスタＱ5のドレインとは、ドレイン−ドレイン接
続層３１ａにより接続される。また、駆動トランジスタ
Ｑ4のドレインと負荷トランジスタＱ6のドレインとは、
ドレイン−ドレイン接続層３１ｂにより接続される。ド
レイン−ドレイン接続層３１ａおよびドレイン−ドレイ
ン接続層３１ｂは、それぞれ、直線状のパターンをして
いる。
【００２６】駆動トランジスタＱ3および負荷トランジ
スタＱ5のゲート電極（ゲート電極層２１ａ）とドレイ
ン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続
層４１ｂにより接続されている。また、駆動トランジス
タＱ4および負荷トランジスタＱ6のゲート電極（ゲート
電極層２１ｂ）とドレイン−ドレイン接続層３１ａと
は、ドレイン−ゲート接続層４１ａにより接続されてい
る。ドレイン−ゲート接続層４１ａおよびドレイン−ゲ
ート接続層４１ｂは、それぞれ、Ｌ字状のパターンをし
ている。Ｌ字状のパターンの第１の辺と第２の辺とで形
成される角度は、ほぼ９０度である。ドレイン−ゲート
接続層４１ａの第１の辺は、ドレイン−ゲート接続層４
１ｂの第１の辺と対向している。ドレイン−ゲート接続
層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂ
の第２の辺と対向している。ドレイン−ゲート接続層４
１ａとドレイン−ゲート接続層４１ｂとは、点対称であ
る。
スタＱ5のゲート電極（ゲート電極層２１ａ）とドレイ
ン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続
層４１ｂにより接続されている。また、駆動トランジス
タＱ4および負荷トランジスタＱ6のゲート電極（ゲート
電極層２１ｂ）とドレイン−ドレイン接続層３１ａと
は、ドレイン−ゲート接続層４１ａにより接続されてい
る。ドレイン−ゲート接続層４１ａおよびドレイン−ゲ
ート接続層４１ｂは、それぞれ、Ｌ字状のパターンをし
ている。Ｌ字状のパターンの第１の辺と第２の辺とで形
成される角度は、ほぼ９０度である。ドレイン−ゲート
接続層４１ａの第１の辺は、ドレイン−ゲート接続層４
１ｂの第１の辺と対向している。ドレイン−ゲート接続
層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂ
の第２の辺と対向している。ドレイン−ゲート接続層４
１ａとドレイン−ゲート接続層４１ｂとは、点対称であ
る。
【００２７】ゲート電極層２１ａ、ゲート電極層２１
ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−
ドレイン接続層３１ｂは、互いに平行に配置されてい
る。そして、平面的に見ると、ドレイン−ドレイン接続
層３１ａとドレイン−ドレイン接続層３１ｂとの間に、
ゲート電極層２１ａ、２１ｂが位置している。
ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−
ドレイン接続層３１ｂは、互いに平行に配置されてい
る。そして、平面的に見ると、ドレイン−ドレイン接続
層３１ａとドレイン−ドレイン接続層３１ｂとの間に、
ゲート電極層２１ａ、２１ｂが位置している。
【００２８】｛メモリセルの構造｝次に、本実施形態の
メモリセルの構造を説明する。本実施形態のメモリセル
は、フィールド上に、第１層、第２層、第３層、第４層
の導電層を、層間絶縁層を介して、順に重ねた構造をし
ている。フィールドは、図２に示すように、活性領域１
１、１３、１５、１７と素子分離領域１９とが位置する
領域である。第４層は、図１０に示すように、ビット線
５１等が位置する層である。本実施形態のメモリセル
は、図２に示すフィールド上に、前述した図１に示す第
１層、第２層、第３層の導電層が位置し、そして、この
上に、図１０に示す第４層の導電層が位置する構造をし
ている。
メモリセルの構造を説明する。本実施形態のメモリセル
は、フィールド上に、第１層、第２層、第３層、第４層
の導電層を、層間絶縁層を介して、順に重ねた構造をし
ている。フィールドは、図２に示すように、活性領域１
１、１３、１５、１７と素子分離領域１９とが位置する
領域である。第４層は、図１０に示すように、ビット線
５１等が位置する層である。本実施形態のメモリセル
は、図２に示すフィールド上に、前述した図１に示す第
１層、第２層、第３層の導電層が位置し、そして、この
上に、図１０に示す第４層の導電層が位置する構造をし
ている。
【００２９】［本実施形態の構造の詳細］本実施形態の
構造の詳細を、下層から順に、図２〜図１５を用いて説
明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１
−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面
を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を
示すのが図１５である。
構造の詳細を、下層から順に、図２〜図１５を用いて説
明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１
−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面
を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を
示すのが図１５である。
【００３０】｛フィールド、第１層｝図１１は、フィー
ルドおよび第１層の導電層を示す平面図である。まず、
フィールドについて、図２、図１４および図１５を用い
て説明する。図２は、フィールドを示す平面図である。
フィールドは、活性領域１１、１３、１５、１７および
素子分離領域１９を有する。活性領域１１、１３、１
５、１７は、シリコン基板の表面に形成されている。
ルドおよび第１層の導電層を示す平面図である。まず、
フィールドについて、図２、図１４および図１５を用い
て説明する。図２は、フィールドを示す平面図である。
フィールドは、活性領域１１、１３、１５、１７および
素子分離領域１９を有する。活性領域１１、１３、１
５、１７は、シリコン基板の表面に形成されている。
【００３１】活性領域１１は、ほぼ口の字型をしてい
る。複数の活性領域１１が、図２中、ｘ軸方向に並んで
いる。活性領域１１には、図１に示す転送トランジスタ
Ｑ1、Ｑ2、駆動トランジスタＱ3、Ｑ4が形成される。
る。複数の活性領域１１が、図２中、ｘ軸方向に並んで
いる。活性領域１１には、図１に示す転送トランジスタ
Ｑ1、Ｑ2、駆動トランジスタＱ3、Ｑ4が形成される。
【００３２】活性領域１３は、ほぼエの字型をしてい
る。複数の活性領域１３が、図２中、ｘ軸方向に並んで
いる。活性領域１３には、図１に示す負荷トランジスタ
Ｑ5、Ｑ6が形成される。
る。複数の活性領域１３が、図２中、ｘ軸方向に並んで
いる。活性領域１３には、図１に示す負荷トランジスタ
Ｑ5、Ｑ6が形成される。
【００３３】活性領域１５は、例えば、ｘ方向に並ぶ３
２メモリセル毎に一つが形成される。活性領域１５に
は、ｎウェルのウェルコンタクト領域が形成される。よ
って、３２メモリセル分に対応するｎウェルが、このウ
ェルコンタクト領域を介して、ＶDD配線（電源線）と接
続される。
２メモリセル毎に一つが形成される。活性領域１５に
は、ｎウェルのウェルコンタクト領域が形成される。よ
って、３２メモリセル分に対応するｎウェルが、このウ
ェルコンタクト領域を介して、ＶDD配線（電源線）と接
続される。
【００３４】活性領域１７は、ｙ方向に並ぶ２メモリセ
ル毎に一つが形成される。活性領域１７には、ｐウェル
のウェルコンタクト領域が形成される。よって、２メモ
リセル分に対応するｐウェルが、このウェルコンタクト
領域を介して、ＶSS配線（接地線）と接続される。
ル毎に一つが形成される。活性領域１７には、ｐウェル
のウェルコンタクト領域が形成される。よって、２メモ
リセル分に対応するｐウェルが、このウェルコンタクト
領域を介して、ＶSS配線（接地線）と接続される。
【００３５】活性領域１１、１３、１５、１７は、それ
ぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）
により、他の活性領域から分離されている。素子分離領
域１９としては、例えば、ＳＴＩ（shallow trench iso
lation）がある。
ぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）
により、他の活性領域から分離されている。素子分離領
域１９としては、例えば、ＳＴＩ（shallow trench iso
lation）がある。
【００３６】図２に示すフィールドのＢ１−Ｂ２断面、
Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、活性領域１１、１３や
素子分離領域１９が表れている。
Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、活性領域１１、１３や
素子分離領域１９が表れている。
【００３７】次に、フィールド上に位置する第１層につ
いて、図３、図１１、図１４および図１５を用いて説明
する。図３は、第１層の導電層を示す平面図であり、第
１層には、複数のゲート電極層２１ａ、２１ｂおよび複
数の副ワード線２３が配置されている。ゲート電極層２
１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシ
リコン層上にシリサイド層を形成した構造を有する。
いて、図３、図１１、図１４および図１５を用いて説明
する。図３は、第１層の導電層を示す平面図であり、第
１層には、複数のゲート電極層２１ａ、２１ｂおよび複
数の副ワード線２３が配置されている。ゲート電極層２
１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシ
リコン層上にシリサイド層を形成した構造を有する。
【００３８】ゲート電極層２１ａ、２１ｂは、それぞ
れ、図３中、ｙ軸方向に延びた直線状のパターンを有す
る。一組のゲート電極層２１ａ、２１ｂが、互いに平行
に、一つのメモリセル領域に配置される。ゲート電極層
２１ａ、２１ｂは、図１に示す駆動トランジスタＱ3、
Ｑ4、負荷トランジスタＱ5、Ｑ6のゲート電極となる。
駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．
１８μｍである。負荷トランジスタＱ5、Ｑ6のゲート長
は、例えば、０．２０μｍである。
れ、図３中、ｙ軸方向に延びた直線状のパターンを有す
る。一組のゲート電極層２１ａ、２１ｂが、互いに平行
に、一つのメモリセル領域に配置される。ゲート電極層
２１ａ、２１ｂは、図１に示す駆動トランジスタＱ3、
Ｑ4、負荷トランジスタＱ5、Ｑ6のゲート電極となる。
駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．
１８μｍである。負荷トランジスタＱ5、Ｑ6のゲート長
は、例えば、０．２０μｍである。
【００３９】副ワード線２３は、直線状のパターンを有
し、図３中、ｘ軸方向に延びている。副ワード線２３
は、駆動トランジスタ側に位置している。副ワード線２
３は、上層に位置する主ワード線によって活性化／非活
性化される。副ワード線２３は、転送トランジスタのゲ
ート電極となる。転送トランジスタのゲート長は、例え
ば、０．２４μｍである。
し、図３中、ｘ軸方向に延びている。副ワード線２３
は、駆動トランジスタ側に位置している。副ワード線２
３は、上層に位置する主ワード線によって活性化／非活
性化される。副ワード線２３は、転送トランジスタのゲ
ート電極となる。転送トランジスタのゲート長は、例え
ば、０．２４μｍである。
【００４０】図３に示す第１層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。これらの断面には、副ワード線２３やゲート電
極層２１ｂが表れている。
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。これらの断面には、副ワード線２３やゲート電
極層２１ｂが表れている。
【００４１】次に、活性領域に形成されるソース／ドレ
イン領域等について説明する。図１１に示すように、活
性領域１１には、ｎ+型ソース／ドレイン領域１１ａが
形成される。ソース／ドレイン領域とは、ソースおよび
ドレインのうち、少なくとも一方の機能を果たす領域と
いう意味である。例えば、ｎ+型ソース／ドレイン領域
１１ａのうち、駆動トランジスタＱ3、Ｑ4のソース領域
は、ｎ+型ソース領域１１ａ１である。活性領域１３に
は、ｐ+型ソース／ドレイン領域１３ａが形成される。
例えば、ｐ+型ソース／ドレイン領域１３ａのうち、負
荷トランジスタＱ5、Ｑ6のソース領域は、ｐ+型ソース
領域１３ａ１である。活性領域１５には、ｎ+型ウェル
コンタクト領域１５ａが形成される。活性領域１７に
は、ｐ+型ウェルコンタクト領域１７ａが形成される。
イン領域等について説明する。図１１に示すように、活
性領域１１には、ｎ+型ソース／ドレイン領域１１ａが
形成される。ソース／ドレイン領域とは、ソースおよび
ドレインのうち、少なくとも一方の機能を果たす領域と
いう意味である。例えば、ｎ+型ソース／ドレイン領域
１１ａのうち、駆動トランジスタＱ3、Ｑ4のソース領域
は、ｎ+型ソース領域１１ａ１である。活性領域１３に
は、ｐ+型ソース／ドレイン領域１３ａが形成される。
例えば、ｐ+型ソース／ドレイン領域１３ａのうち、負
荷トランジスタＱ5、Ｑ6のソース領域は、ｐ+型ソース
領域１３ａ１である。活性領域１５には、ｎ+型ウェル
コンタクト領域１５ａが形成される。活性領域１７に
は、ｐ+型ウェルコンタクト領域１７ａが形成される。
【００４２】フィールドおよび第１層を覆うように、例
えば、シリコン酸化層のような層間絶縁層（図１１中に
は図示せず）が形成されている。図１４および図１５に
示すように、この層間絶縁層６５は、ＣＭＰにより平坦
化の処理がなされている。層間絶縁層６５には、ｎ+型
ソース／ドレイン領域１１ａ等を露出する複数のコンタ
クトホール６３が形成されている。これらのコンタクト
ホール６３には、プラグ６１が埋め込まれている。プラ
グ６１は、ｎ+型ソース／ドレイン領域１１ａ、ｐ+型ソ
ース／ドレイン領域１３ａ、ｎ+型ウェルコンタクト領
域１５ａ、ｐ+型ウェルコンタクト領域１７ａに接続さ
れている。プラグ６１の平面パターンは、図４に示すと
おりである。プラグ６１の材料としては、例えば、タン
グステンがある。なお、コンタクトホール６３の上端部
の径は、例えば、０．３０μｍであり、下端部の径は、
例えば、０．２４μｍである。
えば、シリコン酸化層のような層間絶縁層（図１１中に
は図示せず）が形成されている。図１４および図１５に
示すように、この層間絶縁層６５は、ＣＭＰにより平坦
化の処理がなされている。層間絶縁層６５には、ｎ+型
ソース／ドレイン領域１１ａ等を露出する複数のコンタ
クトホール６３が形成されている。これらのコンタクト
ホール６３には、プラグ６１が埋め込まれている。プラ
グ６１は、ｎ+型ソース／ドレイン領域１１ａ、ｐ+型ソ
ース／ドレイン領域１３ａ、ｎ+型ウェルコンタクト領
域１５ａ、ｐ+型ウェルコンタクト領域１７ａに接続さ
れている。プラグ６１の平面パターンは、図４に示すと
おりである。プラグ６１の材料としては、例えば、タン
グステンがある。なお、コンタクトホール６３の上端部
の径は、例えば、０．３０μｍであり、下端部の径は、
例えば、０．２４μｍである。
【００４３】｛第２層｝第２層は、図１１に示す構造上
に位置する。第２層の導電層は、図５に示すように、複
数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配
線３３、複数のＢＬ（ビット線、ビット線／）コンタク
トパッド層３５ａ、３５ｂ、複数のＶSS局所配線３７が
配置されている。これらは、例えば、下敷きとなるチタ
ン層（厚さ例えば、８．５ｎｍ）上に、チタンナイトラ
イド層（厚さ例えば、１３５ｎｍ）を形成した構造を有
する。
に位置する。第２層の導電層は、図５に示すように、複
数のドレイン−ドレイン接続層３１ａ、３１ｂ、ＶDD配
線３３、複数のＢＬ（ビット線、ビット線／）コンタク
トパッド層３５ａ、３５ｂ、複数のＶSS局所配線３７が
配置されている。これらは、例えば、下敷きとなるチタ
ン層（厚さ例えば、８．５ｎｍ）上に、チタンナイトラ
イド層（厚さ例えば、１３５ｎｍ）を形成した構造を有
する。
【００４４】ドレイン−ドレイン接続層３１ａ、３１ｂ
は、それぞれ、図５中、ｙ軸方向に延びた直線状のパタ
ーンを有する。ドレイン−ドレイン接続層３１ａの本体
部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの
端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレ
イン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、
ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１
ｂ２の幅より小さい。本体部３１ａ３および本体部３１
ｂ３の幅の値は、設計ルール上の最小値である。一組の
ドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメ
モリセル領域に配置される。ドレイン−ドレイン接続層
３１ａとドレイン−ドレイン接続層３１ｂとの間には、
平面的に見ると、図１に示すように、一組のゲート電極
層２１ａ、２１ｂが位置している。
は、それぞれ、図５中、ｙ軸方向に延びた直線状のパタ
ーンを有する。ドレイン−ドレイン接続層３１ａの本体
部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの
端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレ
イン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、
ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１
ｂ２の幅より小さい。本体部３１ａ３および本体部３１
ｂ３の幅の値は、設計ルール上の最小値である。一組の
ドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメ
モリセル領域に配置される。ドレイン−ドレイン接続層
３１ａとドレイン−ドレイン接続層３１ｂとの間には、
平面的に見ると、図１に示すように、一組のゲート電極
層２１ａ、２１ｂが位置している。
【００４５】ＶSS局所配線３７は、図５中、ｙ軸方向に
延びた直線状のパターンを有する。ＶSS局所配線３７の
端部の幅は、ＶSS局所配線３７の本体部の幅より大き
い。Ｖ SS局所配線３７は、ドレイン−ドレイン接続層３
１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂ
の端部３１ｂ２との間に位置する。そして、この位置か
ら、ＶSS局所配線３７は、図５中、下に位置するメモリ
セルのドレイン−ドレイン接続層３１ａの端部３１ａ２
とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との
間にまで延びている。ＶSS局所配線３７は、二つのメモ
リセルにつき、一つが配置される。
延びた直線状のパターンを有する。ＶSS局所配線３７の
端部の幅は、ＶSS局所配線３７の本体部の幅より大き
い。Ｖ SS局所配線３７は、ドレイン−ドレイン接続層３
１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂ
の端部３１ｂ２との間に位置する。そして、この位置か
ら、ＶSS局所配線３７は、図５中、下に位置するメモリ
セルのドレイン−ドレイン接続層３１ａの端部３１ａ２
とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との
間にまで延びている。ＶSS局所配線３７は、二つのメモ
リセルにつき、一つが配置される。
【００４６】ＢＬコンタクトパッド層３５ａは、ビット
線とｎ+型ソース／ドレイン領域１１ａ（図１１参照）
とを接続するためのパッド層として機能する。同様に、
ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ+型
ソース／ドレイン領域１１ａとを接続するためのパッド
層として機能する。
線とｎ+型ソース／ドレイン領域１１ａ（図１１参照）
とを接続するためのパッド層として機能する。同様に、
ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ+型
ソース／ドレイン領域１１ａとを接続するためのパッド
層として機能する。
【００４７】ＢＬコンタクトパッド層３５ａは、一メモ
リセルのドレイン−ドレイン接続層３１ａと、図５中、
その下にあるメモリセルのドレイン−ドレイン接続層３
１ａとの間に位置する。同様に、ＢＬコンタクトパッド
層３５ｂは、一メモリセルのドレイン−ドレイン接続層
３１ｂと、図５中、その下にあるメモリセルのドレイン
−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタ
クトパッド層３５ａ、３５ｂは、二つのメモリセルにつ
き、それぞれ、一つが配置される。
リセルのドレイン−ドレイン接続層３１ａと、図５中、
その下にあるメモリセルのドレイン−ドレイン接続層３
１ａとの間に位置する。同様に、ＢＬコンタクトパッド
層３５ｂは、一メモリセルのドレイン−ドレイン接続層
３１ｂと、図５中、その下にあるメモリセルのドレイン
−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタ
クトパッド層３５ａ、３５ｂは、二つのメモリセルにつ
き、それぞれ、一つが配置される。
【００４８】ＶDD配線３３は、図５中、ｘ軸方向に延び
た直線状のパターンを有する。ＶDD配線３３は、ｎ+型
ウェルコンタクト領域１５ａ（図１１参照）と立体的に
交差するように延びている。ＶDD配線３３は、ｎ+型ウ
ェルコンタクト領域１５ａの上方に、分岐部３３ａ、３
３ｂを有する。
た直線状のパターンを有する。ＶDD配線３３は、ｎ+型
ウェルコンタクト領域１５ａ（図１１参照）と立体的に
交差するように延びている。ＶDD配線３３は、ｎ+型ウ
ェルコンタクト領域１５ａの上方に、分岐部３３ａ、３
３ｂを有する。
【００４９】図５に示す第２層に位置するドレイン−ド
レイン接続層３１ａ、３１ｂ、ＶDD配線３３、ＢＬコン
タクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７は、
図１１に示すプラグ６１と接続されている。この接続
を、図５ではコンタクト部６１ｍで表す。
レイン接続層３１ａ、３１ｂ、ＶDD配線３３、ＢＬコン
タクトパッド層３５ａ、３５ｂ、ＶSS局所配線３７は、
図１１に示すプラグ６１と接続されている。この接続
を、図５ではコンタクト部６１ｍで表す。
【００５０】図５に示す第２層のＢ１−Ｂ２断面は、図
１４に示すとおりである。この断面には、ドレイン−ド
レイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが
表れている。
１４に示すとおりである。この断面には、ドレイン−ド
レイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが
表れている。
【００５１】第２層を覆うように、例えば、シリコン酸
化層のような層間絶縁層（図５中には図示せず）が形成
されている。図１４および図１５に示すように、この層
間絶縁層７１は、ＣＭＰにより平坦化の処理がなされて
いる。図１４に示すように、層間絶縁層７１には、ドレ
イン−ドレイン接続層３１ｂ等を露出する複数のスルー
ホール７９が形成されている。スルーホール７９には、
プラグ７５が埋め込まれている。また、図１５に示すよ
うに、層間絶縁層７１、６５には、ゲート電極層２１ｂ
を露出するスルーホール７７が形成されている。スルー
ホール７７には、プラグ７３が埋め込まれている。プラ
グ７３、７５と第２層の導電層との平面的関係を図示し
たのが図１２である。
化層のような層間絶縁層（図５中には図示せず）が形成
されている。図１４および図１５に示すように、この層
間絶縁層７１は、ＣＭＰにより平坦化の処理がなされて
いる。図１４に示すように、層間絶縁層７１には、ドレ
イン−ドレイン接続層３１ｂ等を露出する複数のスルー
ホール７９が形成されている。スルーホール７９には、
プラグ７５が埋め込まれている。また、図１５に示すよ
うに、層間絶縁層７１、６５には、ゲート電極層２１ｂ
を露出するスルーホール７７が形成されている。スルー
ホール７７には、プラグ７３が埋め込まれている。プラ
グ７３、７５と第２層の導電層との平面的関係を図示し
たのが図１２である。
【００５２】プラグ７３について説明する。プラグ７３
の平面パターンは、図６に示すとおりである。プラグ７
３は、ゲート電極層２１ａ、２１ｂ（図３参照）に、接
続されている。プラグ７３の断面を、図１５を用いて説
明する。プラグ７３は、二つの層間絶縁層６５、７１を
貫通するスルーホール７７に埋め込まれている。この断
面において、プラグ７３は、ゲート電極層２１ｂと接続
されている。プラグ７３の材料としては、例えば、タン
グステンを用いることができる。なお、スルーホール７
７の上端部の径は、例えば、０．３２μｍであり、下端
部の径は、例えば、０．２４μｍである。
の平面パターンは、図６に示すとおりである。プラグ７
３は、ゲート電極層２１ａ、２１ｂ（図３参照）に、接
続されている。プラグ７３の断面を、図１５を用いて説
明する。プラグ７３は、二つの層間絶縁層６５、７１を
貫通するスルーホール７７に埋め込まれている。この断
面において、プラグ７３は、ゲート電極層２１ｂと接続
されている。プラグ７３の材料としては、例えば、タン
グステンを用いることができる。なお、スルーホール７
７の上端部の径は、例えば、０．３２μｍであり、下端
部の径は、例えば、０．２４μｍである。
【００５３】プラグ７５について説明する。プラグ７５
の平面パターンは、図７に示すとおりである。プラグ７
５は、図１２に示すように、ドレイン−ドレイン接続層
３１ａ、３１ｂ、ＶDD配線３３の分岐部３３ａ、３３
ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所
配線３７に接続されている。プラグ７５の断面を、図１
４を用いて説明する。プラグ７５は、層間絶縁層７１を
貫通するスルーホール７９に埋め込まれている。この断
面において、プラグ７５は、ドレイン−ドレイン接続層
３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されてい
る。プラグ７５の材料としては、例えば、タングステン
を用いることができる。なお、スルーホール７９の上端
部の径は、例えば、０．３０μｍであり、下端部の径
は、例えば、０．２４μｍである。
の平面パターンは、図７に示すとおりである。プラグ７
５は、図１２に示すように、ドレイン−ドレイン接続層
３１ａ、３１ｂ、ＶDD配線３３の分岐部３３ａ、３３
ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、ＶSS局所
配線３７に接続されている。プラグ７５の断面を、図１
４を用いて説明する。プラグ７５は、層間絶縁層７１を
貫通するスルーホール７９に埋め込まれている。この断
面において、プラグ７５は、ドレイン−ドレイン接続層
３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されてい
る。プラグ７５の材料としては、例えば、タングステン
を用いることができる。なお、スルーホール７９の上端
部の径は、例えば、０．３０μｍであり、下端部の径
は、例えば、０．２４μｍである。
【００５４】｛第３層｝第３層は、図１２に示す構造上
に位置する。第３層の導電層は、図８に示すように、複
数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード
線４３、複数のＢＬコンタクトパッド層４５ａ、４５
ｂ、複数のＶSSコンタクトパッド層４７、複数のＶDDコ
ンタクトパッド層４９が配置されている。これらは、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタン層、チタンナイトライド層が積層
された構造を有する。
に位置する。第３層の導電層は、図８に示すように、複
数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード
線４３、複数のＢＬコンタクトパッド層４５ａ、４５
ｂ、複数のＶSSコンタクトパッド層４７、複数のＶDDコ
ンタクトパッド層４９が配置されている。これらは、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタン層、チタンナイトライド層が積層
された構造を有する。
【００５５】ドレイン−ゲート接続層４１ａは、本体部
４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。
本体部４１ａ３は、図８中、ｘ軸方向に延びている部分
である。端部４１ａ１は、ドレイン−ゲート接続層４１
ｂ側に曲がっている部分である。同様に、ドレイン−ゲ
ート接続層４１ｂは、本体部４１ｂ３と二つの端部４１
ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８
中、ｘ軸方向に延びている部分である。端部４１ｂ１
は、ドレイン−ゲート接続層４１ａ側に曲がっている部
分である。一組のドレイン−ゲート接続層４１ａ、４１
ｂが、一つのメモリセル領域に配置される。
４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。
本体部４１ａ３は、図８中、ｘ軸方向に延びている部分
である。端部４１ａ１は、ドレイン−ゲート接続層４１
ｂ側に曲がっている部分である。同様に、ドレイン−ゲ
ート接続層４１ｂは、本体部４１ｂ３と二つの端部４１
ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８
中、ｘ軸方向に延びている部分である。端部４１ｂ１
は、ドレイン−ゲート接続層４１ａ側に曲がっている部
分である。一組のドレイン−ゲート接続層４１ａ、４１
ｂが、一つのメモリセル領域に配置される。
【００５６】ＢＬコンタクトパッド層４５ａは、ビット
線とｎ+型ソース／ドレイン領域１１ａとを接続するた
めのパッド層として機能する。同様に、ＢＬコンタクト
パッド層４５ｂは、ビット線／とｎ+型ソース／ドレイ
ン領域１１ａとを接続するためのパッド層として機能す
る。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つの
メモリセルにつき、それぞれ、一つが配置される。
線とｎ+型ソース／ドレイン領域１１ａとを接続するた
めのパッド層として機能する。同様に、ＢＬコンタクト
パッド層４５ｂは、ビット線／とｎ+型ソース／ドレイ
ン領域１１ａとを接続するためのパッド層として機能す
る。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つの
メモリセルにつき、それぞれ、一つが配置される。
【００５７】ＶSSコンタクトパッド層４７は、図８中、
ｙ軸方向に延び、二つの端部を有する。ＶSSコンタクト
パッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬ
コンタクトパッド層４５ｂとの間に位置する。ＶSSコン
タクトパッド層４７は、二つのメモリセルにつき、一つ
が配置される。
ｙ軸方向に延び、二つの端部を有する。ＶSSコンタクト
パッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬ
コンタクトパッド層４５ｂとの間に位置する。ＶSSコン
タクトパッド層４７は、二つのメモリセルにつき、一つ
が配置される。
【００５８】主ワード線４３は、図８中、ｘ軸方向に、
直線状に延びている。主ワード線４３は、図５に示すＶ
DD配線３３の上方に位置する。ＶDDコンタクトパッド層
４９は、図５に示すＶDD配線３３の分岐部３３ａ、３３
ｂの上方に位置する。
直線状に延びている。主ワード線４３は、図５に示すＶ
DD配線３３の上方に位置する。ＶDDコンタクトパッド層
４９は、図５に示すＶDD配線３３の分岐部３３ａ、３３
ｂの上方に位置する。
【００５９】ドレイン−ゲート接続層４１ａの端部４１
ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１
は、それぞれ、図１２に示すプラグ７３と接続されてい
る。この接続を、図８ではコンタクト部７３ｍで表す。
また、ドレイン−ゲート接続層４１ａの端部４１ａ２、
ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコ
ンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッ
ド層４７、ＶDDコンタクトパッド層４９は、図１２に示
すプラグ７５と接続されている。この接続を、図８では
コンタクト部７５ｍで表す。
ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１
は、それぞれ、図１２に示すプラグ７３と接続されてい
る。この接続を、図８ではコンタクト部７３ｍで表す。
また、ドレイン−ゲート接続層４１ａの端部４１ａ２、
ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコ
ンタクトパッド層４５ａ、４５ｂ、ＶSSコンタクトパッ
ド層４７、ＶDDコンタクトパッド層４９は、図１２に示
すプラグ７５と接続されている。この接続を、図８では
コンタクト部７５ｍで表す。
【００６０】図８に示す第３層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。この断面には、ドレイン−ゲート接続層４１
ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード
線４３が表れている。これらを含む第３層の導電層上に
は、シリコン酸化層からなるハードマスク層４０が形成
されている。ハードマスク層４０をマスクとして、第３
層の導電層のパターンニングがなされる。これは、メモ
リセルの小型化により、レジストをマスクとして、第３
層の導電層のパターンニングをするのが困難だからであ
る。
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。この断面には、ドレイン−ゲート接続層４１
ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード
線４３が表れている。これらを含む第３層の導電層上に
は、シリコン酸化層からなるハードマスク層４０が形成
されている。ハードマスク層４０をマスクとして、第３
層の導電層のパターンニングがなされる。これは、メモ
リセルの小型化により、レジストをマスクとして、第３
層の導電層のパターンニングをするのが困難だからであ
る。
【００６１】第３層を覆うように、例えば、シリコン酸
化層のような層間絶縁層が形成されている。図１４およ
び図１５に示すように、この層間絶縁層８５は、ＣＭＰ
により平坦化の処理がなされている。層間絶縁層８５に
は、ＢＬコンタクトパッド層４５ａ等が露出するスルー
ホール８３が形成されている。スルーホール８３には、
プラグ８１が埋め込まれている。これを図示した平面図
が図１３である。プラグ８１は、図１３に示すように、
ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタク
トパッド層４７、ＶDDコンタクトパッド層４９に接続さ
れている。プラグ８１の平面パターンは、図９に示すと
おりである。プラグ８１の材料としては、例えば、タン
グステンである。なお、スルーホール８３の上端部の径
は、例えば、０．３６μｍであり、下端部の径は、例え
ば、０．２８μｍである。
化層のような層間絶縁層が形成されている。図１４およ
び図１５に示すように、この層間絶縁層８５は、ＣＭＰ
により平坦化の処理がなされている。層間絶縁層８５に
は、ＢＬコンタクトパッド層４５ａ等が露出するスルー
ホール８３が形成されている。スルーホール８３には、
プラグ８１が埋め込まれている。これを図示した平面図
が図１３である。プラグ８１は、図１３に示すように、
ＢＬコンタクトパッド層４５ａ、４５ｂ、ＶSSコンタク
トパッド層４７、ＶDDコンタクトパッド層４９に接続さ
れている。プラグ８１の平面パターンは、図９に示すと
おりである。プラグ８１の材料としては、例えば、タン
グステンである。なお、スルーホール８３の上端部の径
は、例えば、０．３６μｍであり、下端部の径は、例え
ば、０．２８μｍである。
【００６２】｛第４層｝第４層は、図１３に示す構造上
に位置する。第４層は、図１０に示すように、複数のビ
ット線５１、複数のビット線／５３、複数のＶSS配線５
５、ＶDD配線５７が配置されている。ＶSS配線５５は、
ビット線５１とビット線／５３とに挟まれ、メモリセル
の中央に配置されている。ＶDD配線５７は、例えば、ｘ
軸方向に並ぶ３２メモリセル毎に一本が配置される。こ
れらは、図１０中、ｙ軸方向に、直線状に延びている。
これらは、それぞれ、図１３に示すプラグ８１と接続さ
れている。この接続を、図１０ではコンタクト部８１ｍ
で表す。ビット線５１等は、例えば、下から順に、チタ
ンナイトライド層、アルミニウム−銅合金層、チタンナ
イトライド層が積層された構造を有する。
に位置する。第４層は、図１０に示すように、複数のビ
ット線５１、複数のビット線／５３、複数のＶSS配線５
５、ＶDD配線５７が配置されている。ＶSS配線５５は、
ビット線５１とビット線／５３とに挟まれ、メモリセル
の中央に配置されている。ＶDD配線５７は、例えば、ｘ
軸方向に並ぶ３２メモリセル毎に一本が配置される。こ
れらは、図１０中、ｙ軸方向に、直線状に延びている。
これらは、それぞれ、図１３に示すプラグ８１と接続さ
れている。この接続を、図１０ではコンタクト部８１ｍ
で表す。ビット線５１等は、例えば、下から順に、チタ
ンナイトライド層、アルミニウム−銅合金層、チタンナ
イトライド層が積層された構造を有する。
【００６３】図１０に示す第４層のＢ１−Ｂ２断面は、
図１４に示すとおりである。この断面には、ビット線／
５３が表れている。ビット線／５３には、ビット線５１
に流れる信号と相補の信号が流れる。以上が本実施形態
の構造の詳細である。
図１４に示すとおりである。この断面には、ビット線／
５３が表れている。ビット線／５３には、ビット線５１
に流れる信号と相補の信号が流れる。以上が本実施形態
の構造の詳細である。
【００６４】なお、図１〜図１３に示されているパター
ンは、設計パターンである。これらのパターンは角部を
有する。しかし、実際に半導体基板上に形成されるパタ
ーンは、光の近接効果により、角部を規定する線が曲線
になっている。
ンは、設計パターンである。これらのパターンは角部を
有する。しかし、実際に半導体基板上に形成されるパタ
ーンは、光の近接効果により、角部を規定する線が曲線
になっている。
【００６５】［本実施形態の主な効果］本実施形態の主
な効果を説明する。
な効果を説明する。
【００６６】｛１｝本実施形態によれば、図１１に示す
ゲート電極層２１ａの端部２１ａ２およびゲート電極層
２１ｂの端部２１ｂ２に、光近接効果を補正する手段を
付加する必要がない。この理由を説明する前に、まず、
光近接効果の補正について説明する。光近接効果によ
り、設計パターンに対して忠実にレジストパターンが形
成されないことがある。そこで、光近接効果を補正する
ことにより、レジストパターンを設計パターンにできる
だけ近づける。光近接効果を補正する手段としては、例
えば、シェリフがある。図１７は、シェリフが付加され
たゲート電極層２１ａ、２１ｂのマスクパターンであ
る。すなわち、ゲート電極層２１ａの端部２１ａ１には
シェリフ８７ａが付加され、ゲート電極層２１ｂの端部
２１ｂ１にはシェリフ８７ｂが付加されている。
ゲート電極層２１ａの端部２１ａ２およびゲート電極層
２１ｂの端部２１ｂ２に、光近接効果を補正する手段を
付加する必要がない。この理由を説明する前に、まず、
光近接効果の補正について説明する。光近接効果によ
り、設計パターンに対して忠実にレジストパターンが形
成されないことがある。そこで、光近接効果を補正する
ことにより、レジストパターンを設計パターンにできる
だけ近づける。光近接効果を補正する手段としては、例
えば、シェリフがある。図１７は、シェリフが付加され
たゲート電極層２１ａ、２１ｂのマスクパターンであ
る。すなわち、ゲート電極層２１ａの端部２１ａ１には
シェリフ８７ａが付加され、ゲート電極層２１ｂの端部
２１ｂ１にはシェリフ８７ｂが付加されている。
【００６７】次に、本実施形態では、端部２１ａ２、２
１ｂ２にシェリフを付加する必要がない理由を説明す
る。図１１に示すように、負荷トランジスタＱ5、Ｑ6の
ソースコンタクト層６１ｂ（ソースコンタクト層６１ｂ
とは、ｐ+型ソース領域１３ａ１にあるプラグ６１であ
る。）は、ゲート電極層２１ａ、２１ｂの端部２１ａ
２、２１ｂ２の付近に位置し、端部２１ａ２、２１ｂ２
のそれぞれが、ソースコンタクト層６１ｂとの接触を避
けるように、外側に曲がっている。このように、本実施
形態によれば、端部２１ａ２、２１ｂ２が外側に曲がっ
ているので、端部２１ａ２、２１ｂ２の形状が光の近接
効果を補正する。したがって、本実施形態によれば、端
部２１ａ２、２１ｂ２にシェリフ等の近接効果補正手段
を付加する必要がなくなる。
１ｂ２にシェリフを付加する必要がない理由を説明す
る。図１１に示すように、負荷トランジスタＱ5、Ｑ6の
ソースコンタクト層６１ｂ（ソースコンタクト層６１ｂ
とは、ｐ+型ソース領域１３ａ１にあるプラグ６１であ
る。）は、ゲート電極層２１ａ、２１ｂの端部２１ａ
２、２１ｂ２の付近に位置し、端部２１ａ２、２１ｂ２
のそれぞれが、ソースコンタクト層６１ｂとの接触を避
けるように、外側に曲がっている。このように、本実施
形態によれば、端部２１ａ２、２１ｂ２が外側に曲がっ
ているので、端部２１ａ２、２１ｂ２の形状が光の近接
効果を補正する。したがって、本実施形態によれば、端
部２１ａ２、２１ｂ２にシェリフ等の近接効果補正手段
を付加する必要がなくなる。
【００６８】なお、本実施形態では、端部２１ａ２、２
１ｂ２が外側に曲がっている構造であるが、端部２１ａ
２、２１ｂ２を端部２１ａ１、２１ｂ１のような形状に
してもよい。そして、光近接効果を補正する必要がある
なら、端部２１ａ２、２１ｂ２にシェリフを付加しても
よい。
１ｂ２が外側に曲がっている構造であるが、端部２１ａ
２、２１ｂ２を端部２１ａ１、２１ｂ１のような形状に
してもよい。そして、光近接効果を補正する必要がある
なら、端部２１ａ２、２１ｂ２にシェリフを付加しても
よい。
【００６９】｛２｝本実施形態によれば、図１１に示す
ように、端部２１ａ２、２１ｂ２を外側に曲げることに
より、負荷トランジスタＱ5、Ｑ6のチャネル領域の外側
（負荷トランジスタのソースコンタクト側）のゲート電
極層２１ａ、２１ｂの面積を大きくできる。従って、ア
ライメントがずれた場合でも、ゲート電極層２１ａ、２
１ｂが負荷トランジスタＱ5、Ｑ6のチャネル領域をカバ
ーできるので、負荷トランジスタＱ5、Ｑ6のチャネル漏
れ電流の増加を防止できる。
ように、端部２１ａ２、２１ｂ２を外側に曲げることに
より、負荷トランジスタＱ5、Ｑ6のチャネル領域の外側
（負荷トランジスタのソースコンタクト側）のゲート電
極層２１ａ、２１ｂの面積を大きくできる。従って、ア
ライメントがずれた場合でも、ゲート電極層２１ａ、２
１ｂが負荷トランジスタＱ5、Ｑ6のチャネル領域をカバ
ーできるので、負荷トランジスタＱ5、Ｑ6のチャネル漏
れ電流の増加を防止できる。
【００７０】｛３｝本実施形態によれば、ＳＲＡＭの小
型化を図ることができる。この理由は、以下のとおりで
ある。本実施形態では、メモリセルのフリップフロップ
で情報の記憶を行う。フリップフロップは、一方のイン
バータの入力端子（ゲート電極）を他方のインバータの
出力端子（ドレイン）に接続し、かつ他方のインバータ
の入力端子（ゲート電極）を一方のインバータの出力端
子（ドレイン）に接続することにより、構成される。つ
まり、フリップフロップは、第１のインバータと第２の
インバータをクロスカップル接続したものである。フリ
ップフロップを二層で作製する場合、例えば、インバー
タのドレイン同士を接続するドレイン−ドレイン接続層
と、インバータのゲートとインバータのドレインを接続
するドレイン−ゲート接続層と、を一つの導電層にする
ことにより、クロスカップル接続ができる。
型化を図ることができる。この理由は、以下のとおりで
ある。本実施形態では、メモリセルのフリップフロップ
で情報の記憶を行う。フリップフロップは、一方のイン
バータの入力端子（ゲート電極）を他方のインバータの
出力端子（ドレイン）に接続し、かつ他方のインバータ
の入力端子（ゲート電極）を一方のインバータの出力端
子（ドレイン）に接続することにより、構成される。つ
まり、フリップフロップは、第１のインバータと第２の
インバータをクロスカップル接続したものである。フリ
ップフロップを二層で作製する場合、例えば、インバー
タのドレイン同士を接続するドレイン−ドレイン接続層
と、インバータのゲートとインバータのドレインを接続
するドレイン−ゲート接続層と、を一つの導電層にする
ことにより、クロスカップル接続ができる。
【００７１】しかし、この構造によれば、この導電層
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第
２０１頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第
２０１頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。
【００７２】本実施形態によれば、図１に示すように、
ＣＭＯＳインバータのゲートとなるゲート電極層（２１
ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接
続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、
一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳイ
ンバータのドレインとを接続するドレイン−ゲート接続
層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成し
ている。したがって、フリップフロップを形成するの
に、三層が用いられることになる。よって、二層を用い
てフリップフロップを形成する場合に比べて、各層のパ
ターンを単純化（例えば、直線状に）することができ
る。このように、本実施形態によれば、各層のパターン
を単純化できるので、例えば、０．１８μｍ世代におい
て、メモリセルサイズが、４．５μｍ2以下の微細なＳ
ＲＡＭにすることができる。
ＣＭＯＳインバータのゲートとなるゲート電極層（２１
ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接
続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、
一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳイ
ンバータのドレインとを接続するドレイン−ゲート接続
層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成し
ている。したがって、フリップフロップを形成するの
に、三層が用いられることになる。よって、二層を用い
てフリップフロップを形成する場合に比べて、各層のパ
ターンを単純化（例えば、直線状に）することができ
る。このように、本実施形態によれば、各層のパターン
を単純化できるので、例えば、０．１８μｍ世代におい
て、メモリセルサイズが、４．５μｍ2以下の微細なＳ
ＲＡＭにすることができる。
【００７３】｛４｝本実施形態によれば、次の点から
も、メモリセルの小型化が可能となる。まず、この理由
を説明するために使う用語であるゲート電極層間領域に
ついて説明し、それからこの理由を説明する。ゲート電
極層間領域とは、図１１を参照して、ゲート電極層２１
ａとゲート電極層２１ｂとの間の領域、つまり、ゲート
電極層２１ａと、ゲート電極層２１ａの端部２１ａ１と
ゲート電極層２１ｂの端部２１ｂ１とを結ぶ線と、ゲー
ト電極層２１ｂと、ゲート電極層２１ｂの端部２１ｂ２
とゲート電極層２１ａの端部２１ａ２とを結ぶ線と、で
規定される領域である。
も、メモリセルの小型化が可能となる。まず、この理由
を説明するために使う用語であるゲート電極層間領域に
ついて説明し、それからこの理由を説明する。ゲート電
極層間領域とは、図１１を参照して、ゲート電極層２１
ａとゲート電極層２１ｂとの間の領域、つまり、ゲート
電極層２１ａと、ゲート電極層２１ａの端部２１ａ１と
ゲート電極層２１ｂの端部２１ｂ１とを結ぶ線と、ゲー
ト電極層２１ｂと、ゲート電極層２１ｂの端部２１ｂ２
とゲート電極層２１ａの端部２１ａ２とを結ぶ線と、で
規定される領域である。
【００７４】つぎに、図１１を用いて、上記理由の説明
をする。ＳＲＡＭのメモリセルでは、１００μＡオーダ
の、セル読み出し電流が駆動トランジスタＱ3、Ｑ4に流
れるので、駆動トランジスタＱ3、Ｑ4にｎ+型ソース領
域１１ａ１の寄生抵抗を低減する必要がある。一方、セ
ルノード高電位側を保持する機能の負荷トランジスタＱ
5、Ｑ6は、電流能力は小さくて良いが、オフリーク電流
を小さくすることが必要である。
をする。ＳＲＡＭのメモリセルでは、１００μＡオーダ
の、セル読み出し電流が駆動トランジスタＱ3、Ｑ4に流
れるので、駆動トランジスタＱ3、Ｑ4にｎ+型ソース領
域１１ａ１の寄生抵抗を低減する必要がある。一方、セ
ルノード高電位側を保持する機能の負荷トランジスタＱ
5、Ｑ6は、電流能力は小さくて良いが、オフリーク電流
を小さくすることが必要である。
【００７５】本実施形態において、負荷トランジスタＱ
5、Ｑ6が位置する側におけるゲート電極層２１ａとゲー
ト電極層２１ｂとの間の距離ｄ1（０．２〜０．４μ
ｍ）は、駆動トランジスタＱ3、Ｑ4が位置する側におけ
るゲート電極層２１ａとゲート電極層２１ｂとの間の距
離ｄ2（０．４１〜０．６μｍ）より短い。そして、本
実施形態において、距離ｄ2を駆動トランジスタのソー
スコンタクト層６１ａ（ソースコンタクト層６１ａと
は、ｎ+型ソース領域１１ａ１にあるプラグ６１であ
る。）が配置可能な大きさとしている。また、本実施形
態において、ソースコンタクト層６１ｂ（ソースコンタ
クト層６１ｂとは、ｐ+型ソース領域１３ａ１にあるプ
ラグ６１である。）は、ゲート電極層間領域内に位置し
ていないため、距離ｄ1を設計ルール上の最小値まで短
くできる。
5、Ｑ6が位置する側におけるゲート電極層２１ａとゲー
ト電極層２１ｂとの間の距離ｄ1（０．２〜０．４μ
ｍ）は、駆動トランジスタＱ3、Ｑ4が位置する側におけ
るゲート電極層２１ａとゲート電極層２１ｂとの間の距
離ｄ2（０．４１〜０．６μｍ）より短い。そして、本
実施形態において、距離ｄ2を駆動トランジスタのソー
スコンタクト層６１ａ（ソースコンタクト層６１ａと
は、ｎ+型ソース領域１１ａ１にあるプラグ６１であ
る。）が配置可能な大きさとしている。また、本実施形
態において、ソースコンタクト層６１ｂ（ソースコンタ
クト層６１ｂとは、ｐ+型ソース領域１３ａ１にあるプ
ラグ６１である。）は、ゲート電極層間領域内に位置し
ていないため、距離ｄ1を設計ルール上の最小値まで短
くできる。
【００７６】従って、本実施形態によれば、駆動トラン
ジスタＱ3、Ｑ4のｎ+型ソース領域１１ａ１の寄生抵抗
を低減できるので、高速安定動作を実現できる。また、
負荷トランジスタＱ5、Ｑ6は、ゲート電極層２１ａとゲ
ート電極層２１ｂとの距離が短いので、チャネル部とド
レイン側の領域を広くできる。このため、負荷トランジ
スタＱ5、Ｑ6のチャネル長を駆動トランジスタ側より長
くすることができる。従って、負荷トランジスタＱ5、
Ｑ6の短チャネル効果に起因するリーク電流を低減でき
る。以上から、本実施態様によれば、メモリセル領域を
有効利用できるので、低消費電流、安定動作などの特性
を改善しながら、メモリセルの小型化が可能となる。
ジスタＱ3、Ｑ4のｎ+型ソース領域１１ａ１の寄生抵抗
を低減できるので、高速安定動作を実現できる。また、
負荷トランジスタＱ5、Ｑ6は、ゲート電極層２１ａとゲ
ート電極層２１ｂとの距離が短いので、チャネル部とド
レイン側の領域を広くできる。このため、負荷トランジ
スタＱ5、Ｑ6のチャネル長を駆動トランジスタ側より長
くすることができる。従って、負荷トランジスタＱ5、
Ｑ6の短チャネル効果に起因するリーク電流を低減でき
る。以上から、本実施態様によれば、メモリセル領域を
有効利用できるので、低消費電流、安定動作などの特性
を改善しながら、メモリセルの小型化が可能となる。
【００７７】なお、本実施形態では、ソースコンタクト
層６１ｂがゲート電極層間領域内に位置していないが、
ソースコンタクト層６１ｂがゲート電極層間領域内に位
置してもよい。また、ソースコンタクト層６１ａがゲー
ト電極層間領域内に位置しているが、ソースコンタクト
層６１ａがゲート電極層間領域内に位置していなくても
よい。
層６１ｂがゲート電極層間領域内に位置していないが、
ソースコンタクト層６１ｂがゲート電極層間領域内に位
置してもよい。また、ソースコンタクト層６１ａがゲー
ト電極層間領域内に位置しているが、ソースコンタクト
層６１ａがゲート電極層間領域内に位置していなくても
よい。
【００７８】｛５｝本実施形態によれば、次の点から
も、メモリセルの小型化が可能となる。一般に、ｐチャ
ネル型トランジスタは、ｎチャネル型トランジスタより
短チャネル効果（パンチスルー電流の増加、サブスレッ
ショルド領域のリーク電流増加）が大きい。短チャネル
効果によるリークを抑えるためには、ｐチャネル型トラ
ンジスタのゲート長をｎチャネル型トランジスタのゲー
ト長より大きくする必要がある。図１１に示す本実施形
態において、負荷トランジスタＱ5、Ｑ6がｐチャネル型
なので、負荷トランジスタＱ5、Ｑ6のゲート長を大きく
しても、負荷トランジスタＱ5、Ｑ6のドレイン領域側に
余裕があるので、メモリセル面積を大きくせずに、低消
費電流を実現できる。
も、メモリセルの小型化が可能となる。一般に、ｐチャ
ネル型トランジスタは、ｎチャネル型トランジスタより
短チャネル効果（パンチスルー電流の増加、サブスレッ
ショルド領域のリーク電流増加）が大きい。短チャネル
効果によるリークを抑えるためには、ｐチャネル型トラ
ンジスタのゲート長をｎチャネル型トランジスタのゲー
ト長より大きくする必要がある。図１１に示す本実施形
態において、負荷トランジスタＱ5、Ｑ6がｐチャネル型
なので、負荷トランジスタＱ5、Ｑ6のゲート長を大きく
しても、負荷トランジスタＱ5、Ｑ6のドレイン領域側に
余裕があるので、メモリセル面積を大きくせずに、低消
費電流を実現できる。
【００７９】｛６｝図１１に示すように、本実施形態に
よれば、駆動トランジスタＱ3、Ｑ4のソースコンタクト
層６１ａがゲート電極層間領域内に位置するので、駆動
トランジスタＱ3、Ｑ4のチャネル部からソースコンタク
ト層６１ａまでの距離が短くなり、ｎ+型ソース領域１
１ａ１の寄生抵抗を低減できる。同時に、駆動トランジ
スタＱ3、Ｑ4のソースコンタクト層６１ａは、メモリセ
ルの中央に配置され、隣接メモリセルとソースコンタク
ト層を共用しない。よって、データ読み出し動作時に、
ソースコンタクト層６１ａに流れる電流は、いかなる場
合でも１セル分であり、ソースコンタクト層６１ａに隣
接メモリセルの動作電流が流れ込むことはない。以上か
ら、本実施形態によれば、駆動トランジスタＱ3、Ｑ4の
ｎ+型ソース領域１１ａ１の寄生抵抗と読み出し電流と
に起因する、ソース端子の電位上昇を低減できるので、
高速動作と安定動作を実現できる。また、ソースコンタ
クト層６１ａがゲート電極層間領域内に位置するので、
副ワード線２３の配置に関して、駆動トランジスタ
Ｑ3、Ｑ4のソースコンタクト層６１ａを考慮しなくてよ
く、副ワード線２３を直線のレイアウトにできる。従っ
て、本実施形態では、副ワード線２３の加工が容易にな
り、副ワード線２３幅の寸法（転送トランジスタのチャ
ネル長）のばらつきを低減できる。また、本実施形態で
は、副ワード線２３の抵抗を低減できるので、高速動作
を実現できる。
よれば、駆動トランジスタＱ3、Ｑ4のソースコンタクト
層６１ａがゲート電極層間領域内に位置するので、駆動
トランジスタＱ3、Ｑ4のチャネル部からソースコンタク
ト層６１ａまでの距離が短くなり、ｎ+型ソース領域１
１ａ１の寄生抵抗を低減できる。同時に、駆動トランジ
スタＱ3、Ｑ4のソースコンタクト層６１ａは、メモリセ
ルの中央に配置され、隣接メモリセルとソースコンタク
ト層を共用しない。よって、データ読み出し動作時に、
ソースコンタクト層６１ａに流れる電流は、いかなる場
合でも１セル分であり、ソースコンタクト層６１ａに隣
接メモリセルの動作電流が流れ込むことはない。以上か
ら、本実施形態によれば、駆動トランジスタＱ3、Ｑ4の
ｎ+型ソース領域１１ａ１の寄生抵抗と読み出し電流と
に起因する、ソース端子の電位上昇を低減できるので、
高速動作と安定動作を実現できる。また、ソースコンタ
クト層６１ａがゲート電極層間領域内に位置するので、
副ワード線２３の配置に関して、駆動トランジスタ
Ｑ3、Ｑ4のソースコンタクト層６１ａを考慮しなくてよ
く、副ワード線２３を直線のレイアウトにできる。従っ
て、本実施形態では、副ワード線２３の加工が容易にな
り、副ワード線２３幅の寸法（転送トランジスタのチャ
ネル長）のばらつきを低減できる。また、本実施形態で
は、副ワード線２３の抵抗を低減できるので、高速動作
を実現できる。
【００８０】なお、本実施形態では、ワード線を副ワー
ド線２３（図３参照）と主ワード線４３（図８参照）か
らなる構造としているが、主ワード線を設けず、副ワー
ド線の位置にワード線が配置された構造でもよい。
ド線２３（図３参照）と主ワード線４３（図８参照）か
らなる構造としているが、主ワード線を設けず、副ワー
ド線の位置にワード線が配置された構造でもよい。
【図１】本実施形態のメモリセルアレイの一部における
第１層、第２層および第３層の導電層を示す平面図であ
る。
第１層、第２層および第３層の導電層を示す平面図であ
る。
【図２】本実施形態のメモリセルアレイの一部における
フィールドを示す平面図である。
フィールドを示す平面図である。
【図３】本実施形態のメモリセルアレイの一部における
第１層の導電層を示す平面図である。
第１層の導電層を示す平面図である。
【図４】本実施形態のメモリセルアレイの一部における
プラグ６１を示す平面図である。
プラグ６１を示す平面図である。
【図５】本実施形態のメモリセルアレイの一部における
第２層の導電層を示す平面図である。
第２層の導電層を示す平面図である。
【図６】本実施形態のメモリセルアレイの一部における
プラグ７３を示す平面図である。
プラグ７３を示す平面図である。
【図７】本実施形態のメモリセルアレイの一部における
プラグ７５を示す平面図である。
プラグ７５を示す平面図である。
【図８】本実施形態のメモリセルアレイの一部における
第３層の導電層を示す平面図である。
第３層の導電層を示す平面図である。
【図９】本実施形態のメモリセルアレイの一部における
プラグ８１を示す平面図である。
プラグ８１を示す平面図である。
【図１０】本実施形態のメモリセルアレイの一部におけ
る第４層の導電層を示す平面図である。
る第４層の導電層を示す平面図である。
【図１１】本実施形態おける、フィールド、第１層、プ
ラグ６１を示す平面図である。
ラグ６１を示す平面図である。
【図１２】本実施形態おける、第２層、プラグ７３、７
５を示す平面図である。
５を示す平面図である。
【図１３】本実施形態おける、第３層、プラグ８１を示
す平面図である。
す平面図である。
【図１４】本実施形態の平面のＢ１−Ｂ２線に沿った断
面図である。
面図である。
【図１５】本実施形態の平面のＣ１−Ｃ２線に沿った断
面図である。
面図である。
【図１６】本実施形態におけるＳＲＡＭの等価回路図で
ある。
ある。
【図１７】本実施形態におけるゲート電極層のマスクパ
ターンを示す平面図である。
ターンを示す平面図である。
１１、１３、１５、１７ 活性領域 １１ａ ｎ+型ソース／ドレイン領域 １１ａ１ ｎ+型ソース領域 １３ａ ｐ+型ソース／ドレイン領域 １３ａ１ ｐ+型ソース領域 １５ａ ｎ+型ウェルコンタクト領域 １７ａ ｐ+型ウェルコンタクト領域 １９ 素子分離領域 ２１ａ、２１ｂ ゲート電極層 ２１ａ１、２１ａ２、２１ｂ１、２１ｂ２ 端部 ２３ 副ワード線 ３１ａ、３１ｂ ドレイン−ドレイン接続層 ３１ａ１ 端部 ３１ａ２ 端部 ３１ａ３ 本体部 ３１ｂ１ 端部 ３１ｂ２ 端部 ３１ｂ３ 本体部 ３３ ＶDD配線 ３３ａ、３３ｂ 分岐部 ３５ａ、３５ｂ ＢＬコンタクトパッド層 ３７ ＶSS局所配線 ４０ ハードマスク層 ４１ａ、４１ｂ ドレイン−ゲート接続層 ４１ａ１ 端部 ４１ａ２ 端部 ４１ａ３ 本体部 ４１ｂ１ 端部 ４１ｂ２ 端部 ４１ｂ３ 本体部 ４３ 主ワード線 ４５ａ、４５ｂ ＢＬコンタクトパッド層 ４７ ＶSSコンタクトパッド層 ４９ ＶDDコンタクトパッド層 ５１ ビット線 ５３ ビット線／ ５５ ＶSS配線 ５７ ＶDD配線 ６１ プラグ ６１ａ、６１ｂ ソースコンタクト層 ６１ｍ コンタクト部 ６３ コンタクトホール ６５、７１ 層間絶縁層 ７３ プラグ ７３ｍ コンタクト部 ７５ プラグ ７５ｍ コンタクト部 ７７、７９ スルーホール ８１ プラグ ８１ｍ コンタクト部 ８３ スルーホール ８５ 層間絶縁層 ８７ａ、８７ｂ シェリフ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小平 覚 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 野田 貴史 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 BS01 BS13 BS27 BS46 GA05 GA09 GA30 LA12 LA16 LA17 LA20 LA21 MA04 MA06 MA16 MA19 MA20
Claims (10)
- 【請求項１】 第１駆動トランジスタ、第２駆動トラン
ジスタ、第１負荷トランジスタ、第２負荷トランジス
タ、第１転送トランジスタおよび第２転送トランジスタ
を含むメモリセルを備えた半導体記憶装置であって、 第１ゲート電極層および第２ゲート電極層を備え、 前記第１ゲート電極層は、前記第１駆動トランジスタお
よび前記第１負荷トランジスタのゲート電極を含み、 前記第２ゲート電極層は、前記第２駆動トランジスタお
よび前記第２負荷トランジスタのゲート電極を含み、 前記第１ゲート電極層、前記第２ゲート電極層は、それ
ぞれ、直線状のパターンをし、かつ、これらは、互いに
平行に配置されており、 前記第１ゲート電極層と前記第２ゲート電極層との間の
距離は、前記負荷トランジスタが位置する側と前記駆動
トランジスタが位置する側とで異なる、半導体記憶装
置。 - 【請求項２】 請求項１において、 前記負荷トランジスタが位置する側における前記第１ゲ
ート電極層と前記第２ゲート電極層との間の距離は、前
記駆動トランジスタが位置する側における前記第１ゲー
ト電極層と前記第２ゲート電極層との間の距離より短
い、半導体記憶装置。 - 【請求項３】 請求項２において、 前記負荷トランジスタのソースコンタクト層は、前記負
荷トランジスタ側における、前記第１および前記第２ゲ
ート電極層の端部付近に位置し、 前記端部のそれぞれが、前記負荷トランジスタのソース
コンタクト層との接触を避けるように、外側に曲がって
いる、半導体記憶装置。 - 【請求項４】 請求項２または３において、 前記負荷トランジスタが位置する側における前記第１ゲ
ート電極層と前記第２ゲート電極層との間の距離が、設
計ルール上の最小値である、半導体記憶装置。 - 【請求項５】 請求項２〜４のいずれかにおいて、 前記負荷トランジスタがｐチャネル型である、半導体記
憶装置。 - 【請求項６】 請求項２〜５のいずれかにおいて、 前記駆動トランジスタのソースコンタクト層が、前記第
１ゲート電極層と前記第２ゲート電極層との間の領域で
あるゲート電極層間領域内に位置する、半導体記憶装
置。 - 【請求項７】 請求項１〜６のいずれかにおいて、 第１および第２ドレイン−ドレイン接続層、第１および
第２ドレイン−ゲート接続層を備え、 前記ゲート電極層、前記ドレイン−ドレイン接続層、前
記ドレイン−ゲート接続層は、それぞれ異なる層に位置
し、 平面的には、前記第１ドレイン−ドレイン接続層と前記
第２ドレイン−ドレイン接続層との間に、前記第１およ
び前記第２ゲート電極層が位置し、 前記第１ドレイン−ドレイン接続層は、前記第１駆動ト
ランジスタのドレイン領域と前記第１負荷トランジスタ
のドレイン領域を接続し、 前記第２ドレイン−ドレイン接続層は、前記第２駆動ト
ランジスタのドレイン領域と前記第２負荷トランジスタ
のドレイン領域を接続し、 前記第１ドレイン−ゲート接続層は、前記第１ドレイン
−ドレイン接続層と前記第２ゲート電極層を接続し、 前記第２ドレイン−ゲート接続層は、前記第２ドレイン
−ドレイン接続層と前記第１ゲート電極層を接続する、
半導体記憶装置。 - 【請求項８】 請求項７において、 前記第１および前記第２駆動トランジスタは、ｎ型であ
り、 前記第１および前記第２負荷トランジスタは、ｐ型であ
り、 前記第１および前記第２転送トランジスタは、ｎ型であ
り、 第１層、第２層、第３層および第４層の導電層を備え、 前記第１層には、前記第１ゲート電極層、前記第２ゲー
ト電極層、および副ワード線が位置し、 前記第２層には、前記第１ドレイン−ドレイン接続層、
前記第２ドレイン−ドレイン接続層、電源線、第１コン
タクトパッド層、第２コンタクトパッド層、および第３
コンタクトパッド層が位置し、 前記第３層には、前記第１ドレイン−ゲート接続層、前
記第２ドレイン−ゲート接続層、主ワード線、第４コン
タクトパッド層、第５コンタクトパッド層、および第６
コンタクトパッド層が位置し、 前記第４層には、第１ビット線、第２ビット線、および
接地線が位置し、 前記副ワード線は、第１方向に延び、 前記電源線は、前記負荷トランジスタのソース領域と接
続され、 前記第１コンタクトパッド層は、前記第１ビット線と前
記第１転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第２コンタクトパッド層は、前記第２ビット線と前
記第２転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第３コンタクトパッド層は、前記駆動トランジスタ
のソース領域を、前記接地線と接続させるのに用いら
れ、 前記主ワード線は、第１方向に延び、 前記第４コンタクトパッド層は、前記第１ビット線と前
記第１転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第５コンタクトパッド層は、前記第２ビット線と前
記第２転送トランジスタのソース／ドレイン領域との接
続に用いられ、 前記第６コンタクトパッド層は、前記駆動トランジスタ
のソース領域を、前記接地線と接続させるのに用いら
れ、 前記第１および前記第２ビット線は、第１方向と直角に
交わる第２方向に延びる、半導体記憶装置。 - 【請求項９】 請求項７または８において、 前記第１ドレイン−ドレイン接続層、前記第２ドレイン
−ドレイン接続層は、それぞれ、直線状のパターンを
し、かつ 前記第１ゲート電極層、前記第２ゲート電極層、前記第
１ドレイン−ドレイン接続層、前記第２ドレイン−ドレ
イン接続層は、互いに平行に配置されている、半導体記
憶装置。 - 【請求項１０】 請求項１〜９のいずれかにおいて、 前記メモリセルのサイズが、４．５μｍ2以下である、
半導体記憶装置。
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