KR940009608B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리장치 및 그 제조방법
제 1 도는 부하소자로서 고저항의 다결정실리콘을 사용한 SRAM셀의 회로도.
제 2 도는 부하소자로서 PMOS TFT를 사용한 SRAM셀의 회로도.
제 3a 도 내지 제 3e 도는 본 발명의 방법에 의해 차례대로 레이아웃된 SRAM셀의 레이아웃도들.
제 4a 도 내지 제 4e 도의 상기 제 3a 도 내지 제 3e 도 각각의 BB선을 잘라본 본 발명의 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
제 5a 도 및 제 5b 도는 무결정실리콘의 증착온도변화에 따른 그레인의 크기 및 밀도변화를 나타낸 테이블 및 그래프.
제 6a 도 및 제 6t 도는 불순물이온의 종류 및 도우즈 농도 변화에 따른 RMOS TFT의 온/오프 전류비의 변화를 나타내는 그래프들.
제 7 도는 게이트 산화막의 두께 변화에 따른 온/오프 전류비의 변화를 나타내는 그래프.
제 8 도는 불순물이온의 도우즈 농도변화에 따른 면저항변화를 나타내는 그래프.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 셀안정화, 저전력소모화 및 소프트에러에 대한 면역성 증가화를 도모한 반도체 메모리장치 및 그 제조방법에 관한 것이다.
두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하 소자로 구성되는 스태틱랜덤억세스메모리(Static Random Access Memory ;이하 SRAM이라 칭함) 셀에 관한 연구가 여러 분야에서 진행되고 있다. DRAM에 비해 메모리용량의 크기에서는 떨어지지만 사용하기 쉽고, 고속이기 때문에 마이크로-컴퓨터 시스템이나 단말기기 등의 중, 소규모 시스템용 메모리로서 광범위한 분야에서 사용되고 있는 SRAM은, 부하소자를 구성하는 소자의 종류에 따라 크게 3가지로 나누어지는데, 부하소자로서 디플리션형 NMOS 트랜지스터를 사용한 디플리션 부하형, 고저항의 다결정실리콘을 사용한 고저항 다결정실리콘 부하형, 및 PMOS 트랜지스터를 사용한 CMOS형이 바로 그것이다.
이 중, 디플리션 부하형 메모리셀은 소비전력이 크기 때문에 16K bit 이후에는 거의 사용되지 않고, 고저항 다결정실리콘 부하형 메모리셀이 주류를 이루고 있는데, 이는, 그 제작방법이 간단하고, 다결정실리콘의 저항값을 크게 하므로써 메모리셀의 소비전력을 감소시킬 수 있으며, 고저항부하를 구동트랜지스터 위에 3차원적으로 배치할 수 있으므로 메모리셀 면적도 작게 할 수 있어 대용량 SRAM에 적합한 셀이라고 할 수 있기 때문이다. 반면, CMOS형 메모리셀은 소비전력은 현저하게 작아지지만 다른 두가지 형에 비해 셀면적이 커진다는 결점이 있고, 특히 래치-업(Latch-up) 등의 어려운 문제를 안고 있어서 그 용도가 제한되고 있었다(제 2 도).
그러나 최근의 CMOS기술의 발전에 의해, 서술한 결점이 점차 해소되고 있어서 저소비전력성이 재평가되고 있으며, 특히 대기상태에서의 소비전력이 현저하게 작기 때문에 전원전압이 끊겨도 전지에 의해 기억정보를 보존할 수 있는 전지 백-업(Battery Back-up) 방식의 비휘발성 메모리로의 기대, 및 SOI(Silicon On Insulator) 기술도입에 의한 3차원적 CMOS 제조기술발달에 의한 셀면적 축소에의 기대등에 의해 CMOS형 메모리셀에 대한 재평가가 내려지고 있는 반면, 고저항 다결정실리콘 부하형 메모리셀에 있어서는 고집적화에 따른 여러 가지 문제점들이 새롭게 대두되고 있어서 4Mb급 이상의 SRAM에 그 적용을 곤란하게 하고 있다.
4Mb급 이상의 SRAM에 상기 고저항 다결정실리콘 부하형 메모리셀을 채용할 때, 저전력 SRAM 소자를 실현하기 위해서는, 부하로 사용된 다결정실리콘의 저한값을 높여야 하는데, 통상 1㎂ 이하로 대기전류(standby current)를 유지하기 위해서는 약10TΩ(tera ohm) 이상의 저항이 필요하고, 이 경우 셀내에 공급되는 충전전류(charging current)가 급격히 감소하여 셀안정화(cell stability)를 달성하기 힘들게 된다는 문제점과, 특히 핫캐리어(hot carrier)에 의한 특성저하를 방지하기 위하여 공급전압을 감소시킬 경우, 공급전류와 셀의 접합누설 전류(junction leakage current)가 대등하게 되어 소프트에러율(soft-error rate)이 증가하게 된다는 문제점이 발생된다. 또한 다결정실리콘을 10TΩ 이상의 고저항체로 만들기 위해서는 상온에서 약 100TΩ 정도로 상기 다결정실리콘의 저항값을 정해야 하는데, 이는 제조공정상 및 많은 어려움을 수반한다.
4Mb 이상급으로 고집적화되는 SRAM 소자에 있어서, 그 집적도를 높이기 위한 한 방법으로, 종래 2차원적으로 형성하던 CMOS 메모리셀을 3차원적으로 형성하게 하는 새로운 방법이 개발되었는데, 이는 동일한 반도체기판에 서로 다른 형의 웰(well)을 형성하여 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하던 것을, SOI 구조개념과 TFT 기술을 도입하여 상기 PMOS 트랜지스터를 NMOS 트랜지스터 상부에 형성하는 방법이다. 부하소자로서 사용되는 PMOS 트랜지스터를 박막트랜지스터(Thin Film Transistor ; TFT)로 형성하는 상기 방법은, 셀면적을 고저항 다결정실리콘 부하형 메모리셀의 셀면적만큼 줄일 수 있고 래치-업 등의 문제점들을 유발하지 않을 뿐만 아니라, 소비전력, 소프트에러면역성 및 셀안정화등의 측면에서 취약점이 많은 상기 고저항 다결정실리콘 부하형 메모리셀의 문제점을 해결할 수 있기 때문에 차세대 SRAM 제조기술로 도입가능성이 높다.
본 발명의 목적은 고신뢰도의 반도체 메모리장치를 제공하는데 있다.
본 발명에 따른 다른 목적은 상기 반도체 메모리장치를 제조하는데 그 적합한 제조방법을 제공하는데 있다.
본 발명의 상기 목적은, 두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 반도체 메모리장치에 있어서, 상기 부하소자는, 제1 및 제2도전층이 차례대로 적층된 형태로 형성되고, 그 일부가 일정전원공급선과 연결되는 소오스 ; 제1 및 제2도전층이 차례대로 적층된 형태로 형성되고, 그 일부가 구동트랜지스터의 드레인과 연결되는 드레인 ; 상기 제2도전층을 연장한 형태로 형성되며, 상기 제2도전층만으로 형성되는 채널 ; 상기 소오스 및 드레인과는 소정의 거리로 이격되고, 게이트산화막을 제거하여 상기 채널상에 형성되며 제3도전층으로 형성된 게이트전극으로 구성되는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
또한, 본 발명의 상기 다른 목적은, 두개의 전송 트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 반도체 메모리장치에 있어서, 상기 부하소자를 제조하기 위한 공정은, 제1도전층을 형성하는 공정 ; 상기 제1도전층 전면에 제1도전형의 불순물이온을 도우프하는 공정 ; 채널이 형성될 영역의 상기 제1도전층을 제거하는 공정 ; 결과물 전면에 제2도전층을 형성하는 공정 ; 상기 제2도전층 전면에 제1의 제2도전형의 불순물이온을 도우프하는 공정 ; 상기 제1 및 제2도전층을 부분적으로 제거함으로써 소오스, 드레인 및 일정전원선을 형성하는 공정 ; 결과물 전면에 게이트산화막을 형성하는 공정 ; 상기 드레인 및 상기 구동트랜지스터의 드레인이 부분적으로 노출되도록 콘택홀을 형성하는 공정 ; 결과물 전면에 제3도전층을 형성하는 공정 ; 상기 제3도전층 전면에 제2의 제2도전형의 불순물이온을 도우프하는 공정 ; 및 상기 제3도전층을 부분적으로 제거함으로써 게이트, 및 상기 드레인과 상기 구동트랜지스터의 드레인을 연결하는 연결선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법에 의해 달성된다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
제 2 도는 본 발명의 방법에 의해 구현되는 PMOS TFT를 구비한 SRAM셀의 회로도로서, 셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고, 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터(T1) ; 셀우측에 형성되어 그 게이트는 상기 워드라인과 접속하고, 그 드레인을 제2비트라인과 접속하는 NMOS 제2전송트랜지스터(T2) ; 상기 제1전송트랜지스터(T1)의 소오스와 그 드레인이 접속하고, 그 소오스는 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제2전송트랜지스터(T2)의 소오스와 접촉하는 NMOS 제1구동트랜지스터(T3) ; 상기 제2전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 상기 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제1전송트랜지스터(T1)의 소오스와 접촉하는 NMOS 제2구동트랜지스터(T4) ; 그 드레인은 상기 제1전송트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 제2일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동트랜지스터의 게이트 및 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 PMOS 박막트랜지스터로 된 제1부하소자(T5) ; 및 그 드레인은 상기 제2구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 제2일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2구동트랜지스터(T4)의 게이트 및 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 PMOS 박막트랜지스터로 된 제2부하소자(T6)로 구성되어 있다. 상기 제 2 도를 참조했을때, 제1 및 제2전송트랜지스터(T1및 T2), 및 제1 및 제2구동트랜지스터(T3및 T4)는 반도체 기판에 형성되고, 제1 및 제2부하소자로 사용되는 두개의 PMOS 박막트랜지스터(T5및 T6)는 다른 도전층에 형성된다는 것을 알 수 있다.
제 3a 도 내지 제 3e 도는 부하솨로 사용되는 PMOS 박막트랜지스터(이하, PMOS TFT라 칭함)를 제조하기 위해 본 발명의 방법에 의해 차례대로 레이아웃된 SRAM셀의 레이아웃도들로서, 각 레이아웃도에 있어서 빗금친 부분들은 한장의 마스크에 그려지는 마스크패턴을 의미한다. 또한 제 4a 도 내지 제 4e 도는 상기 제 3a 내지 제 3e 도의 BB선을 잘라본 단면도들로서 상기 레이아웃도에 그려진 마스크패턴들을 이용하여 반도체 메모리장치를 제조하는 공정을 도시하고 있다.
먼저, 제 3a 도 및 제 4a 도를 참조하면, 필드산화막 형성을 위한 마스크패턴(100), 제1 및 제2전송트랜지스터의 게이트 형성을 위한 마스크패턴(110 및 116), 제1 및 제2구동트랜지스터의 게이트 형성을 위한 마스크패턴(112 및114), 제1일정전원선을 상기 구동트랜지스터들의 소오스와 접속시키기 위한 콘택홀 형성을 위한 마스크패턴(120), 비트라인과 접속하게 될 패드와 상기 전송트랜지스터들이 드레인을 접속시키기 위한 콘택홀 형성을 위한 마스크패턴(122), 상기 제1일정전원선 형성을 위한 마스크패턴(130) 및 비트라인과 접속하는 상기 패드 형성을 위한 마스크패턴(132)을 이용하여 상기 제1 및 제2전송트랜지스터(제 2 도의 T3및 T4), 및 상기 제1일정전원선(제 2 도의 Vss)을 형성하는 공정을 도시한 것으로서, 통상의 선택산화법(LOCOS) 등을 이용하여 기판을 활성영역 및 비활성영역으로 한정하는 필드산화막(12)을 상기 마스크패턴(100)을 적용하여 형성하고, 전면에 게이트산화막 및 제1의 도전층을 적층한 후 상기 마스크패턴들(110, 112, 114 및 116)을 적용하여 제1(24) 및 제2전송트랜지스터의 게이트, 및 제1(26) 및 제2구동트랜지스터의 게이트를 형성한 후, 상기 기판의 도전형과 다른 도전형의 불순물이온을 도우프함으로써 전송트랜지스터들의 소오스(16) 및 드레인, 및 구동트랜지스터들의 소오스 및 드레인(16)들을 형성한다.
이어서 예컨대 고온산화막(HTO)과 같은 절연물질을 결과물 전면에 도포하고, 상기 절연물질을 식각대상으로 하는 이방성식각을 결과물 전면에 행함으로써 상기 게이트들의 측벽에 상기 게이트를 다른 도전층으로부터 절연시키기 위한 스페이서를 형성한다. 제1의 절연층(40)은 결과물 전면을 고온산화막과 같은 물질로 도포한 후, BPSG(Boro Phosphorus Silicate Glass)와 같은 물질로 평탄화시킴으로써 형성된다. 이어서 마스크패턴들(120 및122)을 적용하여 제1일정전원선을 구동트랜지스터들의 소오스에 접속시키기 위한 콘택홀(도시되지 않음)을 상기 제1의 절연층(40)에 형성하고, 결과물 전면에 상기 콘택홀을 채우도록 제2의 도전층을 증착하고 상기 마스크패턴들(130 및 132)을 적용하여 제1일정전원선(도시되지 않음) 및 비트라인과 접속하는 패드(도시되지 않음)를 형성한 후, 결과물 전면에 평탄화된 BPSG/화학기상증착에 의해 형성된 이산화실리콘 구조로 제2의 절연층(42)을 형성한다. 이 때 상기 제1 및 제2의 도전층으로는 다결정실리콘이나, 다결정실리콘/실리사이드구조의 폴리사이드를 많이 사용하고, 도전층 패턴을 형성한 후 절연물질을 도포할 때 BPSG를 이용한 평탄화공정을 실시함으로써 소자의 신뢰도 향상을 도모하였다. 또한 하부구조물(상기 제1 및 제2전송트랜지스터, 및 제1 및 제2구동트랜지스터, 제1일정전원선 및 패드를 통칭함)은 상술한 상기 마스크패턴 및 제조방법 뿐만 아니라, 기존에 특허화된 다른 여러 가지의 마스크패턴 및 제조방법을 이용하여 제조할 수 있음은 물론이며, 그 이용이 본 특허가 청구하고자 하는 권리범위와 무관함을 밝힌다.
제 3b 도 및 제 4b 도를 참조하면, 제2일정전원선(제 2 도의 Vcc), 및 PMOS TFT의 소오스 및 드레인을 형성하기 위해 제3의 도전층 형성을 위한 마스크패턴(140)을 이용하여 상기 제3의 도전층(36)을 형성하는 공정을 도시한 것으로서, 그 표면이 편탄화되어 있는 상기 제2의 절연층(42) 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하고, P형 불순물이온으로,, 예컨대 BF2이온을 약 1E 15이온/㎠로 도우즈시킨 후, 상기 파스크패턴(140)을 이용하여 PMOS TFT의 채널이 형성될 영역만 국부적으로 에칭하기 위한 포토레지스트 패턴(76)을 형성하고, 상기 포토레지스트 패턴(76)을 식각마스크로 하여 BF2이온이 도우프 되어 있는 상기 다결정실리콘을 식각함으로써 상기 제3의 도전층(36)을 형성한다. 이때 상기 제3의 도전층은 약1,000Å 정도의 두께로 형성되는데, PMOS TFT의 소오스 및 드레인의 벌크(bulk) 저항을 감소시키고, 접촉저항을 낮추기 위해 형성된다. 통상 PMOS TFT의 몸체(소오스, 드레인 및 채널)는 약 500Å 정도의 얇은 다결정실리콘층에 형성되기 때문에, 상기 몸체와 이후의 공정에서 형성된 다른 도전층(예컨대, 메탈층(metal layer))을 연결하기 위한 접촉창 형성을 위한 식각공정시 식각저지층으로 적용해야 할 상기 다결정실리콘층이 그 역할을 충분히 수행하지 못하고, 상기 식각공정에 의해 함께 제거되어 버리는 경우가 많이 생기는데, 이는 접촉저항을 높이거나 접촉실패(contact failure)를 유발하는 큰 원인으로 작용한다. 본 발명은 PMOS TFT의 소오스 및 드레인을 두껍게(제3의 도전층과 제4의 도전층의 두께를 합한 두께) 형성함으로써 언급한 콘택실패를 방지할 수 있게 하였고, BF2이온의 양을 조절함으로써 PMOS TFT의 소오스 및 드레인의 벌크저항을 낮추어 트랜지스터 동작속도 향상을 도모하였다.
제 3c 도 및 제 4c 도를 참조하면, PMOS TFT의 몸체(소오스, 드레인 및 채널이 형성될 영역) 및 제2일정전원선 형성을 위한 마스크패턴(150b 및 150a)을 이용하여 PMOS TFT의 몸체(소오스(50), 드레인(51) 및 채널이 형성될 영역(54)) 및 제2일정전원선(52)을 형성하는 공정을 도시한 것으로서, 상기 제3의 도전층(36)의 형성되어 있는 결과물 전면에, 저온에서 약 500Å 정도 두께로 무결정실리콘(amoorphous silicon)을 증착한 후, 그레인(grain) 크기를 증가시키기 위해 약 600℃의 온도에서, 5시간 동안, N2분위기에서 어닐링을 실시한다. 한편 제 5a 도 및 제 5b 도는 무결정실리콘의 증착온도에 따른 그레인 크기의 변화를 나타내는 도면들로서, '1990 Symposium on VLSI Technology'지에 실린 논문 'A High-Performance Stacked-CMOS SRAM Cell by Solid Phase Growth Technique'을 참조하는 것이다. 상기 논문에 의하면, 무결정실리콘의 증착온도에 따라 크레인의 크기가 달라진다는 것을 알 수 있다. 예컨대 455℃에서 증착된 무결정실리콘과 515℃에서 증착된 무결정실리콘을 같은 온도(600℃), 같은시간(예컨대 6시간)으로 어닐링 할지라도 그레인의 밀도는 다르다는 것을 알 수 있는데, 낮은 온도(455℃)로 증착된 무결정실리콘의 경우 그 밀도는 훨씬 낮다. 이는 그레인의 밀도는 그레인 경계(boundary)에서 발생하는 누설전류와 밀접한 관계를 가지는데, 그레인의 밀도가 클수록 그레인 경계에서 발생하는 누설전류가 훨씬 증가한다는 것을 본 발명이 속한 기술분야에서 통상의 지식을 가진자는 명백히 할 수 있다.
이어서, 결과물 전면에 채널의 전기적성질을 변화시키기 위해서, 질소(nitrogen)와 비소(arsenic)을 각각 0.5E12이온/㎠∼3.0E15 이온/㎠과 1.0E12이온/㎠∼9.0E12이온/㎠으로 이온주입함으로써 제4의 도전층(37)을 형성한다. 한편 제 6a 도 및 제 6b 도는 PMOS TFT의 채널이 형성될 다결정실리콘(무결정실리콘을 증착/어닐링하면 다결정실리콘으로 천이됨)에 불순물이온을 주입한 후 PMOS TFT를 제조했을 때, 상기 불순물이온의 농도 및 종류의 변화에 따른 온전류(on current) 및 오프전류(off current)의 변화를 나타낸 것으로서, 상기 제 6a 도는 질소의 도우즈량을 변화시켰을 때의 온전류/오프전류의 변화를, 상기 제 6b 도는 상기 질소의 도우즈량을 2E15이온/㎠으로 고정시킨 후 비소의 도우즈량을 변화시켰을때의 온전류/오프 전류의 변화를 나타낸다. 상기 도면들에 의하면, 질소이온은 1E15이온/㎠~2E15이온/㎠으로 도우즈되었을때 약 7오더(order) 이상의 온/오프 전류비를 얻을 수 있다는 것을 알 수 있다. 그러나 실제 SRAM에 적용하기 위해서는 가장 낮은 전류값을 갖는 점이 Vg=OV(Vg는 게이트전압을 의미함.) 또는 약간 큰 값에 놓여야 하므로 I-V(전류-전압)곡선을 전체적으로 오른쪽으로 이동시켜야 하는데, 그렇게 하기 위해서 비소이온주입을 실시한 경우가 상기 제 6b 도이다. 상기 제 6b 도에 의하면, 가장 낮은 전류값을 갖는 점이 Vg=OV에 놓여졌다는 것을 알 수 있고, 이를 위한 가장 적당한 비소의 도우즈량을 1E12이온/㎠∼3E12이온/㎠이다. 통상 상기 질소이온은 0.5E15이온/㎠∼3.0E15이온/㎠으로 상기 비소이온은 1.0E(2이온/㎠∼9.2E12이온/㎠으로 도우즈될 수 있다. 상기 제 6a 도 및 제 6b 도의 그래프에 의하면, 질소이온 도우즈와 비소이온 도우즈를 차례대로 실시함으로써, 오프전류는 0.2PA 이하로, 온전류는 80nA 이상으로 얻을 수 있기 때문에 PMOS TFT의 온/오프전류비를 7오더 이상으로 할 수 있다는 것을 알 수 있으며, 이는 4M SRAM 기준으로 환산하면 1㎂ 이하의 대기전류를 얻을 수 있음을 의미한다.
이어서, PMOS TFT의 몸체 및 제2일정전원선 형성을 위한 상기 마스크패턴(150b 및 150a)을 이용하여 포토레지스트 패턴(78)을 형성하고, 상기 포토레지스트패턴(78)을 식각마스크로 하여 상기 제3의 도전층(36) 및 제4의 도전층(37)을 식각함으로써 PMOS TFT의 몸체 및 제2일정전원선을 완성한다. 이때 PMOS TFT의 몸체 중 소오스(50), 드레인(51) 및 제2일정전원선(도시되지 않음)은 제3의 도전층(36)과 제4의 도전층(37)이 적층된 형태로 형성되며, PMOS TFT의 몸체중 채널이 형성될 영역(54)은 제4의 도전층(37)으로만 형성되어 있다는 것을 알 수 있는데, 이는 상기 소오스(50), 드레인(51) 및 제2일정전원선의 두께와 채널의 두께를 다르게 함으로써, 각 부분의 전기적특성을 좋게 하기 위함이다. PMOS TFT의 소오스, 드레인 및 제2일정전원선을 상기 제 3b 도 및 제 4b 도에서 설명한 바와같은 이유에 의해 두껍게 형성하는 것이 좋으며, PMOS TFT의 채널은 얇게 형성하는 것이 좋다.
상기 제 4c 도의 공정에서 유의해야 할 점은, 무결정실리콘을 증착/어닐링하는 공정시 공급되는 열에너지에 의해 상기 제3의 도전층(36)에 도우프되어 있던 불순물이온(BF2이온)들이 상기 제4의 도전층(37)으로 확산되는 것과, 역으로, 상기 제4의 도전층(37)에 도우프되어 있는 불순물이온(질소와 비소이온)들이 이후의 여러가지 열공정에 의해 상기 제3의 도전층(36)으로 확산된다는 것인데, 제3의 도전층이 도우프되어 있는 불순물이온의 양에 비해 제4의 도전층에 도우프되어 있는 불순물이온의 양이 훨씬 작으며, 그 두께 또한 상기 제4의 도전층이 훨씬 작기 때문에, 제3 및 제4의 도전층이 적층되어 있는 영역(PMOS TFTt의 소오스 및 드레인, 및 제2일정전원선)에서의 전기적 특성에는 큰 영향을 미치지 않는다.
제 3d 도 및 제 4d 도를 참조하면, 게이트산화막(44), 및 PMOS TFT의 드레인(51)과 구동트랜지스터의 드레인(16)을 연결하기 위한 콘택홀(9)형성을 위한 마스크패턴(162)을 이용하여 상기 콘택홀(9)을 형성하는 공정을 도시한 것으로서, PMOS TFT의 몸체 및 제2일정전원선이 형성되어 있는 결과물전면에, 약 800Å∼1,200Å 정도 두께의 이산화실리콘층을 810℃ 정도의 온도에서 화학기상증착법을 이용하여 형성하고, 결과물전면에 포토레지스트를 도포한 후, 상기 마스크패턴(162)을 이용하여 콘택홀 형성을 위한 포토레지스트패턴(79)을 형성한다. 이어서 상기 포토레지스트패턴(79)을 식각마스크로 한 이방성식각을 결과물전면에 행함으로써 상기 콘택홀(9)을 완성한다. 이때, 상기 제 3d 도에 도시된 다른 마스크패턴(160)은 구동트랜지스터의 게이트와 PMOS TFT의 게이트를 연결하기 위한 콘택홀(도시되지 않음) 형성을 위한 마스크패턴이다.
한편, 제 7 도는 상기 게이트산화막(44) 두께 변화에 따른 PMOS TFT의 온전류 및 오프전류의 변화를 나타내는 그래프로서, PMOS TFT를 톱(top) 게이트 구조로 형성할 경우에는 하층의 도전층에 가해진 전압에 따라서 TFT의 문턱전압(threshold voltage)이 변화하여 TFT의 온 및 오프전류를 변화시키는데, 변수로는 채널 다결정실리콘의 두께, 게이트산화막의 두께 및 하층의 도전층과 채널 다결정실리콘 사이의 절연층 두께등이 있다. 본 발명에서는 하층의 도전층을 실리콘기판으로 하고, 그 사이의 절연층의 두께를 0.6㎛으로 했을때, 게이트산화막의 두께 변화에 따른 실리콘의 기판전압 Vsub의 영향을 살펴보았다. 상기 그래프에 의하면, 게이트산화막의 두께가 두꺼울수록 곡선이 왼쪽으로 이동하며, Vsub가 -15일 때는 그 영향이 크게 나타남을 알 수 있다. 따라서 게이트 산화막을 얇게 할수록 백-게이트효과(back-gate effect)를 감소시킬 수 있음을 알 수 있다.
또한, 주목해야 할 점은, 상기 콘택홀(9)은 구동트랜지스터의 드레인(16)과 PMOS TFT의 드레인(51)이 동시에 드러나도록 형성되는데, 이는 상기 구동트랜지스터의 드레인(16) 상에 하나의 콘택홀을 형성하고, 상기 PMOS TFT의 드레인(51)상에 다른 하나의 콘택홀을 형성한 후, 임의의 도전물질로 두 콘택홀을 동시에 채움으로써 상기 두 드레인(16 및 51)을 연결하던 종래 방법보다 그 공정이 훨씬 간단해진다는 점에서 대량생산에 유리하다.
제 3e 도 및 제 4e 도를 참조하면, PMOS TFT이 게이트(57), 및 구동트랜지스터의 드레인(16)과 PMOS TFT의 드레인(51)을 연결하기 위한 연결선(56) 형성을 위한 마스크패턴(170 및 172)을 이용하여 상기 게이트(57) 및 연결선(56)을 형성하는 공정을 도시한 것으로서, 상기 콘택홀(제 4d 도의 참조부호 9)이 형성되어 있는 결과물 전면에 약 1,000Å 정도의 두께로 다결정실리콘을 증착하고, 예컨대 POCL3(Phosphorus Oxychloride)와 같은 불순물이온을 도우프하여 33Ω/□∼55Ω/□의 저항을 갖도록 하여 제5의 도전층을 형성한 후, 상기 마스크패턴(170 및 172)을 이용하여 게이트 및 연결선 형성을 위한 포토레지스트패턴(80)을 형성한다. 이어서 상기 포토레지스트패턴(80)을 식각마스크로 하여 상기 제5의 도전층을 식각대상물로 한 이방성식각을 결과물전면에 행함으로써 상기 게이트(57) 및 연결선(56)을 완성한다. 이때 연결선으로 사용되어 PMOS TFT의 드레인(51)과 접속하는 상기 제5의 도전층은, 상기 드레인(51)을 구성하는 제3 및 제4의 도전층에 도우프 되어 있는 불순물이온의 도전형과는 다른 도전형의 불순물이온이 도우프되어 있기 때문에, 그 접촉부에서 PN다이오드가 형성될 가능성이 있어 전체 SRAM셀의 전기적 특성을 저하시킬 염려가 있다. 또한 상기 제5의 도전층에 도우프되는 불순물이온의 양이 많아지면 제 8 도에 도시된 그래프에서 알 수 있듯이 PMOS TFT의 온 및 오프특성이 달라져 정상적인 부하소자 역할을 할 수 없게 된다. 상기 제 8 도는 제5의 도전층의 저항이 33Ω/□일때와 55Ω/□일때, 각각 PMOS TFT의 온 및 오프특성을 비교한 것으로서, 55Ω/□일때 정상적인 PMOS TFT로서 동작할 수 있음을 알 수 있다.
한편, 제5의 도전층으로 구성된 상기 게이트(57)와 PMOS TFT의 소오스 및 드레인 사이의 거리(L)를 오프세트(offset)라 하여 PMOS TFT의 전기적특성을 향상시키기 위한 한 방법으로 채용하였는데, 이에 대한 자세한 설명은 'IEDM 90'에 실린 논문 'A Polysilicon Transistor Technology For Large Capacity SRAMs'을 참조하면 알 수 있다. 상기 논문에서는 오프세트가 없는 PMOS TFT의 전기적 특성과 0.4㎛ 오프세트가 있는 PMOS TFT의 전기적 특성을 비교한 것으로, 0.4㎛ 오프세트가 있을때의 PMOS TFT의 전기적 특성이 오프세트가 없을 때보다 훨씬 향상되었다는 것을 알 수 있는데, 본 발명에서는 상기 오프세트를 0.3㎛ 이상으로 두어 PMOS TFT의 전기적 특성향상을 도모하였다.
또한 이방성식각공정 후, 상기 포토레지스트패턴(80)을 제거하기 전에 결과물전면에 P형 불순물이온을, 예컨대 2E13이온/㎠ 이하로 도우즈하여 LDO(Lightly Doped Offset) 구조로 상기 PMOS TFT를 만들수도 있는데, 상기 LDO구조가 PMOS TFT에 가져다주는 효과에 대해서는 '1991 Symposium on VLSI Technology'지에 실린 논문 'Hot-carrier induced Ion/Ioff improv ement of offset PMOS TFT'에 자세히 설명되어져 있다. 본 발명에 의하면 상기 LDO구조를 위해 여분의 마스크패턴이 필요하지 않기 때문(top gate 구조이기 때문)에 공정이 간단하다.
상술한 본 발명에 의한 반도체 메모리장치 및 그 제조방법에 의하면, PMOS TFT의 소오스 및 드레인은 두껍게 형성하고 채널은 얇게 형성함으로써 소자의 동작속도 및 접촉특성을 향상시켰으며, 상기 두 불순물 확산영역(소오스 및 드레인)과 게이트 사이에 오프세트 영역을 형성하고, 상기 오프세트영역에 저농도로 불순물이온을 도우프하여 LDO구조의 PMOS TFT를 형성함으로써 부하소자의 전기적 특성을 향상시켰을 뿐만 아니라, 채널영역으로 사용되는 제4의 도전층에 두차례의 불순물이온 도우프공정(질소이온+비소이온)을 행함으로써 온/오프전류비를 7오더 이상으로 하여 1Mμ 이하의 대기전류를 유지할 수 있는 4Mb SRAM 제조를 가능하게 하였으며, PMOS TFT의 드레인과 구동 트랜지스터의 드레인을 연결하는 연결선을 두개의 콘택홀을 통해 형성하지 않고 하나의 콘택홀에 바로 형성함으로써 제조공정을 간단히 하였다. 또한 PMOS TFT의 소오스 및 드레인 또는 LDO구조를 형성하기 위해 별도의 마스크가 필요하지 않다. 상술한 본 발명의 효과들에 의하면 본 발명은 4Mb 이상급 SRAM소자에 적합한 메모리장치 및 제조방법임을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명이 속한 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의해 가능함은 명백하다.

Claims (37)

  1. 두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 반도체 메모리장치에 있어서, 상기 부하소자는, 제1 및 제2도전층이 차례대로 적층된 형태로 형성되고, 그 일부가 일정전원공급선과 연결되는 소오스 ; 제1 및 제2도전층이 차례대로 적층된 형태로 형성되고, 그 일부가 구동트랜지스터의 드레인과 연결되는 드레인 ; 상기 제2도전층을 연장한 형태로 형성되며, 상기 제2도전층만으로 형성되는 채널 ; 상기 소오스 및 드레인과는 소정의 거리로 이격되고, 게이트산화막을 게재하여 상기 채널상에 형성되며 제3도전층으로 형성된 게이트전극으로 구성되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 제1도전층은 상기 제2도전층보다 뚜꺼운 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 제2도전층의 두께는 약 500Å 정도인 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서, 상기 게이트산화막의 두께는 약 800Å∼1,200Å 정도인 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1 항에 있어서, 상기 소정의 거리는 0.3㎛ 이상인 것을 특징으로 하는 반도체 메모리장치.
  6. 제 1 항에 있어서, 상기 일정전원공급선은 제1 및 제2도전층이 차례대로 적층된 형태로 형성된 것을 특징으로 하는 반도체 메모리장치.
  7. 제 1 항에 있어서, 상기 제1,제2 및 제3도전층은 다결정 실리콘인 것을 특징으로 하는 반도체 메모리장치.
  8. 제 1 항에 있어서, 상기 제3도전층의 두께는 약 1,000Å 정도인 것을 특징으로 하는 반도체 메모리장치.
  9. 제 1 항에 있어서, 상기 소오스 및 드레인은 제1의 P형 불순물이온이 고농도로 도우프되어 있고, 상기 소오스 및 드레인과 상기 게이트 사이의 채널영역에는 제2의 P형 불순물 이온이 저농도로 도우프되어 있는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 9 항에 있어서, 상기 제1의 P형 불순물이온은 BF2이온인 것을 특징으로 하는 반도체 메모리장치.
  11. 제 9 항에 있어서, 상기 고농도는 약 1E15이온/㎠으로, 상기 저농도는 약 2E13이온/㎠ 이하로 도우즈된 것을 특징으로 하는 반도체 메모리장치.
  12. 제 1 항에 있어서, 상기 드레인은 하나의 콘택홀을 통해 상기 구동트랜지스터의 드레인과 연결되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 12 항에 있어서, 상기 드레인은 하나의 콘택홀을 통해 상기 구동트랜지스터의 드레인과 연결되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 1 항에 있어서, 상기 제2도전층에는 질소, 및 비소이온이 0.5E15이온/㎠∼3.0E15이온/㎠, 및 1.0E12이온/㎠∼9.0E12이온/㎠의 농도로 도우즈되어 있는 것을 특징으로 하는 반도체 메모리장치.
  15. 두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 반도체 메모리장치에 있어서, 상기 부하소자를 제조하기 위한 공정은, 제1도전층을 형성하는 공정 ; 상기 제1도전층 전면에 제1도전형의 불순물이온을 도우프하는 공정 ; 채널이 형성될 영역의 상기 제1도전층을 제거하는 공정 ; 결과물 전면에 제2도전층을 형성하는 공정 ; 상기 제2도전층 전면에 제1의 제2도전형의 불순물이온을 도우프하는 공정 ; 상기 제1 및 제2도전층을 부분적으로 제거함으로써 소오스, 드레인 및 일정전원선을 형성하는 공정 ; 결과물 전면에 게이트산화막을 형성하는 공정 ; 상기 드레인 및 상기 구동트랜지스터의 드레인이 부분적으로 노출되도록 콘택홀을 형성하는 공정 ; 결과물 전면에 제3도전층을 형성하는 공정 ; 상기 제3도전층 전면에 제2의 제2도전형의 불순물이온을 도우프하는 공정 ; 및 상기 제3도전층을 부분적으로 제거함으로써 드레인, 및 상기 드레인과 상기 구동트랜지스터의 트레인을 연결하는 연결선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  16. 제 15 항에 있어서, 상기 제1도전층을 형성하는 공정은 그 표면이 평탄화된 절연물질층 상에서 진행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  17. 제 15 항에 있어서, 상기 제1,제2 및 제3도전층을 구성하는 물질로 다결정실리콘을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  18. 제 15 항에 있어서, 상기 제1도전층은 상기 제2도전층 보다 두껍게 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  19. 제 18 항에 있어서, 상기 제2도전층은 약 500Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  20. 제 15 항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  21. 제 15 항에 있어서, 상기 제1도전형의 불순불이온으로 BF2이온을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  22. 제 21 항에 있어서, 상기 BF2이온은 약 1E15이온/㎠으로 도우즈되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  23. 제 15 항에 있어서, 상기 제2도전층으로 사용되는 다결정실리콘은, 무결정실리콘을 증착한 후, 약 600℃에서 5시간, N2분위기에서 어닐링하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  24. 제 23 항에 있어서, 상기 무결정실리콘은 저온에서 증착되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  25. 제 24 항에 있어서, 상기 저온은 약 450℃∼500℃인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  26. 제 15 항에 있어서, 상기 제2도전층 전면에 제1의 제2도전형의 불순물이온을 도우즈하는 공정은, 질소이온을 도우프하는 제1공정과 비소이온을 도우프하는 제2공정으로 진행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  27. 제 26 항에 있어서, 상기 질소이온은 약 0.5E15이온/㎠∼3.0E15이온/㎠으로, 상기 비소이온은 약 1.0E12이온/㎠∼9.2E12이온/㎠으로 도우즈되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  28. 제 15 항에 있어서, 상기 게이트산화막을 구성하는 물질로 화학기상 증착법을 이용하여 증착되는 이산화실리콘을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  29. 제 28 항에 있어서, 상기 게이트산화막은 약 800Å∼1,200Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  30. 제 15 항에 있어서, 상기 제3도전층 전면에 제2의 제2도전형의 불순물이온을 도우프하는 공정은, 상기 제3도전층이 약 33Ω/□∼55Ω/□의 저항을 갖도록 POCL3이온을 도우프하는 공정인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  31. 제 15 항에 있어서, 상기 게이트는 상기 소오스 및 드레인과의 거리가 0.3㎛ 이상이 되도록 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  32. 제 26 항에 있어서, 상기 질소이온은 약 2E15이온/㎠으로 도우즈되고, 상기 비소이이온은 약 1E12이온/㎠∼3E12이온/㎠으로 도우즈되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  33. 제 32 항에 있어서, 상기 게이트산화막은 약 800Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  34. 제 32 항에 있어서, 상기 제2의 제2도전형의 불순물이온은 상기 제3도전층의 저항이 약 55Ω/□가 되도록 도우즈되는 것을 특징으로 한느 반도체 메모리장치의 제조방법.
  35. 제 15 항에 있어서, 상기 제3도전층을 부분적으로 제거함으로써 게이트, 및 상기 드레인과 상기 구동트랜지스터의 드레인을 연결하는 연결선을 형성하는 공정은, 상기 제3도전층 전면에 포토레지스트를 도포하는 제1공정, 상기 게이트, 및 상기 드레인과 상기 구동트랜지스터의 드레인을 연결하는 형성을 위한 포토레지스트패턴을 형성하는 제2공정, 상기 포토레지스트패턴을 식각마스크로 하여 상기 제3도전층을 이방성식각하는 제3공정, 및 상기 포토레지스트패턴을 제거하는 제4공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  36. 제 35 항에 있어서, 상기 제3공정이후, 결과물전면에 제1도전형의 불순물이온을 도우프하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  37. 제 36 항에 있어서, 상기 결과물전면에 제1도전형의 불순물이온을 도우프하는 공정에 있어서, 상기 제1도전형의 불순물이온을 약 2E13이온/㎠ 이하의 농도로 도우즈되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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