JP2684975B2 - ボトムゲート型薄膜ｍｏｓトランジスタおよびその製造方法 - Google Patents
ボトムゲート型薄膜ｍｏｓトランジスタおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、例えばＳ
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）の負荷あるいは、液晶表示用駆動素子に
用いられるボトムゲート型のＴＦＴの構造及び製造方法
に関する。
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）の負荷あるいは、液晶表示用駆動素子に
用いられるボトムゲート型のＴＦＴの構造及び製造方法
に関する。
【０００２】
【従来の技術】近年、メモリの容量が増大するにつれ
て、ＳＲＡＭの負荷は高抵抗負荷からＴＦＴ負荷へと移
行しつつある。例えば、高抵抗負荷方式では第１層目に
ゲート電極が、第２層目に低抵抗配線層が、第３層目に
高抵抗層が形成されるが、ＴＦＴ負荷方式では第１層目
及び第２層目は高抵抗負荷方式と同じであるが、第３層
目にＴＦＴゲート電極、第４層目にＴＦＴの基板領域が
それぞれ形成される。
て、ＳＲＡＭの負荷は高抵抗負荷からＴＦＴ負荷へと移
行しつつある。例えば、高抵抗負荷方式では第１層目に
ゲート電極が、第２層目に低抵抗配線層が、第３層目に
高抵抗層が形成されるが、ＴＦＴ負荷方式では第１層目
及び第２層目は高抵抗負荷方式と同じであるが、第３層
目にＴＦＴゲート電極、第４層目にＴＦＴの基板領域が
それぞれ形成される。
【０００３】具体的に、図１０及び図１１に従来のボト
ムゲートＴＦＴ負荷型スタティックＲＡＭ（ＳＲＡＭ）
のメモリセルの断面図及び平面図を示している。なお図
１０の断面は、図１１のII−II′線に沿った断面であ
る。
ムゲートＴＦＴ負荷型スタティックＲＡＭ（ＳＲＡＭ）
のメモリセルの断面図及び平面図を示している。なお図
１０の断面は、図１１のII−II′線に沿った断面であ
る。
【０００４】このようなボトムゲートＴＦＴ負荷型ＳＲ
ＡＭの製造過程を以下に簡単に説明する。 （１）シリコン基板１の主面のＰ型ウェル領域２上にＰ
型不純物領域５を形成し、その後、素子分離酸化シリコ
ン膜６を約５００ｎｍの厚さで形成する。 （２）シリコン基板１を熱酸化して、ＮＭＯＳゲート酸
化シリコン膜８を約２０ｎｍの厚さで形成する。 （３）フォトリソグラフィ技術を用いて、ＮＭＯＳゲー
ト酸化シリコン膜８のパターニングを行い、第１のコン
タクト用ホール７ａ，７ｂ，７ｃを形成する。この第１
のコンタクト用ホールの下部は、次に述べるＮＭＯＳゲ
ート電極形成時のリンの熱拡散によりＮ型高濃度不純物
領域３が形成される。 （４）ＣＶＤ技術を用い、ＮＭＯＳゲート酸化シリコン
膜８上にＮＭＯＳゲート電極９ａ，９ｂ，９ｃ，９ｄを
約３００ｎｍの厚さで形成する。このＮＭＯＳゲート電
極９ａ，９ｂ，９ｃ，９ｄは、多結晶シリコンにリンを
熱拡散させ、その後、高融点金属であるＴｉやＷとシリ
コンの化合物（シリサイド）をスパッタするというポリ
サイド構造である。 （５）フォトリソグラフィ技術を用い、ＮＭＯＳゲート
電極９ａ，９ｂ，９ｃ，９ｄをパターニングし、イオン
注入技術を用いて不純物（リン）を注入することにより
Ｎ型低濃度不純物領域４を形成する。 （６）ＣＶＤ技術を用い、素子分離酸化シリコン膜６、
Ｎ型低濃度不純物領域４、ＮＭＯＳゲート電極９ａ，９
ｂ，９ｃ，９ｄ上に、第１の酸化シリコン膜１０を約１
００ｎｍの厚さで形成する。 （７）エッチング技術を用い、第１の酸化シリコン膜１
０をエッチバックし、イオン注入技術を用いてＮＭＯＳ
ゲート電極９ａ，９ｂ，９ｃ，９ｄ及び第１の酸化シリ
コン膜１０をマスクとして不純物（ヒ素）を注入し、Ｎ
型高濃度不純物領域３を形成する。 （８）ＣＶＤ技術を用い、第２の酸化シリコン膜１１を
約１００ｎｍの厚さで形成する。 （９）フォトリソグラフィ技術を用いて、第２の酸化シ
リコン膜１１に第２のコンタクト用ホール１２ａ，１２
ｂを形成する。 （１０）ＣＶＤ技術を用いて、接地電位線１３を約１０
０ｎｍの厚さで形成する。この接地電位線１３は、高融
点金属であるＴｉやＷとシリコンの化合物（シリサイ
ド）で形成する。 （１１）フォトリソグラフィ技術を用いて、接地電位線
１３を所定形状にパターニングする。 （１２）ＣＶＤ技術を用い、第３の酸化シリコン膜１４
を約１００ｎｍの厚さで形成する。 （１３）フォトリソグラフィ技術を用いて、第２の酸化
シリコン膜１１及び第３の酸化シリコン膜１４に、第３
のコンタクト用ホール１７ａ，１７ｂを形成する。 （１４）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート電極１９ａ，１９ｂとなる多結晶シリコン膜
を約１００ｎｍの厚さで形成する。 （１５）イオン注入技術を用いて不純物（リン）を注入
し、フォトリソグラフィ技術を用いて負荷用ＰＭＯＳト
ランジスタのゲート電極１９ａ，１９ｂを所定形状にパ
ターニングする。 （１６）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート酸化シリコン膜２０を約３０ｎｍの厚さで形
成する。 （１７）フォトリソグラフィ技術を用い、負荷用ＰＭＯ
Ｓトランジスタのゲート酸化シリコン膜２０に、第４の
コンタクト用ホール２２ａ，２２ｂを形成する。 （１８）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タの基板領域２３ａ，２３ｂ及びＶCC電位線２６ａ，２
６ｂを、約５０ｎｍの厚さで形成する。この負荷用ＰＭ
ＯＳトランジスタの基板領域２３ａ，２３ｂ及びＶCC電
位線２６ａ，２６ｂは、アモルファスシリコン膜で形成
する。 （１９）負荷用ＰＭＯＳトランジスタの基板領域２３
ａ，２３ｂ及びＶCC電位線２６ａ，２６ｂに、不純物
（リン）を注入し、その後、フォトリソグラフィ技術に
より所定形状にパターニングする。 （２０）フォトリソグラフィ技術を用い、負荷用ＰＭＯ
ＳトランジスタのＰ型高濃度不純物領域２４ａ，２４ｂ
及びＶCC電位線２６ａ，２６ｂに、不純物（ボロン）を
注入する。 （２１）ＣＶＤ技術を用い、第５の酸化シリコン膜２７
を約１００ｎｍの厚さで形成し、次に第６の酸化シリコ
ン膜２８を約３００ｎｍの厚さで形成し熱処理を行う。 （２２）フォトリソグラフィ技術を用い、駆動用ＮＭＯ
Ｓトランジスタのゲート酸化シリコン膜８、第２の酸化
シリコン膜１１、第３の酸化シリコン膜１４、負荷用Ｐ
ＭＯＳトランジスタのゲート酸化シリコン膜２０、第５
の酸化シリコン膜２７、第６の酸化シリコン膜２８に、
第５のコンタクト用ホール３０ａ，３０ｂを形成する。 （２３）バリアメタル３１ａ，３１ｂ及びアルミ配線３
２ａ，３２ｂを形成し、最後にパッシベーション膜３３
を全面に形成する。
ＡＭの製造過程を以下に簡単に説明する。 （１）シリコン基板１の主面のＰ型ウェル領域２上にＰ
型不純物領域５を形成し、その後、素子分離酸化シリコ
ン膜６を約５００ｎｍの厚さで形成する。 （２）シリコン基板１を熱酸化して、ＮＭＯＳゲート酸
化シリコン膜８を約２０ｎｍの厚さで形成する。 （３）フォトリソグラフィ技術を用いて、ＮＭＯＳゲー
ト酸化シリコン膜８のパターニングを行い、第１のコン
タクト用ホール７ａ，７ｂ，７ｃを形成する。この第１
のコンタクト用ホールの下部は、次に述べるＮＭＯＳゲ
ート電極形成時のリンの熱拡散によりＮ型高濃度不純物
領域３が形成される。 （４）ＣＶＤ技術を用い、ＮＭＯＳゲート酸化シリコン
膜８上にＮＭＯＳゲート電極９ａ，９ｂ，９ｃ，９ｄを
約３００ｎｍの厚さで形成する。このＮＭＯＳゲート電
極９ａ，９ｂ，９ｃ，９ｄは、多結晶シリコンにリンを
熱拡散させ、その後、高融点金属であるＴｉやＷとシリ
コンの化合物（シリサイド）をスパッタするというポリ
サイド構造である。 （５）フォトリソグラフィ技術を用い、ＮＭＯＳゲート
電極９ａ，９ｂ，９ｃ，９ｄをパターニングし、イオン
注入技術を用いて不純物（リン）を注入することにより
Ｎ型低濃度不純物領域４を形成する。 （６）ＣＶＤ技術を用い、素子分離酸化シリコン膜６、
Ｎ型低濃度不純物領域４、ＮＭＯＳゲート電極９ａ，９
ｂ，９ｃ，９ｄ上に、第１の酸化シリコン膜１０を約１
００ｎｍの厚さで形成する。 （７）エッチング技術を用い、第１の酸化シリコン膜１
０をエッチバックし、イオン注入技術を用いてＮＭＯＳ
ゲート電極９ａ，９ｂ，９ｃ，９ｄ及び第１の酸化シリ
コン膜１０をマスクとして不純物（ヒ素）を注入し、Ｎ
型高濃度不純物領域３を形成する。 （８）ＣＶＤ技術を用い、第２の酸化シリコン膜１１を
約１００ｎｍの厚さで形成する。 （９）フォトリソグラフィ技術を用いて、第２の酸化シ
リコン膜１１に第２のコンタクト用ホール１２ａ，１２
ｂを形成する。 （１０）ＣＶＤ技術を用いて、接地電位線１３を約１０
０ｎｍの厚さで形成する。この接地電位線１３は、高融
点金属であるＴｉやＷとシリコンの化合物（シリサイ
ド）で形成する。 （１１）フォトリソグラフィ技術を用いて、接地電位線
１３を所定形状にパターニングする。 （１２）ＣＶＤ技術を用い、第３の酸化シリコン膜１４
を約１００ｎｍの厚さで形成する。 （１３）フォトリソグラフィ技術を用いて、第２の酸化
シリコン膜１１及び第３の酸化シリコン膜１４に、第３
のコンタクト用ホール１７ａ，１７ｂを形成する。 （１４）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート電極１９ａ，１９ｂとなる多結晶シリコン膜
を約１００ｎｍの厚さで形成する。 （１５）イオン注入技術を用いて不純物（リン）を注入
し、フォトリソグラフィ技術を用いて負荷用ＰＭＯＳト
ランジスタのゲート電極１９ａ，１９ｂを所定形状にパ
ターニングする。 （１６）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート酸化シリコン膜２０を約３０ｎｍの厚さで形
成する。 （１７）フォトリソグラフィ技術を用い、負荷用ＰＭＯ
Ｓトランジスタのゲート酸化シリコン膜２０に、第４の
コンタクト用ホール２２ａ，２２ｂを形成する。 （１８）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タの基板領域２３ａ，２３ｂ及びＶCC電位線２６ａ，２
６ｂを、約５０ｎｍの厚さで形成する。この負荷用ＰＭ
ＯＳトランジスタの基板領域２３ａ，２３ｂ及びＶCC電
位線２６ａ，２６ｂは、アモルファスシリコン膜で形成
する。 （１９）負荷用ＰＭＯＳトランジスタの基板領域２３
ａ，２３ｂ及びＶCC電位線２６ａ，２６ｂに、不純物
（リン）を注入し、その後、フォトリソグラフィ技術に
より所定形状にパターニングする。 （２０）フォトリソグラフィ技術を用い、負荷用ＰＭＯ
ＳトランジスタのＰ型高濃度不純物領域２４ａ，２４ｂ
及びＶCC電位線２６ａ，２６ｂに、不純物（ボロン）を
注入する。 （２１）ＣＶＤ技術を用い、第５の酸化シリコン膜２７
を約１００ｎｍの厚さで形成し、次に第６の酸化シリコ
ン膜２８を約３００ｎｍの厚さで形成し熱処理を行う。 （２２）フォトリソグラフィ技術を用い、駆動用ＮＭＯ
Ｓトランジスタのゲート酸化シリコン膜８、第２の酸化
シリコン膜１１、第３の酸化シリコン膜１４、負荷用Ｐ
ＭＯＳトランジスタのゲート酸化シリコン膜２０、第５
の酸化シリコン膜２７、第６の酸化シリコン膜２８に、
第５のコンタクト用ホール３０ａ，３０ｂを形成する。 （２３）バリアメタル３１ａ，３１ｂ及びアルミ配線３
２ａ，３２ｂを形成し、最後にパッシベーション膜３３
を全面に形成する。
【０００５】以上のような技術は、特開平２−２９５１
６４号公報に記載されている。なお図１０及び図１１に
おいて、２５ａ，２５ｂはＰＭＯＳチャネル領域であ
る。
６４号公報に記載されている。なお図１０及び図１１に
おいて、２５ａ，２５ｂはＰＭＯＳチャネル領域であ
る。
【０００６】図３にボトムゲートＴＦＴ負荷型ＳＲＡＭ
におけるメモリセルの回路構成を示している。なお、図
３に示すメモリセルは、図１０の構造二組で構成され
る。
におけるメモリセルの回路構成を示している。なお、図
３に示すメモリセルは、図１０の構造二組で構成され
る。
【０００７】図３において、Ｔｒ1 ，Ｔｒ2 は第１，第
２の駆動用ＮＭＯＳトランジスタ、Ｔｒ5 ，Ｔｒ6 は第
１，第２の負荷用ＰＭＯＳトランジスタ、Ｔｒ3 ，Ｔｒ
4 は第１，第２のデータ読み書きのための転送用ＮＭＯ
Ｓトランジスタ、ＷＬは第１，第２の転送用ＮＭＯＳト
ランジスタのゲート電極、ＢＬ，ＢＬ（反転）は一対の
ビット線である。またＶCCはＶCC電位線の電位を、ＧＮ
Ｄはグランドの電位を与える。
２の駆動用ＮＭＯＳトランジスタ、Ｔｒ5 ，Ｔｒ6 は第
１，第２の負荷用ＰＭＯＳトランジスタ、Ｔｒ3 ，Ｔｒ
4 は第１，第２のデータ読み書きのための転送用ＮＭＯ
Ｓトランジスタ、ＷＬは第１，第２の転送用ＮＭＯＳト
ランジスタのゲート電極、ＢＬ，ＢＬ（反転）は一対の
ビット線である。またＶCCはＶCC電位線の電位を、ＧＮ
Ｄはグランドの電位を与える。
【０００８】第１の駆動用ＮＭＯＳトランジスタＴｒ1
（または第２の駆動用ＮＭＯＳトランジスタＴｒ2 ）の
ゲートＧはＮＭＯＳゲート電極９ｂ（またはＮＭＯＳゲ
ート電極９ｄ）に、第１の負荷用ＰＭＯＳトランジスタ
Ｔｒ5 （または第２の負荷用ＰＭＯＳトランジスタＴｒ
6 ）のゲートＧはＰＭＯＳゲート電極１９ｂ（またはＰ
ＭＯＳゲート電極１９ａ）に、第１の転送用ＮＭＯＳト
ランジスタＴｒ3 （または第２の転送用ＮＭＯＳトラン
ジスタＴｒ4 ）のゲート電極ＷＬはＮＭＯＳゲート電極
９ｃ（またはＮＭＯＳゲート電極９ａ）にそれぞれ対応
している。
（または第２の駆動用ＮＭＯＳトランジスタＴｒ2 ）の
ゲートＧはＮＭＯＳゲート電極９ｂ（またはＮＭＯＳゲ
ート電極９ｄ）に、第１の負荷用ＰＭＯＳトランジスタ
Ｔｒ5 （または第２の負荷用ＰＭＯＳトランジスタＴｒ
6 ）のゲートＧはＰＭＯＳゲート電極１９ｂ（またはＰ
ＭＯＳゲート電極１９ａ）に、第１の転送用ＮＭＯＳト
ランジスタＴｒ3 （または第２の転送用ＮＭＯＳトラン
ジスタＴｒ4 ）のゲート電極ＷＬはＮＭＯＳゲート電極
９ｃ（またはＮＭＯＳゲート電極９ａ）にそれぞれ対応
している。
【０００９】このメモリセルの動作を簡単に説明する。
【００１０】いま仮に、第１の負荷用ＰＭＯＳトランジ
スタＴｒ5 のドレインＤと第１の駆動用ＮＭＯＳトラン
ジスタＴｒ1 のドレインＤとの接続点Ｎ1 に、第１の転
送用ＮＭＯＳトランジスタＴｒ3 を介してビット線ＢＬ
（反転）から“Ｌ”レベルが書き込まれ、第２の負荷用
ＰＭＯＳトランジスタＴｒ6 のドレインＤと第２の駆動
用ＮＭＯＳトランジスタＴｒ2 のドレインＤとの接続点
Ｎ2 に、第２の転送用ＮＭＯＳトランジスタＴｒ4 を介
してビット線ＢＬから“Ｈ”レベルが書き込まれている
とする。
スタＴｒ5 のドレインＤと第１の駆動用ＮＭＯＳトラン
ジスタＴｒ1 のドレインＤとの接続点Ｎ1 に、第１の転
送用ＮＭＯＳトランジスタＴｒ3 を介してビット線ＢＬ
（反転）から“Ｌ”レベルが書き込まれ、第２の負荷用
ＰＭＯＳトランジスタＴｒ6 のドレインＤと第２の駆動
用ＮＭＯＳトランジスタＴｒ2 のドレインＤとの接続点
Ｎ2 に、第２の転送用ＮＭＯＳトランジスタＴｒ4 を介
してビット線ＢＬから“Ｈ”レベルが書き込まれている
とする。
【００１１】この場合、第１の駆動用ＮＭＯＳトランジ
スタＴｒ1 はそのゲートＧに“Ｈ”レベルが与えられる
ためＯＮ状態、第１の負荷用ＰＭＯＳトランジスタＴｒ
5 はそのゲートＧに“Ｈ”レベルが与えられるためＯＦ
Ｆ状態となり、接続点Ｎ1 がグランドＧＮＤとの接続に
より“Ｌ”レベルを保持する。また、第２の駆動用ＮＭ
ＯＳトランジスタＴｒ2 はそのゲートＧに“Ｌ”レベル
が与えられるためＯＦＦ状態、第２の負荷用ＰＭＯＳト
ランジスタＴｒ6 はそのゲートＧに“Ｌ”レベルが与え
られるためＯＮ状態となり、接続点Ｎ2 が第２の負荷用
ＰＭＯＳトランジスタＴｒ6 のＯＮ状態を介して直流電
源ＶCCに接続されるので“Ｈ”レベルを保持する。
スタＴｒ1 はそのゲートＧに“Ｈ”レベルが与えられる
ためＯＮ状態、第１の負荷用ＰＭＯＳトランジスタＴｒ
5 はそのゲートＧに“Ｈ”レベルが与えられるためＯＦ
Ｆ状態となり、接続点Ｎ1 がグランドＧＮＤとの接続に
より“Ｌ”レベルを保持する。また、第２の駆動用ＮＭ
ＯＳトランジスタＴｒ2 はそのゲートＧに“Ｌ”レベル
が与えられるためＯＦＦ状態、第２の負荷用ＰＭＯＳト
ランジスタＴｒ6 はそのゲートＧに“Ｌ”レベルが与え
られるためＯＮ状態となり、接続点Ｎ2 が第２の負荷用
ＰＭＯＳトランジスタＴｒ6 のＯＮ状態を介して直流電
源ＶCCに接続されるので“Ｈ”レベルを保持する。
【００１２】
【発明が解決しようとする課題】ところで、このように
接続点Ｎ1 が“Ｌ”レベル、接続点Ｎ2 が“Ｈ”レベル
を保持しているとすると、第１の駆動用ＮＭＯＳトラン
ジスタＴｒ1 と第２の負荷用ＰＭＯＳトランジスタＴｒ
6 とがＯＮ状態となっており、第２の駆動用ＮＭＯＳト
ランジスタＴｒ2 と第１の負荷用ＰＭＯＳトランジスタ
Ｔｒ5 とがＯＦＦ状態となっている。
接続点Ｎ1 が“Ｌ”レベル、接続点Ｎ2 が“Ｈ”レベル
を保持しているとすると、第１の駆動用ＮＭＯＳトラン
ジスタＴｒ1 と第２の負荷用ＰＭＯＳトランジスタＴｒ
6 とがＯＮ状態となっており、第２の駆動用ＮＭＯＳト
ランジスタＴｒ2 と第１の負荷用ＰＭＯＳトランジスタ
Ｔｒ5 とがＯＦＦ状態となっている。
【００１３】メモリセルを流れる電流（スタンバイ電
流）は、ＯＦＦ状態にあるトランジスタのリーク電流で
決まる。従って、上述の場合のリーク電流は第２の駆動
用ＮＭＯＳトランジスタＴｒ2 と第１の負荷用ＰＭＯＳ
トランジスタＴｒ5 のリーク電流の和となる。しかし、
バルクトランジスタである第２の駆動用ＮＭＯＳトラン
ジスタＴｒ2 のリーク電流は実際には少ないので、スタ
ンバイ電流は第１の負荷用ＰＭＯＳトランジスタＴｒ5
を流れるリーク電流に支配される。
流）は、ＯＦＦ状態にあるトランジスタのリーク電流で
決まる。従って、上述の場合のリーク電流は第２の駆動
用ＮＭＯＳトランジスタＴｒ2 と第１の負荷用ＰＭＯＳ
トランジスタＴｒ5 のリーク電流の和となる。しかし、
バルクトランジスタである第２の駆動用ＮＭＯＳトラン
ジスタＴｒ2 のリーク電流は実際には少ないので、スタ
ンバイ電流は第１の負荷用ＰＭＯＳトランジスタＴｒ5
を流れるリーク電流に支配される。
【００１４】従来技術によるこのようなボトムゲート型
ＳＲＡＭの製造方法においては、図１０，図１２のメモ
リセルの製造方法を示す一部分の工程図である図１２に
示すように、負荷のＰＭＯＳトランジスタのソース・ド
レイン領域であるＰ型高濃度不純物領域２４ａを形成す
る際にフォトリソグラフィ技術を用いている。Ｐ型高濃
度不純物領域２４ａ及びＶCC電位線２６ａ，２６ｂ以外
の領域は、フォトレジスト３４で覆われている。しか
し、フォトリソグラフィ技術を用いると、どうしても目
ズレが生じてしまう。
ＳＲＡＭの製造方法においては、図１０，図１２のメモ
リセルの製造方法を示す一部分の工程図である図１２に
示すように、負荷のＰＭＯＳトランジスタのソース・ド
レイン領域であるＰ型高濃度不純物領域２４ａを形成す
る際にフォトリソグラフィ技術を用いている。Ｐ型高濃
度不純物領域２４ａ及びＶCC電位線２６ａ，２６ｂ以外
の領域は、フォトレジスト３４で覆われている。しか
し、フォトリソグラフィ技術を用いると、どうしても目
ズレが生じてしまう。
【００１５】例えば、図１２のＡ−Ａ′方向に目ズレが
生じた場合、負荷用ＰＭＯＳトランジスタのゲート電極
１９ａとソース・ドレイン領域であるＰ型高濃度不純物
領域２４ａとのオーバーラップ量が異なってきて、実効
的なチャネル長が変化することになる。実際のメモリセ
ルにおいては、図３に示すように負荷としてのＰＭＯＳ
トランジスタＴｒ5 とＴｒ6 の二つで一つのメモリセル
を構成しているので、このようにＰ型高濃度不純物領域
２４ａ形成時のフォトリソグラフィの目ズレが生じる
と、負荷用ＰＭＯＳトランジスタＴｒ5 とＴｒ6 の特性
にアンバランスが生じ、上述のスタンバイ電流値に差が
生じることになる。つまり、負荷用ＰＭＯＳトランジス
タＴｒ5 ，Ｔｒ6 のＯＦＦ電流値に差が生じたとする
と、負荷用ＰＭＯＳトランジスタＴｒ5 がＯＦＦ状態の
場合（接点Ｎ1 が“Ｌ”レベル）と負荷用ＰＭＯＳトラ
ンジスタＴｒ6 がＯＦＦ状態の場合（接点Ｎ2 が“Ｌ”
レベル）とでスタンバイ電流値に差が生じることになる
のである。
生じた場合、負荷用ＰＭＯＳトランジスタのゲート電極
１９ａとソース・ドレイン領域であるＰ型高濃度不純物
領域２４ａとのオーバーラップ量が異なってきて、実効
的なチャネル長が変化することになる。実際のメモリセ
ルにおいては、図３に示すように負荷としてのＰＭＯＳ
トランジスタＴｒ5 とＴｒ6 の二つで一つのメモリセル
を構成しているので、このようにＰ型高濃度不純物領域
２４ａ形成時のフォトリソグラフィの目ズレが生じる
と、負荷用ＰＭＯＳトランジスタＴｒ5 とＴｒ6 の特性
にアンバランスが生じ、上述のスタンバイ電流値に差が
生じることになる。つまり、負荷用ＰＭＯＳトランジス
タＴｒ5 ，Ｔｒ6 のＯＦＦ電流値に差が生じたとする
と、負荷用ＰＭＯＳトランジスタＴｒ5 がＯＦＦ状態の
場合（接点Ｎ1 が“Ｌ”レベル）と負荷用ＰＭＯＳトラ
ンジスタＴｒ6 がＯＦＦ状態の場合（接点Ｎ2 が“Ｌ”
レベル）とでスタンバイ電流値に差が生じることになる
のである。
【００１６】今、一方の負荷用ＰＭＯＳトランジスタの
ＯＦＦ電流値が非常に小さく、他方の負荷用ＰＭＯＳト
ランジスタのＯＦＦ電流値が非常に大きいと仮定する
と、ＳＲＡＭの待機時における消費電力はＯＦＦ電流値
の大きい負荷用ＰＭＯＳトランジスタがＯＦＦ状態であ
る時の方が大きくなる。上記消費電力には規格値があ
り、上述のようなことが起こり製品が規格値を満たさな
かった場合、その製品は不良品となってしまう。
ＯＦＦ電流値が非常に小さく、他方の負荷用ＰＭＯＳト
ランジスタのＯＦＦ電流値が非常に大きいと仮定する
と、ＳＲＡＭの待機時における消費電力はＯＦＦ電流値
の大きい負荷用ＰＭＯＳトランジスタがＯＦＦ状態であ
る時の方が大きくなる。上記消費電力には規格値があ
り、上述のようなことが起こり製品が規格値を満たさな
かった場合、その製品は不良品となってしまう。
【００１７】その上、ＯＦＦ電流値だけでなくＯＮ電流
値にも差が生じ、データ保持特性にも影響を及ぼす。こ
の場合は、ＯＮ状態にある負荷用ＰＭＯＳトランジスタ
のＯＮ電流値の大小がデータ保持特性の良否を決定す
る。
値にも差が生じ、データ保持特性にも影響を及ぼす。こ
の場合は、ＯＮ状態にある負荷用ＰＭＯＳトランジスタ
のＯＮ電流値の大小がデータ保持特性の良否を決定す
る。
【００１８】以上述べたように負荷用ＰＭＯＳトランジ
スタＴｒ5 ，Ｔｒ6 の特性にアンバランスが生じると、
待機時の消費電力やデータ保持特性に差が生じ、製造歩
留まりに影響を及ぼすことになる。
スタＴｒ5 ，Ｔｒ6 の特性にアンバランスが生じると、
待機時の消費電力やデータ保持特性に差が生じ、製造歩
留まりに影響を及ぼすことになる。
【００１９】また、第１，第２の負荷用ＰＭＯＳトラン
ジスタＴｒ5 ，Ｔｒ6 は、第１，第２の駆動用ＮＭＯＳ
トランジスタＴｒ1 ，Ｔｒ2 及び第１，第２の転送用Ｎ
ＭＯＳトランジスタＴｒ3 ，Ｔｒ4 の上部に形成される
ため、チャネル領域２５ａ，２５ｂを大きくしようとす
ると、面積が大きくなるという問題点もあった。
ジスタＴｒ5 ，Ｔｒ6 は、第１，第２の駆動用ＮＭＯＳ
トランジスタＴｒ1 ，Ｔｒ2 及び第１，第２の転送用Ｎ
ＭＯＳトランジスタＴｒ3 ，Ｔｒ4 の上部に形成される
ため、チャネル領域２５ａ，２５ｂを大きくしようとす
ると、面積が大きくなるという問題点もあった。
【００２０】本発明の目的は、負荷用ＰＭＯＳトランジ
スタのソース・ドレイン領域形成時のフォトリソグラフ
ィの目ズレにより、負荷用ＰＭＯＳトランジスタの特性
がアンバランスになるのを防ぎ、製造歩留まりを向上さ
せることにある。
スタのソース・ドレイン領域形成時のフォトリソグラフ
ィの目ズレにより、負荷用ＰＭＯＳトランジスタの特性
がアンバランスになるのを防ぎ、製造歩留まりを向上さ
せることにある。
【００２１】本発明の他の目的は、負荷用ＰＭＯＳトラ
ンジスタの形成面積を小さくすることにある。
ンジスタの形成面積を小さくすることにある。
【００２２】
【課題を解決するための手段】本発明のボトムゲート型
薄膜ＭＯＳトランジスタの製造方法は、半導体基板上の
絶縁膜に溝部を形成する工程と、前記溝部内にゲート電
極、ゲート絶縁膜、チャネル予定領域を含む基板領域、
絶縁膜を順次埋め込む工程と、前記絶縁膜をマスクとし
てイオン注入により前記基板領域にソース・ドレイン領
域を自己整合的に形成する工程とを含むことを特徴とす
る。
薄膜ＭＯＳトランジスタの製造方法は、半導体基板上の
絶縁膜に溝部を形成する工程と、前記溝部内にゲート電
極、ゲート絶縁膜、チャネル予定領域を含む基板領域、
絶縁膜を順次埋め込む工程と、前記絶縁膜をマスクとし
てイオン注入により前記基板領域にソース・ドレイン領
域を自己整合的に形成する工程とを含むことを特徴とす
る。
【００２３】また、本発明のボトムゲート型薄膜ＭＯＳ
トランジスタは、半導体基板上の絶縁膜に形成された溝
部内にゲート電極、ゲート絶縁膜、チャネル領域を含む
基板領域、絶縁膜が順次埋め込まれ、前記絶縁膜に対し
て自己整合的に形成された前記基板領域に設けられたソ
ース・ドレイン領域とを有することを特徴とする。
トランジスタは、半導体基板上の絶縁膜に形成された溝
部内にゲート電極、ゲート絶縁膜、チャネル領域を含む
基板領域、絶縁膜が順次埋め込まれ、前記絶縁膜に対し
て自己整合的に形成された前記基板領域に設けられたソ
ース・ドレイン領域とを有することを特徴とする。
【００２４】
【作用】本発明によるボトムゲートＴＦＴ負荷型ＳＲＡ
Ｍでは、負荷用ＰＭＯＳトランジスタのソース・ドレイ
ン領域であるＰ型高濃度不純物領域を形成する際に、フ
ォトレジストを用いずに自己整合的に不純物（ボロン）
の注入を行うので、目ズレの心配がなく負荷用ＰＭＯＳ
トランジスタの特性にアンバランスが生じることはな
い。つまり、負荷用ＰＭＯＳトランジスタのＯＮ，ＯＦ
Ｆ電流値にアンバランスが生じることはなく、待機時に
おける消費電力，データ保持特性に差が生じることはな
いので製造歩留まりの向上が期待できる。
Ｍでは、負荷用ＰＭＯＳトランジスタのソース・ドレイ
ン領域であるＰ型高濃度不純物領域を形成する際に、フ
ォトレジストを用いずに自己整合的に不純物（ボロン）
の注入を行うので、目ズレの心配がなく負荷用ＰＭＯＳ
トランジスタの特性にアンバランスが生じることはな
い。つまり、負荷用ＰＭＯＳトランジスタのＯＮ，ＯＦ
Ｆ電流値にアンバランスが生じることはなく、待機時に
おける消費電力，データ保持特性に差が生じることはな
いので製造歩留まりの向上が期待できる。
【００２５】また、負荷用ＰＭＯＳトランジスタのチャ
ネル領域と、チャネル領域に対向する負荷用ＰＭＯＳト
ランジスタのゲート酸化シリコン膜及びゲート電極と
を、駆動用ＮＭＯＳトランジスタのゲート電極と負荷用
ＰＭＯＳトランジスタのゲート電極の間に形成された酸
化シリコン膜に掘られた溝部に形成するため、チャネル
領域を大きくしても面積は増大しない。
ネル領域と、チャネル領域に対向する負荷用ＰＭＯＳト
ランジスタのゲート酸化シリコン膜及びゲート電極と
を、駆動用ＮＭＯＳトランジスタのゲート電極と負荷用
ＰＭＯＳトランジスタのゲート電極の間に形成された酸
化シリコン膜に掘られた溝部に形成するため、チャネル
領域を大きくしても面積は増大しない。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２７】（第１実施例）図１に本発明の第１実施例
に係るボトムゲートＴＦＴ負荷型ＳＲＡＭの断面構造
図、図２に平面図、図４〜図９に製造手順を示してあ
る。なお図１の断面は、図２のＩ−Ｉ′線断面である。
また、図３は第１実施例のメモリセルの回路図である。
に係るボトムゲートＴＦＴ負荷型ＳＲＡＭの断面構造
図、図２に平面図、図４〜図９に製造手順を示してあ
る。なお図１の断面は、図２のＩ−Ｉ′線断面である。
また、図３は第１実施例のメモリセルの回路図である。
【００２８】本実施例において、従来例と異なる構成
は、図１と図１０を比較すれば判るように、駆動用ＮＭ
ＯＳトランジスタのゲート電極９ｂと負荷用ＰＭＯＳト
ランジスタのゲート電極１９ａとの間に形成された酸化
シリコン膜１５に溝部１６ａが設けられているというこ
とである。
は、図１と図１０を比較すれば判るように、駆動用ＮＭ
ＯＳトランジスタのゲート電極９ｂと負荷用ＰＭＯＳト
ランジスタのゲート電極１９ａとの間に形成された酸化
シリコン膜１５に溝部１６ａが設けられているというこ
とである。
【００２９】その他の構成は、図１０と同じであり、し
たがって同一の構成要素には、同一の参照番号を付して
示している。
たがって同一の構成要素には、同一の参照番号を付して
示している。
【００３０】このような構造のボトムゲートＴＦＴ負荷
型ＳＲＡＭの製造手順を以下に説明する。 （１）図４に示すように、シリコン基板１の主面のＰ型
ウェル領域２上にＰ型不純物領域５を形成し、その後、
素子分離酸化シリコン膜６を約５００ｎｍの厚さで形成
する。 （２）シリコン基板１を熱酸化して、ＮＭＯＳゲート酸
化シリコン膜８を約２０ｎｍの厚さで形成する。 （３）図５に示すように、フォトリソグラフィ技術を用
い、ＮＭＯＳゲート酸化シリコン膜８のパターニングを
行い、第１のコンタクト用ホール７ａを形成する。この
第１のコンタクト用ホールの下部は、次に述べるＮＭＯ
Ｓゲート電極形成時のリンの熱拡散によりＮ型高濃度不
純物領域３が形成される。 （４）ＣＶＤ技術を用い、ＮＭＯＳゲート酸化シリコン
膜８上にＮＭＯＳゲート電極９ａ，９ｂ，９ｃ，９ｄを
約３００ｎｍの厚さで形成する。このＮＭＯＳゲート電
極９ａ，９ｂ，９ｃ，９ｄは、多結晶シリコンにリンを
熱拡散させ、その後、高融点金属であるＴｉやＷとシリ
コンの化合物（シリサイド）をスパッタするというポリ
サイド構造である。 （５）フォトリソグラフィ技術を用い、ＮＭＯＳゲート
電極９ａ，９ｂ，９ｃ，９ｄをパターニングし、イオン
注入技術を用いて不純物（リン）を注入することにより
Ｎ型低濃度不純物領域４を形成する。 （６）ＣＶＤ技術を用い、素子分離酸化シリコン膜６、
Ｎ型低濃度不純物領域４、ＮＭＯＳゲート電極９ａ，９
ｂ，９ｃ，９ｄ上に、第１の酸化シリコン膜１０を約１
００ｎｍの厚さで形成する。 （７）エッチング技術を用い、第１の酸化シリコン膜１
０をエッチバックし、イオン注入技術を用いてＮＭＯＳ
ゲート電極９ａ，９ｂ，９ｃ，９ｄ及び第１の酸化シリ
コン膜１０をマスクとして不純物（ヒ素）を注入し、Ｎ
型高濃度不純物領域３を形成する。 （８）ＣＶＤ技術を用い、第２の酸化シリコン膜１１を
約１００ｎｍの厚さで形成する。 （９）図６に示すように、フォトリソグラフィ技術を用
いて、第２の酸化シリコン膜１１に第２のコンタクト用
ホール１２ａ，１２ｂを形成する。 （１０）ＣＶＤ技術を用いて、接地電位線１３を約１０
０ｎｍの厚さで形成する。この接地電位線１３は、高融
点金属であるＴｉやＷとシリコンの化合物（シリサイ
ド）で形成する。 （１１）フォトリソグラフィ技術を用いて、接地電位線
１３を所定形状にパターニングする。 （１２）ＣＶＤ技術を用い、第３の酸化シリコン膜１４
を約１００ｎｍの厚さで形成する。 （１３）ＣＶＤ技術を用い、第３の酸化シリコン膜１４
上に第４の酸化シリコン膜１５を約３００ｎｍの厚さで
形成し、熱処理を行う。その後、エッチング技術を用
い、第４の酸化シリコン膜１５に溝１６ａ，１６ｂを順
テーパー型となるように形成する。 （１４）図７に示すように、フォトリソグラフィ技術を
用いて、第２の酸化シリコン膜１１、第３の酸化シリコ
ン膜１４及び第４の酸化シリコン膜１５に、第３のコン
タクト用ホール１７ａ，１７ｂを形成する。 （１５）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート電極１９ａ，１９ｂとなる多結晶シリコン膜
を約１００ｎｍの厚さで形成する。 （１６）イオン注入技術を用いて不純物（リン）を注入
し、フォトリソグラフィ技術を用いて負荷用ＰＭＯＳト
ランジスタのゲート電極１９ａ，１９ｂを所定形状にパ
ターニングする。この際、負荷用ＰＭＯＳトランジスタ
のチャネル領域２５ａ，２５ｂに対向するゲート電極部
１８ａ，１８ｂは、溝部１６ａ，１６ｂに埋め込まれる
ようにする。 （１７）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート酸化シリコン膜２０を、約３０ｎｍの厚さで
形成する。この際、負荷用ＰＭＯＳトランジスタのチャ
ネル領域２５ａ，２５ｂに対向するゲート酸化シリコン
膜２１ａ，２１ｂは溝部１６ａ，１６ｂに埋め込まれる
ようにする。 （１８）フォトリソグラフィ技術を用い、負荷用ＰＭＯ
Ｓトランジスタのゲート酸化シリコン膜２０に、第４の
コンタクト用ホール２２ａ，２２ｂを形成する。 （１９）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タの基板領域２３ａ，２３ｂ及びＶCC電位線２６ａ，２
６ｂを、約５０ｎｍの厚さで形成する。この負荷用ＰＭ
ＯＳトランジスタの基板領域２３ａ，２３ｂ及びＶCC電
位線２６ａ，２６ｂは、アモルファスシリコン膜で形成
する。 （２０）負荷用ＰＭＯＳトランジスタの基板領域２３
ａ，２３ｂ及びＶCC電位線２６ａ，２６ｂに不純物（リ
ン）を注入し、その後フォトリソグラフィ技術により所
定形状にパターニングする。 （２１）ＣＶＤ技術を用い、第５の酸化シリコン膜２７
を約１００ｎｍの厚さで形成し、次に第６の酸化シリコ
ン膜２８を約３００ｎｍの厚さで形成し、熱処理を行
う。 （２２）エッチング技術により、第５の酸化シリコン膜
２７及び第６の酸化シリコン膜２８を、図８に示すよう
な形状となるようにエッチバックを行い、その後、イオ
ン注入技術により、負荷用ＰＭＯＳトランジスタのＰ型
高濃度不純物領域２４ａ，２４ｂ及びＶCC電位線２６
ａ，２６ｂに不純物（ボロン）を注入する。この不純物
（ボロン）は、埋め込まれた第５の酸化シリコン膜２７
及び第６の酸化シリコン膜２８をマスクとして注入する
ので、負荷用ＰＭＯＳトランジスタのチャネル領域２５
ａ，２５ｂとソース・ドレイン領域であるＰ型高濃度不
純物領域２４ａ，２４ｂが自己整合的に形成されてい
る。 （２３）図９に示すように、ＣＶＤ技術を用い、第７の
酸化シリコン膜２９を約３００ｎｍの厚さで形成する。 （２４）フォトリソグラフィ技術を用い、駆動用ＮＭＯ
Ｓトランジスタのゲート酸化シリコン膜８、第２の酸化
シリコン膜１１、第３の酸化シリコン膜１４、第４の酸
化シリコン膜１５、第５の酸化シリコン膜２７、第７の
酸化シリコン膜２９に第５のコンタクト用ホール３０
ａ，３０ｂを形成する。 （２５）バリアメタル３１ａ，３１ｂ及びアルミ配線３
２ａ，３２ｂを形成する。 （２６）その後、パッシベーション膜３３を形成する
と、最終的に図１で示される断面構造となる。
型ＳＲＡＭの製造手順を以下に説明する。 （１）図４に示すように、シリコン基板１の主面のＰ型
ウェル領域２上にＰ型不純物領域５を形成し、その後、
素子分離酸化シリコン膜６を約５００ｎｍの厚さで形成
する。 （２）シリコン基板１を熱酸化して、ＮＭＯＳゲート酸
化シリコン膜８を約２０ｎｍの厚さで形成する。 （３）図５に示すように、フォトリソグラフィ技術を用
い、ＮＭＯＳゲート酸化シリコン膜８のパターニングを
行い、第１のコンタクト用ホール７ａを形成する。この
第１のコンタクト用ホールの下部は、次に述べるＮＭＯ
Ｓゲート電極形成時のリンの熱拡散によりＮ型高濃度不
純物領域３が形成される。 （４）ＣＶＤ技術を用い、ＮＭＯＳゲート酸化シリコン
膜８上にＮＭＯＳゲート電極９ａ，９ｂ，９ｃ，９ｄを
約３００ｎｍの厚さで形成する。このＮＭＯＳゲート電
極９ａ，９ｂ，９ｃ，９ｄは、多結晶シリコンにリンを
熱拡散させ、その後、高融点金属であるＴｉやＷとシリ
コンの化合物（シリサイド）をスパッタするというポリ
サイド構造である。 （５）フォトリソグラフィ技術を用い、ＮＭＯＳゲート
電極９ａ，９ｂ，９ｃ，９ｄをパターニングし、イオン
注入技術を用いて不純物（リン）を注入することにより
Ｎ型低濃度不純物領域４を形成する。 （６）ＣＶＤ技術を用い、素子分離酸化シリコン膜６、
Ｎ型低濃度不純物領域４、ＮＭＯＳゲート電極９ａ，９
ｂ，９ｃ，９ｄ上に、第１の酸化シリコン膜１０を約１
００ｎｍの厚さで形成する。 （７）エッチング技術を用い、第１の酸化シリコン膜１
０をエッチバックし、イオン注入技術を用いてＮＭＯＳ
ゲート電極９ａ，９ｂ，９ｃ，９ｄ及び第１の酸化シリ
コン膜１０をマスクとして不純物（ヒ素）を注入し、Ｎ
型高濃度不純物領域３を形成する。 （８）ＣＶＤ技術を用い、第２の酸化シリコン膜１１を
約１００ｎｍの厚さで形成する。 （９）図６に示すように、フォトリソグラフィ技術を用
いて、第２の酸化シリコン膜１１に第２のコンタクト用
ホール１２ａ，１２ｂを形成する。 （１０）ＣＶＤ技術を用いて、接地電位線１３を約１０
０ｎｍの厚さで形成する。この接地電位線１３は、高融
点金属であるＴｉやＷとシリコンの化合物（シリサイ
ド）で形成する。 （１１）フォトリソグラフィ技術を用いて、接地電位線
１３を所定形状にパターニングする。 （１２）ＣＶＤ技術を用い、第３の酸化シリコン膜１４
を約１００ｎｍの厚さで形成する。 （１３）ＣＶＤ技術を用い、第３の酸化シリコン膜１４
上に第４の酸化シリコン膜１５を約３００ｎｍの厚さで
形成し、熱処理を行う。その後、エッチング技術を用
い、第４の酸化シリコン膜１５に溝１６ａ，１６ｂを順
テーパー型となるように形成する。 （１４）図７に示すように、フォトリソグラフィ技術を
用いて、第２の酸化シリコン膜１１、第３の酸化シリコ
ン膜１４及び第４の酸化シリコン膜１５に、第３のコン
タクト用ホール１７ａ，１７ｂを形成する。 （１５）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート電極１９ａ，１９ｂとなる多結晶シリコン膜
を約１００ｎｍの厚さで形成する。 （１６）イオン注入技術を用いて不純物（リン）を注入
し、フォトリソグラフィ技術を用いて負荷用ＰＭＯＳト
ランジスタのゲート電極１９ａ，１９ｂを所定形状にパ
ターニングする。この際、負荷用ＰＭＯＳトランジスタ
のチャネル領域２５ａ，２５ｂに対向するゲート電極部
１８ａ，１８ｂは、溝部１６ａ，１６ｂに埋め込まれる
ようにする。 （１７）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タのゲート酸化シリコン膜２０を、約３０ｎｍの厚さで
形成する。この際、負荷用ＰＭＯＳトランジスタのチャ
ネル領域２５ａ，２５ｂに対向するゲート酸化シリコン
膜２１ａ，２１ｂは溝部１６ａ，１６ｂに埋め込まれる
ようにする。 （１８）フォトリソグラフィ技術を用い、負荷用ＰＭＯ
Ｓトランジスタのゲート酸化シリコン膜２０に、第４の
コンタクト用ホール２２ａ，２２ｂを形成する。 （１９）ＣＶＤ技術を用い、負荷用ＰＭＯＳトランジス
タの基板領域２３ａ，２３ｂ及びＶCC電位線２６ａ，２
６ｂを、約５０ｎｍの厚さで形成する。この負荷用ＰＭ
ＯＳトランジスタの基板領域２３ａ，２３ｂ及びＶCC電
位線２６ａ，２６ｂは、アモルファスシリコン膜で形成
する。 （２０）負荷用ＰＭＯＳトランジスタの基板領域２３
ａ，２３ｂ及びＶCC電位線２６ａ，２６ｂに不純物（リ
ン）を注入し、その後フォトリソグラフィ技術により所
定形状にパターニングする。 （２１）ＣＶＤ技術を用い、第５の酸化シリコン膜２７
を約１００ｎｍの厚さで形成し、次に第６の酸化シリコ
ン膜２８を約３００ｎｍの厚さで形成し、熱処理を行
う。 （２２）エッチング技術により、第５の酸化シリコン膜
２７及び第６の酸化シリコン膜２８を、図８に示すよう
な形状となるようにエッチバックを行い、その後、イオ
ン注入技術により、負荷用ＰＭＯＳトランジスタのＰ型
高濃度不純物領域２４ａ，２４ｂ及びＶCC電位線２６
ａ，２６ｂに不純物（ボロン）を注入する。この不純物
（ボロン）は、埋め込まれた第５の酸化シリコン膜２７
及び第６の酸化シリコン膜２８をマスクとして注入する
ので、負荷用ＰＭＯＳトランジスタのチャネル領域２５
ａ，２５ｂとソース・ドレイン領域であるＰ型高濃度不
純物領域２４ａ，２４ｂが自己整合的に形成されてい
る。 （２３）図９に示すように、ＣＶＤ技術を用い、第７の
酸化シリコン膜２９を約３００ｎｍの厚さで形成する。 （２４）フォトリソグラフィ技術を用い、駆動用ＮＭＯ
Ｓトランジスタのゲート酸化シリコン膜８、第２の酸化
シリコン膜１１、第３の酸化シリコン膜１４、第４の酸
化シリコン膜１５、第５の酸化シリコン膜２７、第７の
酸化シリコン膜２９に第５のコンタクト用ホール３０
ａ，３０ｂを形成する。 （２５）バリアメタル３１ａ，３１ｂ及びアルミ配線３
２ａ，３２ｂを形成する。 （２６）その後、パッシベーション膜３３を形成する
と、最終的に図１で示される断面構造となる。
【００３１】（第２実施例）第１の実施例では、接地電
位線１３を第２層目の導体層で形成したが、この第２実
施例では第４層目の導体層で形成する。この時は、第２
層目の導体層が負荷用ＰＭＯＳトランジスタのゲート電
極１９ａ，１９ｂになり、第３層目の導体層が負荷用Ｐ
ＭＯＳトランジスタの基板領域２３ａ，２３ｂ及びＶCC
電位線２６ａ，２６ｂとなる。
位線１３を第２層目の導体層で形成したが、この第２実
施例では第４層目の導体層で形成する。この時は、第２
層目の導体層が負荷用ＰＭＯＳトランジスタのゲート電
極１９ａ，１９ｂになり、第３層目の導体層が負荷用Ｐ
ＭＯＳトランジスタの基板領域２３ａ，２３ｂ及びＶCC
電位線２６ａ，２６ｂとなる。
【００３２】これは、図２の第２のコンタクト用ホール
１２ａ，１２ｂと重なっているＶCC電位線２６の部分を
切りとった形のマスクを形成するだけで、後は第１実施
例の製造方法と同様にして実現できる。
１２ａ，１２ｂと重なっているＶCC電位線２６の部分を
切りとった形のマスクを形成するだけで、後は第１実施
例の製造方法と同様にして実現できる。
【００３３】
【発明の効果】本発明によれば、負荷用ＰＭＯＳトラン
ジスタのチャネル領域を層間酸化シリコン膜に形成され
た溝部に埋め込み、その上部に酸化シリコン膜を形成
し、この酸化シリコン膜をマスクとして不純物の注入を
行うので、負荷用ＰＭＯＳトランジスタのチャネル領域
とソース・ドレイン領域であるＰ型高濃度不純物領域が
自己整合的に形成される。そのため、フォトリソグラフ
ィ技術を使用しないですむので目ズレが生じる心配はな
く、負荷用ＰＭＯＳトランジスタの特性のアンバランス
を抑えることができる。また、負荷用ＰＭＯＳトランジ
スタのチャネル領域を溝部に形成することにより、チャ
ネル領域を大きくしたときでも面積の増大を抑えること
ができる。
ジスタのチャネル領域を層間酸化シリコン膜に形成され
た溝部に埋め込み、その上部に酸化シリコン膜を形成
し、この酸化シリコン膜をマスクとして不純物の注入を
行うので、負荷用ＰＭＯＳトランジスタのチャネル領域
とソース・ドレイン領域であるＰ型高濃度不純物領域が
自己整合的に形成される。そのため、フォトリソグラフ
ィ技術を使用しないですむので目ズレが生じる心配はな
く、負荷用ＰＭＯＳトランジスタの特性のアンバランス
を抑えることができる。また、負荷用ＰＭＯＳトランジ
スタのチャネル領域を溝部に形成することにより、チャ
ネル領域を大きくしたときでも面積の増大を抑えること
ができる。
【図１】本発明の第１実施例のメモリセルを示してお
り、図２のＩ−Ｉ′線に沿う断面図である。
り、図２のＩ−Ｉ′線に沿う断面図である。
【図２】第１実施例のメモリセルの平面図である。
【図３】第１実施例のメモリセルの回路図である。
【図４】第１実施例の製造方法を示す工程図である。
【図５】第１実施例の製造方法を示す工程図である。
【図６】第１実施例の製造方法を示す工程図である。
【図７】第１実施例の製造方法を示す工程図である。
【図８】第１実施例の製造方法を示す工程図である。
【図９】第１実施例の製造方法を示す工程図である。
【図１０】従来技術によるメモリセルを示しており、図
１１のII−II′線に沿う断面図である。
１１のII−II′線に沿う断面図である。
【図１１】従来技術によるメモリセルの平面図である。
【図１２】従来技術の製造方法を示す一部分の工程図で
ある。
ある。
１ シリコン基板 ２ Ｐ型ウェル領域 ９ａ，９ｂ ＮＭＯＳゲート電極 １３ 接地電位線 １６ａ ＰＭＯＳチャネル領域形成用溝 １８ａ，１９ｂ ＰＭＯＳゲート電極 ２０，２１ａ ＰＭＯＳゲート酸化シリコン膜 ２４ａ Ｐ型高濃度不純物領域 ２５ａ ＰＭＯＳチャネル領域 ２６ｂ ＶCC電位線 ３２ａ，３２ｂ アルミ配線 ３３ パッシベーション膜
Claims (3)
- 【請求項１】半導体基板上の絶縁膜に溝部を形成する工
程と、 前記溝部内にゲート電極、ゲート絶縁膜、チャネル予定
領域を含む基板領域、絶縁膜を順次埋め込む工程と、 前記絶縁膜をマスクとしてイオン注入により前記基板領
域にソース・ドレイン領域を自己整合的に形成する工程
と、 を含むことを特徴とするボトムゲート型薄膜ＭＯＳトラ
ンジスタの製造方法。 - 【請求項２】半導体基板上の絶縁膜に形成された溝部内
にゲート電極、ゲート絶縁膜、チャネル領域を含む基板
領域、絶縁膜が順次埋め込まれ、前記絶縁膜に対して自
己整合的に形成された前記基板領域に設けられたソース
・ドレイン領域とを有することを特徴とするボトムゲー
ト型薄膜ＭＯＳトランジスタ。 - 【請求項３】前記溝部が順テーパー型であることを特徴
とする請求２記載のボトムゲート型薄膜ＭＯＳトランジ
スタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303719A JP2684975B2 (ja) | 1993-12-03 | 1993-12-03 | ボトムゲート型薄膜ｍｏｓトランジスタおよびその製造方法 |
| KR1019940032635A KR0178816B1 (ko) | 1993-12-03 | 1994-12-03 | 반도체 장치 |
| US08/353,319 US5598013A (en) | 1993-12-03 | 1994-12-05 | Semiconductor device having a source-drain region of a load transistor that is formed by implanting an impurity using an insulation layer as a mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303719A JP2684975B2 (ja) | 1993-12-03 | 1993-12-03 | ボトムゲート型薄膜ｍｏｓトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161842A JPH07161842A (ja) | 1995-06-23 |
| JP2684975B2 true JP2684975B2 (ja) | 1997-12-03 |
Family
ID=17924443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5303719A Expired - Lifetime JP2684975B2 (ja) | 1993-12-03 | 1993-12-03 | ボトムゲート型薄膜ｍｏｓトランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5598013A (ja) |
| JP (1) | JP2684975B2 (ja) |
| KR (1) | KR0178816B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3686144B2 (ja) * | 1995-12-07 | 2005-08-24 | 株式会社ルネサステクノロジ | 半導体記憶装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02295164A (ja) * | 1989-05-10 | 1990-12-06 | Sony Corp | 半導体メモリ |
| US5350933A (en) * | 1990-02-21 | 1994-09-27 | Sony Corporation | Semiconductor CMOS static RAM with overlapping thin film transistors |
| JP2830535B2 (ja) * | 1991-08-30 | 1998-12-02 | 日本電気株式会社 | Ｃｍｏｓ型ｓｒａｍおよびその製造方法 |
| KR940009608B1 (ko) * | 1991-11-30 | 1994-10-15 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JP3132126B2 (ja) * | 1992-02-25 | 2001-02-05 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US5373170A (en) * | 1993-03-15 | 1994-12-13 | Motorola Inc. | Semiconductor memory device having a compact symmetrical layout |
-
1993
- 1993-12-03 JP JP5303719A patent/JP2684975B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-03 KR KR1019940032635A patent/KR0178816B1/ko not_active IP Right Cessation
- 1994-12-05 US US08/353,319 patent/US5598013A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0178816B1 (ko) | 1999-03-20 |
| US5598013A (en) | 1997-01-28 |
| KR950021598A (ko) | 1995-07-26 |
| JPH07161842A (ja) | 1995-06-23 |
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