JP2967639B2 - Mosスタティックメモリ - Google Patents

Mosスタティックメモリ

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JP2967639B2
JP2967639B2 JP4011523A JP1152392A JP2967639B2 JP 2967639 B2 JP2967639 B2 JP 2967639B2 JP 4011523 A JP4011523 A JP 4011523A JP 1152392 A JP1152392 A JP 1152392A JP 2967639 B2 JP2967639 B2 JP 2967639B2
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記史 佐藤
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、MOSスタティックメ
モリに関し、特に、メモリセルの構造に関する。
【0002】
【従来の技術】MOSスタティックメモリのセル構造
は、セル内に用いる負荷素子の種類によって分類される
が、その主なものは、図6の等価回路で表されるCMO
S SRAMのセル構造、および、図7の等価回路で表
される高抵抗負荷型のMOS SRAMのセル構造であ
る。
【0003】64キロビットないし1メガビットの記憶
容量を持つMOS SRAMのメモリセルの構造として
は、現在市場に出されているその製品数の大多数に後者
の高抵抗負荷のセル型構造が採用されている。
【0004】一方、CMOS SRAMも市場に出され
ているが、そのセルでは、pMOSトランジスタのソー
ス領域およびドレイン領域は、駆動トランジスタ(nM
OS)と同様、シリコン基板に不純物拡散領域を設ける
ことによって形成されている。
【0005】近年、SRAMセルの負荷素子として、薄
膜トランジスタ(以下、TFTと記す)を用いたセル構
造の研究開発が報告されている。このセル構造は「TF
T負荷型」と呼ばれる。このセル構造の一例を図4と図
5に模式的に示す。図4はこの形式のTFT負荷型メモ
リの一部を表す平面図であり、図5は図4のY−Y線断
面図である。ただし、図4において、便宜上左下り斜線
を施した部分はN+ 型不純物拡散層であり、右下り斜線
を施した部分はP+ 型拡散層である。
【0006】この従来例は、図4,図5および図6を参
照すると、P型シリコン基板1の表面部に選択的に形成
された一対のN+ 型不純物拡散層2および一対のN+
不純物拡散層2で挟まれたP型半導体領域上にゲート絶
縁膜8を介して設けられたゲート電極4を有する第1の
nMOSトランジスタN1および第2のnMOSトラン
ジスタN2と、第1,第2のnMOSトランジスタN
1,N2が形成された半導体チップ上に第1層間絶縁膜
9を介して被着されたTFTゲート電極5およびTFT
ゲート電極5上にTFTゲート絶縁膜10を介して設け
られたシリコン薄膜6を有する第1のpMOSトランジ
スタP1および第2のpMOSトランジスタP2と、第
1のnMOSトランジスタN1のドレイン領域2(d
1)と第1のpMOSトランジスタP1のドレイン領域
6(pd1)をつなぐ第1の接続手段C24−2,C4
5−2,C56−2と、第2のnMOSトランジスタN
2のドレイン領域2(d2)と第2のpMOSトランジ
スタP2のドレイン領域6(pd2)をつなぐ第2の接
続手段C24−1,C45−1,C56−1と、第1の
nMOSトランジスタN1のゲート電極4(g1)と第
2のnMOSトランジスタN2のドレイン領域2(d
2)をつなぐ第3の接続手段C24−1と、第2のnM
OSトランジスタN2のゲート電極4(g2)と第1の
nMOSトランジスタN1のドレイン領域2d1をつな
ぐ第4の接続手段C24−2と、第1のpMOSトラン
ジスタP1のTFTゲート電極5(pg1)と第2のn
MOSトランジスタN2のドレイン領域2(d2)をつ
なぐ第5の接続手段C24−1,C45−1と、第2の
pMOSトランジスタP2のTFTゲート電極5(pg
2)と第1のnMOSトランジスタN1のドレイン領域
2(d1)をつなぐ第6の接続手段C24−2,C45
−2とを有している。
【0007】
【発明が解決しようとする課題】図4および図5で示さ
れた従来のTFT負荷型のSRAMメモリセルの問題点
を述べる。
【0008】1つのセル内に配置された2つのTFTゲ
ート電極5(pg1),5(pg2)は、下層のnMO
Sのゲート電極4(g1),4(g2)上で第1層間絶
縁膜9にコンタクト孔をそれぞれ開けることにより行っ
ているため、そのコンタクトC45−1,C45−2上
までTFTゲート電極を延ばして配置する必要がある。
また、TFTゲート電極同士の短絡を防止するため、一
定以上の間隔をおいてTFTゲート電極を配置しなけれ
ばならない。したがって、図4における一方のTFTゲ
ート電極5(pg1),5(pg2)の縦方向の長さ
が、他方のゲート電極5(pg2),5(pg1)とコ
ンタクトC45−2,C45−1の存在によって制限を
受けることとなる。この長さとは、TFTのゲート長に
相当する。
【0009】SRAMの待機時消費電流を少なくするた
めOFF状態での漏れ電流を小さくしなければならな
い。また、ビット集積度を高くするにはゲート長の短い
TFTをつくることが望ましい。しかし、これらの条件
を同時に満足させることは、デバイス技術的に非常に困
難とされている。すなわち、一方では、TFTのゲート
長はできるだけ長くして漏れ電流を少なくし、他方で
は、ビット集積度を高めるために1メモリセル当りの面
積はできるだけ小さく、という相反する要求がある。言
い替えれば、同じセル面積ならばTFTのゲート長はな
るべく長い方が良いわけである。
【0010】
【課題を解決するための手段】本発明のMOSスタティ
ックメモリは、P型半導体基板の表面部に選択的に形成
された一対のN+ 型不純物拡散層および前記一対のN+
型不純物拡散層で挟まれたP型半導体領域上にゲート絶
縁膜を介して設けられたゲート電極を有する第1のnM
OSトランジスタおよび第2のnMOSトランジスタ
と、前記第1,第2のnMOSトランジスタが形成され
た半導体チップ上に第1層間絶縁膜を介して被着された
TFTゲート電極および前記TFTゲート電極上にTF
Tゲート絶縁膜を介して設けられたシリコン薄膜を有す
る第1のpMOSトランジスタおよび第2のpMOSト
ランジスタと、前記第1のnMOSトランジスタのドレ
イン領域と前記第1のpMOSトランジスタのドレイン
領域をつなぐ第1の接続手段と、前記第2のnMOSト
ランジスタのドレイン領域と前記第2のpMOSトラン
ジスタのドレイン領域をつなぐ第2の接続手段と、前記
第1のnMOSトランジスタのゲート電極と前記第2の
nMOSトランジスタのドレイン領域をつなぐ第3の接
続手段と、前記第2のnMOSトランジスタのゲート電
極と前記第1のnMOSトランジスタのドレイン領域を
つなぐ第4の接続手段と、前記第1のpMOSトランジ
スタのTFTゲート電極と前記第2のnMOSトランジ
スタのドレイン領域をつなぐ第5の接続手段と、前記第
2のpMOSトランジスタのTFTゲート電極と前記第
1のnMOSトランジスタのドレイン領域をつなぐ第6
の接続手段とを有し、前記第5の接続手段が、前記第2
のnMOSトランジスタのドレイン領域であって前記第
2のnMOSトランジスタのゲート電極と前記第3の接
続手段との間の前記第1層間絶縁膜に設けられた開口部
を埋める選択成長シリコン層であり、前記第6の接続手
段が、前記第1のnMOSトランジスタのドレイン領域
であって前記第1のnMOSトランジスタのゲート電極
と前記第4の接続手段との間の前記第1層間絶縁膜に設
けられた開口部を埋める選択成長シリコン層であるとい
うものである。
【0011】
【実施例】本発明の実施例について図面を参照して説明
する。
【0012】図1は本発明の一実施例のMOSスタティ
ックメモリのメモリセルの一つを表す平面図であり、図
2は図1のX−X線断面図である。ただし図1におい
て、便宜上左下り斜線を施した部分はN+ 型不純物拡散
層であり、右下り斜線を施した部分はP+ 型不純物拡散
層である。
【0013】この実施例はP型シリコン基板101の表
面部に選択的に形成された一対のN+ 型不純物拡散層1
02および一対のN+ 型不純物拡散層102で挟まれた
P型半導体領域上にゲート絶縁膜108を介して設けら
れたゲート電極104を有する第1のnMOSトランジ
スタN1および第2のnMOSトランジスタN2と、第
1,第2のnMOSトランジスタN1,N2が形成され
た半導体チップ上に第1層間絶縁膜109を介して被着
されたTFTゲート電極105およびTFTゲート電極
105上にTFTゲート絶縁膜110を介して設けられ
たシリコン薄膜106を有する第1のpMOSトランジ
スタP1および第2のpMOSトランジスタP2と、第
1のnMOSトランジスタN1のドレイン領域102
(d1)と第1のpMOSトランジスタP1のドレイン
領域102(pd1)をつなぐ第1の接続手段C24−
2,C46−2と、前記第2のnMOSトランジスタの
ドレイン領域102(d2)と第2のpMOSトランジ
スタP2のドレイン領域106(pd2)をつなぐ第2
の接続手段C24−1,C46−1と、第1のnMOS
トランジスタN1のゲート電極104(g1)と前記第
2のnMOSトランジスタN2のドレイン領域102
(d2)をつなぐ第3の接続手段C24−1と、第2の
nMOSトランジスタN2のゲート電極104(g2)
と第1のnMOSトランジスタN1のドレイン領域10
2(d1)をつなぐ第4の接続手段C24−2と、第1
のpMOSトランジスタP1のTFTゲート電極105
(pg1)と第2のnMOSトランジスタN2のドレイ
ン領域102(d2)をつなぐ第5の接続手段(107
−1)と、第2のpMOSトランジスタのTFTゲート
電極105(pg2)と第1のnMOSトランジスタN
1のドレイン領域102(d1)をつなぐ第6の接続手
段(107−2)とを有し、第5の接続手段(107−
1)および第6の接続手段(107−2)がそれぞれ第
2のnMOSトランジスタN2のドレイン領域102
(d2)および第1のnMOSトランジスタN1のドレ
イン領域102(d1)とそれぞれ第1層間絶縁膜10
9に設けられた開口部を埋める選択成長シリコン層10
7−1,107−2であるというものである。
【0014】本実施例の製造方法について述べる。図3
(a),(b)は本実施例の製造方法を説明するため製
造工程順に示す半導体チップの断面図である。まず、図
3(a)に示すように、通常プロセスにより、P型シリ
コン基板101の表面を選択的に酸化してフィールド酸
化膜103を形成する。フィールド酸化膜103で区画
されたトランジスタ形成領域にゲート絶縁膜108を形
成し、コンタクト孔(C24−2)を形成し、多結晶シ
リコン膜104を堆積し、パターニングを行ない、リン
やヒ素などの不純物イオン注入を行ない、N+ 型不純物
拡散層102を形成する。次に、LPCVD法などによ
り、酸化シリコン膜を第1層間絶縁膜109として堆積
する。ここまでの製造工程は、従来技術と全く同じでよ
い。こうして、第1,第2のnMOSトランジスタN
1,N2および伝達トランジスタ(図6のN3,N4)
が形成される。
【0015】つづいて、図3(b)に示すように、第1
のnMOSトランジスタN1のドレイン領域102(d
1)および第2のnMOSトランジスタN2のドレイン
領域102(d2)上の所定部以外を図示しないフォト
レジスト膜で覆う。次にプラズマエッチングなどによっ
て第1層間絶縁膜109に開口部111を形成し、フォ
トレジスト膜を除去する。
【0016】これらの工程に用いる技術は、すべて通常
のプロセス技術で対応可能である。次の工程は、シリコ
ンと選択成長である。
【0017】シリコンの選択成長は、成長用ガスとして
SiH2 Cl2 −H2 −HClなどを用い、約900
℃、30〜80Torr程度の圧力下で成長させる。こ
の時、成長したシリコンをN型にするためにPH3 など
をドーピングガスとして用いて成長させる。発明者ら
は、約5nm/分の成長速度でシリコンの選択成長を行
った。こうして形成された選択成長シリコン層107−
1,107−2は、ドレイン領域d2,d1のN+ 型不
純物拡散層と接続される。
【0018】この後に続く工程は、TFTゲート電極を
なすポリシリコン膜105の成長パターニング,TFT
ゲート絶縁膜109の形成,シリコン薄膜106(多結
晶シリコン膜)の形成等であるが、従来例と同じで良
い。
【0019】本実施例は、第1のnMOSトランジスタ
N1および第1のpMOSトランジスタP1からなる第
1のCMOSインバータと、第2のnMOSトランジス
タN2および第2のpMOSトランジスタP2からなる
第2のCMOSインバータとからなるフリップフロップ
回路において、第1のpMOSトランジスタP1のTF
Tゲート電極および第2のpMOSトランジスタP2の
TFTゲート電極をそれぞれ第1のnMOSトランジス
タN1のゲート電極および第2のnMOSトランジスタ
N2のゲート電極と直接に接続せず、それぞれ第2のn
MOSトランジスタN2のドレイン領域および第1のn
MOSトランジスタN1のドレイン領域と接続したもの
である。その際、第1層間絶縁膜の開口部を選択成長シ
リコン層で埋めることにより、接続部において段差が生
じるのを防いでいる。また、TFTゲート電極105
(pg1),105(pg2)をそれぞれゲート電極1
04(g1),104(g2)の上まで延ばす必要がな
く、逆にドレイン領域102(d1),102(d2)
側へ広げることができ、その分だけ第1,第2のpMO
Sトランジスタのゲート長を大きくとれる。実際、20
〜50%程度ゲート長を大きくすることができた。
【0020】
【発明の効果】以説明したように本発明は、TFT負荷
型のMOSスタティックメモリセルを、負荷である第
1,第2のpMOSトランジスタのゲート電極を、フリ
ップフロップを構成する相手方の駆動トランジスタであ
る第2,第1のnMOSトランジスタのドレイン領域へ
接続することにより、デバイス技術的に最小寸法が制限
されているTFTのゲート長を、同一のメモリセル面積
において、従来の技術に比べて大きくとって設計するこ
とが可能である。あるいは、TFTのTFTゲート長の
デバイス技術的な下限寸法が、1メモリセルの面積を決
定する要因となる場合には、本発明では従来よりも、同
じゲート長に対して小さい面積のメモリセルをつくるこ
とができ、高集積度のTFT負荷型MOSスタティック
メモリが実現できる。
【図面の簡単な説明】
【図1】本発明の一実施例を示す平面図である。
【図2】図1のX−X線断面図である。
【図3】本発明の一実施例の製造方法を説明するため
(a),(b)に分図して示す工程順断面図である。
【図4】従来例を示す平面図である。
【図5】図4のY−Y線断面図である。
【図6】CMOS SRAMセルの回路図である。
【図7】抵抗負荷型MOS SRAMセルの回路図であ
る。
【符号の説明】
1,101 P型シリコン基板 2,102 N+ 型不純物拡散層 3,103 フィールド酸化膜 4,104 多結晶シリコン膜(nMOSのゲート電
極を成す) 5,105 多結晶シリコン膜(TFTゲート電極を
成す) 6,106 シリコン薄膜(TFTのソース,ドレイ
ン,チャネル領域および電源配線を成す) 107−1,107−2 選択成長シリコン層 8,108 ゲート絶縁膜 9,109 第1層間絶縁膜 10,110 TFTゲート絶縁膜 C24−1,C24−2 2と4、または102と1
04とを接続するコンタクト部 C45−1,C45−2 4と5、または104と1
05とを接続するコンタクト部 C46−1,C46−2 104と106とを接続す
るコンタクト部 C56−1,C56−2 5と6とを接続するコンタ
クト部 D ディジット線(d4と接続されている) 反転D ディジット線(d3と接続されている) d1〜d4 N1〜N4のドレイン領域 g1〜g4 N1〜N4のゲート電極 GND 接地配線(S1,S2と接続) N1〜N4 nMOSトランジスタ P1,P2 pMOSトランジスタ pd1,pd2 P1,P2のドレイン領域 pg1,pg2 P1,P2のゲート電極 ps1,ps2 P1,P2のソース領域 Vcc 電源配線 WL ワード線(4)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8244 H01L 27/11 H01L 29/786

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 P型半導体基板の表面部に選択的に形成
    された一対のN+ 型不純物拡散層および前記一対のN+
    型不純物拡散層で挟まれたP型半導体領域上にゲート絶
    縁膜を介して設けられたゲート電極を有する第1のnM
    OSトランジスタおよび第2のnMOSトランジスタ
    と、前記第1,第2のnMOSトランジスタが形成され
    た半導体チップ上に第1層間絶縁膜を介して被着された
    TFTゲート電極および前記TFTゲート電極上にTF
    Tゲート絶縁膜を介して設けられたシリコン薄膜を有す
    る第1のpMOSトランジスタおよび第2のpMOSト
    ランジスタと、前記第1のnMOSトランジスタのドレ
    イン領域と前記第1のpMOSトランジスタのドレイン
    領域をつなぐ第1の接続手段と、前記第2のnMOSト
    ランジスタのドレイン領域と前記第2のpMOSトラン
    ジスタのドレイン領域をつなぐ第2の接続手段と、前記
    第1のnMOSトランジスタのゲート電極と前記第2の
    nMOSトランジスタのドレイン領域をつなぐ第3の接
    続手段と、前記第2のnMOSトランジスタのゲート電
    極と前記第1のnMOSトランジスタのドレイン領域を
    つなぐ第4の接続手段と、前記第1のpMOSトランジ
    スタのTFTゲート電極と前記第2のnMOSトランジ
    スタのドレイン領域をつなぐ第5の接続手段と、前記第
    2のpMOSトランジスタのTFTゲート電極と前記第
    1のnMOSトランジスタのドレイン領域をつなぐ第6
    の接続手段とを有し、前記第5の接続手段が、前記第2
    のnMOSトランジスタのドレイン領域であって前記第
    2のnMOSトランジスタのゲート電極と前記第3の接
    続手段との間の前記第1層間絶縁膜に設けられた開口部
    を埋める選択成長シリコン層であり、前記第6の接続手
    段が、前記第1のnMOSトランジスタのドレイン領域
    であって前記第1のnMOSトランジスタのゲート電極
    と前記第4の接続手段との間の前記第1層間絶縁膜に設
    けられた開口部を埋める選択成長シリコン層であること
    を特徴とするMOSスタティックメモリ。
  2. 【請求項2】 TFTゲート電極はN型ポリシリコン膜
    からなり、前記選択成長シリコン層はN型にドーピング
    されている請求項1記載のMOSスタティックメモリ。
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