JP2967639B2 - Ｍｏｓスタティックメモリ - Google Patents
ＭｏｓスタティックメモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳスタティックメ
モリに関し、特に、メモリセルの構造に関する。
モリに関し、特に、メモリセルの構造に関する。
【０００２】
【従来の技術】ＭＯＳスタティックメモリのセル構造
は、セル内に用いる負荷素子の種類によって分類される
が、その主なものは、図６の等価回路で表されるＣＭＯ
Ｓ ＳＲＡＭのセル構造、および、図７の等価回路で表
される高抵抗負荷型のＭＯＳ ＳＲＡＭのセル構造であ
る。
は、セル内に用いる負荷素子の種類によって分類される
が、その主なものは、図６の等価回路で表されるＣＭＯ
Ｓ ＳＲＡＭのセル構造、および、図７の等価回路で表
される高抵抗負荷型のＭＯＳ ＳＲＡＭのセル構造であ
る。
【０００３】６４キロビットないし１メガビットの記憶
容量を持つＭＯＳ ＳＲＡＭのメモリセルの構造として
は、現在市場に出されているその製品数の大多数に後者
の高抵抗負荷のセル型構造が採用されている。
容量を持つＭＯＳ ＳＲＡＭのメモリセルの構造として
は、現在市場に出されているその製品数の大多数に後者
の高抵抗負荷のセル型構造が採用されている。
【０００４】一方、ＣＭＯＳ ＳＲＡＭも市場に出され
ているが、そのセルでは、ｐＭＯＳトランジスタのソー
ス領域およびドレイン領域は、駆動トランジスタ（ｎＭ
ＯＳ）と同様、シリコン基板に不純物拡散領域を設ける
ことによって形成されている。
ているが、そのセルでは、ｐＭＯＳトランジスタのソー
ス領域およびドレイン領域は、駆動トランジスタ（ｎＭ
ＯＳ）と同様、シリコン基板に不純物拡散領域を設ける
ことによって形成されている。
【０００５】近年、ＳＲＡＭセルの負荷素子として、薄
膜トランジスタ（以下、ＴＦＴと記す）を用いたセル構
造の研究開発が報告されている。このセル構造は「ＴＦ
Ｔ負荷型」と呼ばれる。このセル構造の一例を図４と図
５に模式的に示す。図４はこの形式のＴＦＴ負荷型メモ
リの一部を表す平面図であり、図５は図４のＹ−Ｙ線断
面図である。ただし、図４において、便宜上左下り斜線
を施した部分はＮ+ 型不純物拡散層であり、右下り斜線
を施した部分はＰ+ 型拡散層である。
膜トランジスタ（以下、ＴＦＴと記す）を用いたセル構
造の研究開発が報告されている。このセル構造は「ＴＦ
Ｔ負荷型」と呼ばれる。このセル構造の一例を図４と図
５に模式的に示す。図４はこの形式のＴＦＴ負荷型メモ
リの一部を表す平面図であり、図５は図４のＹ−Ｙ線断
面図である。ただし、図４において、便宜上左下り斜線
を施した部分はＮ+ 型不純物拡散層であり、右下り斜線
を施した部分はＰ+ 型拡散層である。
【０００６】この従来例は、図４，図５および図６を参
照すると、Ｐ型シリコン基板１の表面部に選択的に形成
された一対のＮ+ 型不純物拡散層２および一対のＮ+ 型
不純物拡散層２で挟まれたＰ型半導体領域上にゲート絶
縁膜８を介して設けられたゲート電極４を有する第１の
ｎＭＯＳトランジスタＮ１および第２のｎＭＯＳトラン
ジスタＮ２と、第１，第２のｎＭＯＳトランジスタＮ
１，Ｎ２が形成された半導体チップ上に第１層間絶縁膜
９を介して被着されたＴＦＴゲート電極５およびＴＦＴ
ゲート電極５上にＴＦＴゲート絶縁膜１０を介して設け
られたシリコン薄膜６を有する第１のｐＭＯＳトランジ
スタＰ１および第２のｐＭＯＳトランジスタＰ２と、第
１のｎＭＯＳトランジスタＮ１のドレイン領域２（ｄ
１）と第１のｐＭＯＳトランジスタＰ１のドレイン領域
６（ｐｄ１）をつなぐ第１の接続手段Ｃ２４−２，Ｃ４
５−２，Ｃ５６−２と、第２のｎＭＯＳトランジスタＮ
２のドレイン領域２（ｄ２）と第２のｐＭＯＳトランジ
スタＰ２のドレイン領域６（ｐｄ２）をつなぐ第２の接
続手段Ｃ２４−１，Ｃ４５−１，Ｃ５６−１と、第１の
ｎＭＯＳトランジスタＮ１のゲート電極４（ｇ１）と第
２のｎＭＯＳトランジスタＮ２のドレイン領域２（ｄ
２）をつなぐ第３の接続手段Ｃ２４−１と、第２のｎＭ
ＯＳトランジスタＮ２のゲート電極４（ｇ２）と第１の
ｎＭＯＳトランジスタＮ１のドレイン領域２ｄ１をつな
ぐ第４の接続手段Ｃ２４−２と、第１のｐＭＯＳトラン
ジスタＰ１のＴＦＴゲート電極５（ｐｇ１）と第２のｎ
ＭＯＳトランジスタＮ２のドレイン領域２（ｄ２）をつ
なぐ第５の接続手段Ｃ２４−１，Ｃ４５−１と、第２の
ｐＭＯＳトランジスタＰ２のＴＦＴゲート電極５（ｐｇ
２）と第１のｎＭＯＳトランジスタＮ１のドレイン領域
２（ｄ１）をつなぐ第６の接続手段Ｃ２４−２，Ｃ４５
−２とを有している。
照すると、Ｐ型シリコン基板１の表面部に選択的に形成
された一対のＮ+ 型不純物拡散層２および一対のＮ+ 型
不純物拡散層２で挟まれたＰ型半導体領域上にゲート絶
縁膜８を介して設けられたゲート電極４を有する第１の
ｎＭＯＳトランジスタＮ１および第２のｎＭＯＳトラン
ジスタＮ２と、第１，第２のｎＭＯＳトランジスタＮ
１，Ｎ２が形成された半導体チップ上に第１層間絶縁膜
９を介して被着されたＴＦＴゲート電極５およびＴＦＴ
ゲート電極５上にＴＦＴゲート絶縁膜１０を介して設け
られたシリコン薄膜６を有する第１のｐＭＯＳトランジ
スタＰ１および第２のｐＭＯＳトランジスタＰ２と、第
１のｎＭＯＳトランジスタＮ１のドレイン領域２（ｄ
１）と第１のｐＭＯＳトランジスタＰ１のドレイン領域
６（ｐｄ１）をつなぐ第１の接続手段Ｃ２４−２，Ｃ４
５−２，Ｃ５６−２と、第２のｎＭＯＳトランジスタＮ
２のドレイン領域２（ｄ２）と第２のｐＭＯＳトランジ
スタＰ２のドレイン領域６（ｐｄ２）をつなぐ第２の接
続手段Ｃ２４−１，Ｃ４５−１，Ｃ５６−１と、第１の
ｎＭＯＳトランジスタＮ１のゲート電極４（ｇ１）と第
２のｎＭＯＳトランジスタＮ２のドレイン領域２（ｄ
２）をつなぐ第３の接続手段Ｃ２４−１と、第２のｎＭ
ＯＳトランジスタＮ２のゲート電極４（ｇ２）と第１の
ｎＭＯＳトランジスタＮ１のドレイン領域２ｄ１をつな
ぐ第４の接続手段Ｃ２４−２と、第１のｐＭＯＳトラン
ジスタＰ１のＴＦＴゲート電極５（ｐｇ１）と第２のｎ
ＭＯＳトランジスタＮ２のドレイン領域２（ｄ２）をつ
なぐ第５の接続手段Ｃ２４−１，Ｃ４５−１と、第２の
ｐＭＯＳトランジスタＰ２のＴＦＴゲート電極５（ｐｇ
２）と第１のｎＭＯＳトランジスタＮ１のドレイン領域
２（ｄ１）をつなぐ第６の接続手段Ｃ２４−２，Ｃ４５
−２とを有している。
【０００７】
【発明が解決しようとする課題】図４および図５で示さ
れた従来のＴＦＴ負荷型のＳＲＡＭメモリセルの問題点
を述べる。
れた従来のＴＦＴ負荷型のＳＲＡＭメモリセルの問題点
を述べる。
【０００８】１つのセル内に配置された２つのＴＦＴゲ
ート電極５（ｐｇ１），５（ｐｇ２）は、下層のｎＭＯ
Ｓのゲート電極４（ｇ１），４（ｇ２）上で第１層間絶
縁膜９にコンタクト孔をそれぞれ開けることにより行っ
ているため、そのコンタクトＣ４５−１，Ｃ４５−２上
までＴＦＴゲート電極を延ばして配置する必要がある。
また、ＴＦＴゲート電極同士の短絡を防止するため、一
定以上の間隔をおいてＴＦＴゲート電極を配置しなけれ
ばならない。したがって、図４における一方のＴＦＴゲ
ート電極５（ｐｇ１），５（ｐｇ２）の縦方向の長さ
が、他方のゲート電極５（ｐｇ２），５（ｐｇ１）とコ
ンタクトＣ４５−２，Ｃ４５−１の存在によって制限を
受けることとなる。この長さとは、ＴＦＴのゲート長に
相当する。
ート電極５（ｐｇ１），５（ｐｇ２）は、下層のｎＭＯ
Ｓのゲート電極４（ｇ１），４（ｇ２）上で第１層間絶
縁膜９にコンタクト孔をそれぞれ開けることにより行っ
ているため、そのコンタクトＣ４５−１，Ｃ４５−２上
までＴＦＴゲート電極を延ばして配置する必要がある。
また、ＴＦＴゲート電極同士の短絡を防止するため、一
定以上の間隔をおいてＴＦＴゲート電極を配置しなけれ
ばならない。したがって、図４における一方のＴＦＴゲ
ート電極５（ｐｇ１），５（ｐｇ２）の縦方向の長さ
が、他方のゲート電極５（ｐｇ２），５（ｐｇ１）とコ
ンタクトＣ４５−２，Ｃ４５−１の存在によって制限を
受けることとなる。この長さとは、ＴＦＴのゲート長に
相当する。
【０００９】ＳＲＡＭの待機時消費電流を少なくするた
めＯＦＦ状態での漏れ電流を小さくしなければならな
い。また、ビット集積度を高くするにはゲート長の短い
ＴＦＴをつくることが望ましい。しかし、これらの条件
を同時に満足させることは、デバイス技術的に非常に困
難とされている。すなわち、一方では、ＴＦＴのゲート
長はできるだけ長くして漏れ電流を少なくし、他方で
は、ビット集積度を高めるために１メモリセル当りの面
積はできるだけ小さく、という相反する要求がある。言
い替えれば、同じセル面積ならばＴＦＴのゲート長はな
るべく長い方が良いわけである。
めＯＦＦ状態での漏れ電流を小さくしなければならな
い。また、ビット集積度を高くするにはゲート長の短い
ＴＦＴをつくることが望ましい。しかし、これらの条件
を同時に満足させることは、デバイス技術的に非常に困
難とされている。すなわち、一方では、ＴＦＴのゲート
長はできるだけ長くして漏れ電流を少なくし、他方で
は、ビット集積度を高めるために１メモリセル当りの面
積はできるだけ小さく、という相反する要求がある。言
い替えれば、同じセル面積ならばＴＦＴのゲート長はな
るべく長い方が良いわけである。
【００１０】
【課題を解決するための手段】本発明のＭＯＳスタティ
ックメモリは、Ｐ型半導体基板の表面部に選択的に形成
された一対のＮ+ 型不純物拡散層および前記一対のＮ+
型不純物拡散層で挟まれたＰ型半導体領域上にゲート絶
縁膜を介して設けられたゲート電極を有する第１のｎＭ
ＯＳトランジスタおよび第２のｎＭＯＳトランジスタ
と、前記第１，第２のｎＭＯＳトランジスタが形成され
た半導体チップ上に第１層間絶縁膜を介して被着された
ＴＦＴゲート電極および前記ＴＦＴゲート電極上にＴＦ
Ｔゲート絶縁膜を介して設けられたシリコン薄膜を有す
る第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳト
ランジスタと、前記第１のｎＭＯＳトランジスタのドレ
イン領域と前記第１のｐＭＯＳトランジスタのドレイン
領域をつなぐ第１の接続手段と、前記第２のｎＭＯＳト
ランジスタのドレイン領域と前記第２のｐＭＯＳトラン
ジスタのドレイン領域をつなぐ第２の接続手段と、前記
第１のｎＭＯＳトランジスタのゲート電極と前記第２の
ｎＭＯＳトランジスタのドレイン領域をつなぐ第３の接
続手段と、前記第２のｎＭＯＳトランジスタのゲート電
極と前記第１のｎＭＯＳトランジスタのドレイン領域を
つなぐ第４の接続手段と、前記第１のｐＭＯＳトランジ
スタのＴＦＴゲート電極と前記第２のｎＭＯＳトランジ
スタのドレイン領域をつなぐ第５の接続手段と、前記第
２のｐＭＯＳトランジスタのＴＦＴゲート電極と前記第
１のｎＭＯＳトランジスタのドレイン領域をつなぐ第６
の接続手段とを有し、前記第５の接続手段が、前記第２
のｎＭＯＳトランジスタのドレイン領域であって前記第
２のｎＭＯＳトランジスタのゲート電極と前記第３の接
続手段との間の前記第１層間絶縁膜に設けられた開口部
を埋める選択成長シリコン層であり、前記第６の接続手
段が、前記第１のｎＭＯＳトランジスタのドレイン領域
であって前記第１のｎＭＯＳトランジスタのゲート電極
と前記第４の接続手段との間の前記第１層間絶縁膜に設
けられた開口部を埋める選択成長シリコン層であるとい
うものである。
ックメモリは、Ｐ型半導体基板の表面部に選択的に形成
された一対のＮ+ 型不純物拡散層および前記一対のＮ+
型不純物拡散層で挟まれたＰ型半導体領域上にゲート絶
縁膜を介して設けられたゲート電極を有する第１のｎＭ
ＯＳトランジスタおよび第２のｎＭＯＳトランジスタ
と、前記第１，第２のｎＭＯＳトランジスタが形成され
た半導体チップ上に第１層間絶縁膜を介して被着された
ＴＦＴゲート電極および前記ＴＦＴゲート電極上にＴＦ
Ｔゲート絶縁膜を介して設けられたシリコン薄膜を有す
る第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳト
ランジスタと、前記第１のｎＭＯＳトランジスタのドレ
イン領域と前記第１のｐＭＯＳトランジスタのドレイン
領域をつなぐ第１の接続手段と、前記第２のｎＭＯＳト
ランジスタのドレイン領域と前記第２のｐＭＯＳトラン
ジスタのドレイン領域をつなぐ第２の接続手段と、前記
第１のｎＭＯＳトランジスタのゲート電極と前記第２の
ｎＭＯＳトランジスタのドレイン領域をつなぐ第３の接
続手段と、前記第２のｎＭＯＳトランジスタのゲート電
極と前記第１のｎＭＯＳトランジスタのドレイン領域を
つなぐ第４の接続手段と、前記第１のｐＭＯＳトランジ
スタのＴＦＴゲート電極と前記第２のｎＭＯＳトランジ
スタのドレイン領域をつなぐ第５の接続手段と、前記第
２のｐＭＯＳトランジスタのＴＦＴゲート電極と前記第
１のｎＭＯＳトランジスタのドレイン領域をつなぐ第６
の接続手段とを有し、前記第５の接続手段が、前記第２
のｎＭＯＳトランジスタのドレイン領域であって前記第
２のｎＭＯＳトランジスタのゲート電極と前記第３の接
続手段との間の前記第１層間絶縁膜に設けられた開口部
を埋める選択成長シリコン層であり、前記第６の接続手
段が、前記第１のｎＭＯＳトランジスタのドレイン領域
であって前記第１のｎＭＯＳトランジスタのゲート電極
と前記第４の接続手段との間の前記第１層間絶縁膜に設
けられた開口部を埋める選択成長シリコン層であるとい
うものである。
【００１１】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１２】図１は本発明の一実施例のＭＯＳスタティ
ックメモリのメモリセルの一つを表す平面図であり、図
２は図１のＸ−Ｘ線断面図である。ただし図１におい
て、便宜上左下り斜線を施した部分はＮ+ 型不純物拡散
層であり、右下り斜線を施した部分はＰ+ 型不純物拡散
層である。
ックメモリのメモリセルの一つを表す平面図であり、図
２は図１のＸ−Ｘ線断面図である。ただし図１におい
て、便宜上左下り斜線を施した部分はＮ+ 型不純物拡散
層であり、右下り斜線を施した部分はＰ+ 型不純物拡散
層である。
【００１３】この実施例はＰ型シリコン基板１０１の表
面部に選択的に形成された一対のＮ+ 型不純物拡散層１
０２および一対のＮ+ 型不純物拡散層１０２で挟まれた
Ｐ型半導体領域上にゲート絶縁膜１０８を介して設けら
れたゲート電極１０４を有する第１のｎＭＯＳトランジ
スタＮ１および第２のｎＭＯＳトランジスタＮ２と、第
１，第２のｎＭＯＳトランジスタＮ１，Ｎ２が形成され
た半導体チップ上に第１層間絶縁膜１０９を介して被着
されたＴＦＴゲート電極１０５およびＴＦＴゲート電極
１０５上にＴＦＴゲート絶縁膜１１０を介して設けられ
たシリコン薄膜１０６を有する第１のｐＭＯＳトランジ
スタＰ１および第２のｐＭＯＳトランジスタＰ２と、第
１のｎＭＯＳトランジスタＮ１のドレイン領域１０２
（ｄ１）と第１のｐＭＯＳトランジスタＰ１のドレイン
領域１０２（ｐｄ１）をつなぐ第１の接続手段Ｃ２４−
２，Ｃ４６−２と、前記第２のｎＭＯＳトランジスタの
ドレイン領域１０２（ｄ２）と第２のｐＭＯＳトランジ
スタＰ２のドレイン領域１０６（ｐｄ２）をつなぐ第２
の接続手段Ｃ２４−１，Ｃ４６−１と、第１のｎＭＯＳ
トランジスタＮ１のゲート電極１０４（ｇ１）と前記第
２のｎＭＯＳトランジスタＮ２のドレイン領域１０２
（ｄ２）をつなぐ第３の接続手段Ｃ２４−１と、第２の
ｎＭＯＳトランジスタＮ２のゲート電極１０４（ｇ２）
と第１のｎＭＯＳトランジスタＮ１のドレイン領域１０
２（ｄ１）をつなぐ第４の接続手段Ｃ２４−２と、第１
のｐＭＯＳトランジスタＰ１のＴＦＴゲート電極１０５
（ｐｇ１）と第２のｎＭＯＳトランジスタＮ２のドレイ
ン領域１０２（ｄ２）をつなぐ第５の接続手段（１０７
−１）と、第２のｐＭＯＳトランジスタのＴＦＴゲート
電極１０５（ｐｇ２）と第１のｎＭＯＳトランジスタＮ
１のドレイン領域１０２（ｄ１）をつなぐ第６の接続手
段（１０７−２）とを有し、第５の接続手段（１０７−
１）および第６の接続手段（１０７−２）がそれぞれ第
２のｎＭＯＳトランジスタＮ２のドレイン領域１０２
（ｄ２）および第１のｎＭＯＳトランジスタＮ１のドレ
イン領域１０２（ｄ１）とそれぞれ第１層間絶縁膜１０
９に設けられた開口部を埋める選択成長シリコン層１０
７−１，１０７−２であるというものである。
面部に選択的に形成された一対のＮ+ 型不純物拡散層１
０２および一対のＮ+ 型不純物拡散層１０２で挟まれた
Ｐ型半導体領域上にゲート絶縁膜１０８を介して設けら
れたゲート電極１０４を有する第１のｎＭＯＳトランジ
スタＮ１および第２のｎＭＯＳトランジスタＮ２と、第
１，第２のｎＭＯＳトランジスタＮ１，Ｎ２が形成され
た半導体チップ上に第１層間絶縁膜１０９を介して被着
されたＴＦＴゲート電極１０５およびＴＦＴゲート電極
１０５上にＴＦＴゲート絶縁膜１１０を介して設けられ
たシリコン薄膜１０６を有する第１のｐＭＯＳトランジ
スタＰ１および第２のｐＭＯＳトランジスタＰ２と、第
１のｎＭＯＳトランジスタＮ１のドレイン領域１０２
（ｄ１）と第１のｐＭＯＳトランジスタＰ１のドレイン
領域１０２（ｐｄ１）をつなぐ第１の接続手段Ｃ２４−
２，Ｃ４６−２と、前記第２のｎＭＯＳトランジスタの
ドレイン領域１０２（ｄ２）と第２のｐＭＯＳトランジ
スタＰ２のドレイン領域１０６（ｐｄ２）をつなぐ第２
の接続手段Ｃ２４−１，Ｃ４６−１と、第１のｎＭＯＳ
トランジスタＮ１のゲート電極１０４（ｇ１）と前記第
２のｎＭＯＳトランジスタＮ２のドレイン領域１０２
（ｄ２）をつなぐ第３の接続手段Ｃ２４−１と、第２の
ｎＭＯＳトランジスタＮ２のゲート電極１０４（ｇ２）
と第１のｎＭＯＳトランジスタＮ１のドレイン領域１０
２（ｄ１）をつなぐ第４の接続手段Ｃ２４−２と、第１
のｐＭＯＳトランジスタＰ１のＴＦＴゲート電極１０５
（ｐｇ１）と第２のｎＭＯＳトランジスタＮ２のドレイ
ン領域１０２（ｄ２）をつなぐ第５の接続手段（１０７
−１）と、第２のｐＭＯＳトランジスタのＴＦＴゲート
電極１０５（ｐｇ２）と第１のｎＭＯＳトランジスタＮ
１のドレイン領域１０２（ｄ１）をつなぐ第６の接続手
段（１０７−２）とを有し、第５の接続手段（１０７−
１）および第６の接続手段（１０７−２）がそれぞれ第
２のｎＭＯＳトランジスタＮ２のドレイン領域１０２
（ｄ２）および第１のｎＭＯＳトランジスタＮ１のドレ
イン領域１０２（ｄ１）とそれぞれ第１層間絶縁膜１０
９に設けられた開口部を埋める選択成長シリコン層１０
７−１，１０７−２であるというものである。
【００１４】本実施例の製造方法について述べる。図３
（ａ），（ｂ）は本実施例の製造方法を説明するため製
造工程順に示す半導体チップの断面図である。まず、図
３（ａ）に示すように、通常プロセスにより、Ｐ型シリ
コン基板１０１の表面を選択的に酸化してフィールド酸
化膜１０３を形成する。フィールド酸化膜１０３で区画
されたトランジスタ形成領域にゲート絶縁膜１０８を形
成し、コンタクト孔（Ｃ２４−２）を形成し、多結晶シ
リコン膜１０４を堆積し、パターニングを行ない、リン
やヒ素などの不純物イオン注入を行ない、Ｎ+ 型不純物
拡散層１０２を形成する。次に、ＬＰＣＶＤ法などによ
り、酸化シリコン膜を第１層間絶縁膜１０９として堆積
する。ここまでの製造工程は、従来技術と全く同じでよ
い。こうして、第１，第２のｎＭＯＳトランジスタＮ
１，Ｎ２および伝達トランジスタ（図６のＮ３，Ｎ４）
が形成される。
（ａ），（ｂ）は本実施例の製造方法を説明するため製
造工程順に示す半導体チップの断面図である。まず、図
３（ａ）に示すように、通常プロセスにより、Ｐ型シリ
コン基板１０１の表面を選択的に酸化してフィールド酸
化膜１０３を形成する。フィールド酸化膜１０３で区画
されたトランジスタ形成領域にゲート絶縁膜１０８を形
成し、コンタクト孔（Ｃ２４−２）を形成し、多結晶シ
リコン膜１０４を堆積し、パターニングを行ない、リン
やヒ素などの不純物イオン注入を行ない、Ｎ+ 型不純物
拡散層１０２を形成する。次に、ＬＰＣＶＤ法などによ
り、酸化シリコン膜を第１層間絶縁膜１０９として堆積
する。ここまでの製造工程は、従来技術と全く同じでよ
い。こうして、第１，第２のｎＭＯＳトランジスタＮ
１，Ｎ２および伝達トランジスタ（図６のＮ３，Ｎ４）
が形成される。
【００１５】つづいて、図３（ｂ）に示すように、第１
のｎＭＯＳトランジスタＮ１のドレイン領域１０２（ｄ
１）および第２のｎＭＯＳトランジスタＮ２のドレイン
領域１０２（ｄ２）上の所定部以外を図示しないフォト
レジスト膜で覆う。次にプラズマエッチングなどによっ
て第１層間絶縁膜１０９に開口部１１１を形成し、フォ
トレジスト膜を除去する。
のｎＭＯＳトランジスタＮ１のドレイン領域１０２（ｄ
１）および第２のｎＭＯＳトランジスタＮ２のドレイン
領域１０２（ｄ２）上の所定部以外を図示しないフォト
レジスト膜で覆う。次にプラズマエッチングなどによっ
て第１層間絶縁膜１０９に開口部１１１を形成し、フォ
トレジスト膜を除去する。
【００１６】これらの工程に用いる技術は、すべて通常
のプロセス技術で対応可能である。次の工程は、シリコ
ンと選択成長である。
のプロセス技術で対応可能である。次の工程は、シリコ
ンと選択成長である。
【００１７】シリコンの選択成長は、成長用ガスとして
ＳｉＨ2 Ｃｌ2 −Ｈ2 −ＨＣｌなどを用い、約９００
℃、３０〜８０Ｔｏｒｒ程度の圧力下で成長させる。こ
の時、成長したシリコンをＮ型にするためにＰＨ3 など
をドーピングガスとして用いて成長させる。発明者ら
は、約５ｎｍ／分の成長速度でシリコンの選択成長を行
った。こうして形成された選択成長シリコン層１０７−
１，１０７−２は、ドレイン領域ｄ２，ｄ１のＮ+ 型不
純物拡散層と接続される。
ＳｉＨ2 Ｃｌ2 −Ｈ2 −ＨＣｌなどを用い、約９００
℃、３０〜８０Ｔｏｒｒ程度の圧力下で成長させる。こ
の時、成長したシリコンをＮ型にするためにＰＨ3 など
をドーピングガスとして用いて成長させる。発明者ら
は、約５ｎｍ／分の成長速度でシリコンの選択成長を行
った。こうして形成された選択成長シリコン層１０７−
１，１０７−２は、ドレイン領域ｄ２，ｄ１のＮ+ 型不
純物拡散層と接続される。
【００１８】この後に続く工程は、ＴＦＴゲート電極を
なすポリシリコン膜１０５の成長パターニング，ＴＦＴ
ゲート絶縁膜１０９の形成，シリコン薄膜１０６（多結
晶シリコン膜）の形成等であるが、従来例と同じで良
い。
なすポリシリコン膜１０５の成長パターニング，ＴＦＴ
ゲート絶縁膜１０９の形成，シリコン薄膜１０６（多結
晶シリコン膜）の形成等であるが、従来例と同じで良
い。
【００１９】本実施例は、第１のｎＭＯＳトランジスタ
Ｎ１および第１のｐＭＯＳトランジスタＰ１からなる第
１のＣＭＯＳインバータと、第２のｎＭＯＳトランジス
タＮ２および第２のｐＭＯＳトランジスタＰ２からなる
第２のＣＭＯＳインバータとからなるフリップフロップ
回路において、第１のｐＭＯＳトランジスタＰ１のＴＦ
Ｔゲート電極および第２のｐＭＯＳトランジスタＰ２の
ＴＦＴゲート電極をそれぞれ第１のｎＭＯＳトランジス
タＮ１のゲート電極および第２のｎＭＯＳトランジスタ
Ｎ２のゲート電極と直接に接続せず、それぞれ第２のｎ
ＭＯＳトランジスタＮ２のドレイン領域および第１のｎ
ＭＯＳトランジスタＮ１のドレイン領域と接続したもの
である。その際、第１層間絶縁膜の開口部を選択成長シ
リコン層で埋めることにより、接続部において段差が生
じるのを防いでいる。また、ＴＦＴゲート電極１０５
（ｐｇ１），１０５（ｐｇ２）をそれぞれゲート電極１
０４（ｇ１），１０４（ｇ２）の上まで延ばす必要がな
く、逆にドレイン領域１０２（ｄ１），１０２（ｄ２）
側へ広げることができ、その分だけ第１，第２のｐＭＯ
Ｓトランジスタのゲート長を大きくとれる。実際、２０
〜５０％程度ゲート長を大きくすることができた。
Ｎ１および第１のｐＭＯＳトランジスタＰ１からなる第
１のＣＭＯＳインバータと、第２のｎＭＯＳトランジス
タＮ２および第２のｐＭＯＳトランジスタＰ２からなる
第２のＣＭＯＳインバータとからなるフリップフロップ
回路において、第１のｐＭＯＳトランジスタＰ１のＴＦ
Ｔゲート電極および第２のｐＭＯＳトランジスタＰ２の
ＴＦＴゲート電極をそれぞれ第１のｎＭＯＳトランジス
タＮ１のゲート電極および第２のｎＭＯＳトランジスタ
Ｎ２のゲート電極と直接に接続せず、それぞれ第２のｎ
ＭＯＳトランジスタＮ２のドレイン領域および第１のｎ
ＭＯＳトランジスタＮ１のドレイン領域と接続したもの
である。その際、第１層間絶縁膜の開口部を選択成長シ
リコン層で埋めることにより、接続部において段差が生
じるのを防いでいる。また、ＴＦＴゲート電極１０５
（ｐｇ１），１０５（ｐｇ２）をそれぞれゲート電極１
０４（ｇ１），１０４（ｇ２）の上まで延ばす必要がな
く、逆にドレイン領域１０２（ｄ１），１０２（ｄ２）
側へ広げることができ、その分だけ第１，第２のｐＭＯ
Ｓトランジスタのゲート長を大きくとれる。実際、２０
〜５０％程度ゲート長を大きくすることができた。
【００２０】
【発明の効果】以説明したように本発明は、ＴＦＴ負荷
型のＭＯＳスタティックメモリセルを、負荷である第
１，第２のｐＭＯＳトランジスタのゲート電極を、フリ
ップフロップを構成する相手方の駆動トランジスタであ
る第２，第１のｎＭＯＳトランジスタのドレイン領域へ
接続することにより、デバイス技術的に最小寸法が制限
されているＴＦＴのゲート長を、同一のメモリセル面積
において、従来の技術に比べて大きくとって設計するこ
とが可能である。あるいは、ＴＦＴのＴＦＴゲート長の
デバイス技術的な下限寸法が、１メモリセルの面積を決
定する要因となる場合には、本発明では従来よりも、同
じゲート長に対して小さい面積のメモリセルをつくるこ
とができ、高集積度のＴＦＴ負荷型ＭＯＳスタティック
メモリが実現できる。
型のＭＯＳスタティックメモリセルを、負荷である第
１，第２のｐＭＯＳトランジスタのゲート電極を、フリ
ップフロップを構成する相手方の駆動トランジスタであ
る第２，第１のｎＭＯＳトランジスタのドレイン領域へ
接続することにより、デバイス技術的に最小寸法が制限
されているＴＦＴのゲート長を、同一のメモリセル面積
において、従来の技術に比べて大きくとって設計するこ
とが可能である。あるいは、ＴＦＴのＴＦＴゲート長の
デバイス技術的な下限寸法が、１メモリセルの面積を決
定する要因となる場合には、本発明では従来よりも、同
じゲート長に対して小さい面積のメモリセルをつくるこ
とができ、高集積度のＴＦＴ負荷型ＭＯＳスタティック
メモリが実現できる。
【図１】本発明の一実施例を示す平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】本発明の一実施例の製造方法を説明するため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図４】従来例を示す平面図である。
【図５】図４のＹ−Ｙ線断面図である。
【図６】ＣＭＯＳ ＳＲＡＭセルの回路図である。
【図７】抵抗負荷型ＭＯＳ ＳＲＡＭセルの回路図であ
る。
る。
１，１０１ Ｐ型シリコン基板 ２，１０２ Ｎ+ 型不純物拡散層 ３，１０３ フィールド酸化膜 ４，１０４ 多結晶シリコン膜（ｎＭＯＳのゲート電
極を成す） ５，１０５ 多結晶シリコン膜（ＴＦＴゲート電極を
成す） ６，１０６ シリコン薄膜（ＴＦＴのソース，ドレイ
ン，チャネル領域および電源配線を成す） １０７−１，１０７−２ 選択成長シリコン層 ８，１０８ ゲート絶縁膜 ９，１０９ 第１層間絶縁膜 １０，１１０ ＴＦＴゲート絶縁膜 Ｃ２４−１，Ｃ２４−２ ２と４、または１０２と１
０４とを接続するコンタクト部 Ｃ４５−１，Ｃ４５−２ ４と５、または１０４と１
０５とを接続するコンタクト部 Ｃ４６−１，Ｃ４６−２ １０４と１０６とを接続す
るコンタクト部 Ｃ５６−１，Ｃ５６−２ ５と６とを接続するコンタ
クト部 Ｄ ディジット線（ｄ４と接続されている） 反転Ｄ ディジット線（ｄ３と接続されている） ｄ１〜ｄ４ Ｎ１〜Ｎ４のドレイン領域 ｇ１〜ｇ４ Ｎ１〜Ｎ４のゲート電極 ＧＮＤ 接地配線（Ｓ１，Ｓ２と接続） Ｎ１〜Ｎ４ ｎＭＯＳトランジスタ Ｐ１，Ｐ２ ｐＭＯＳトランジスタ ｐｄ１，ｐｄ２ Ｐ１，Ｐ２のドレイン領域 ｐｇ１，ｐｇ２ Ｐ１，Ｐ２のゲート電極 ｐｓ１，ｐｓ２ Ｐ１，Ｐ２のソース領域 Ｖｃｃ 電源配線 ＷＬ ワード線（４）
極を成す） ５，１０５ 多結晶シリコン膜（ＴＦＴゲート電極を
成す） ６，１０６ シリコン薄膜（ＴＦＴのソース，ドレイ
ン，チャネル領域および電源配線を成す） １０７−１，１０７−２ 選択成長シリコン層 ８，１０８ ゲート絶縁膜 ９，１０９ 第１層間絶縁膜 １０，１１０ ＴＦＴゲート絶縁膜 Ｃ２４−１，Ｃ２４−２ ２と４、または１０２と１
０４とを接続するコンタクト部 Ｃ４５−１，Ｃ４５−２ ４と５、または１０４と１
０５とを接続するコンタクト部 Ｃ４６−１，Ｃ４６−２ １０４と１０６とを接続す
るコンタクト部 Ｃ５６−１，Ｃ５６−２ ５と６とを接続するコンタ
クト部 Ｄ ディジット線（ｄ４と接続されている） 反転Ｄ ディジット線（ｄ３と接続されている） ｄ１〜ｄ４ Ｎ１〜Ｎ４のドレイン領域 ｇ１〜ｇ４ Ｎ１〜Ｎ４のゲート電極 ＧＮＤ 接地配線（Ｓ１，Ｓ２と接続） Ｎ１〜Ｎ４ ｎＭＯＳトランジスタ Ｐ１，Ｐ２ ｐＭＯＳトランジスタ ｐｄ１，ｐｄ２ Ｐ１，Ｐ２のドレイン領域 ｐｇ１，ｐｇ２ Ｐ１，Ｐ２のゲート電極 ｐｓ１，ｐｓ２ Ｐ１，Ｐ２のソース領域 Ｖｃｃ 電源配線 ＷＬ ワード線（４）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 27/11 H01L 29/786
Claims (2)
- 【請求項１】 Ｐ型半導体基板の表面部に選択的に形成
された一対のＮ+ 型不純物拡散層および前記一対のＮ+
型不純物拡散層で挟まれたＰ型半導体領域上にゲート絶
縁膜を介して設けられたゲート電極を有する第１のｎＭ
ＯＳトランジスタおよび第２のｎＭＯＳトランジスタ
と、前記第１，第２のｎＭＯＳトランジスタが形成され
た半導体チップ上に第１層間絶縁膜を介して被着された
ＴＦＴゲート電極および前記ＴＦＴゲート電極上にＴＦ
Ｔゲート絶縁膜を介して設けられたシリコン薄膜を有す
る第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳト
ランジスタと、前記第１のｎＭＯＳトランジスタのドレ
イン領域と前記第１のｐＭＯＳトランジスタのドレイン
領域をつなぐ第１の接続手段と、前記第２のｎＭＯＳト
ランジスタのドレイン領域と前記第２のｐＭＯＳトラン
ジスタのドレイン領域をつなぐ第２の接続手段と、前記
第１のｎＭＯＳトランジスタのゲート電極と前記第２の
ｎＭＯＳトランジスタのドレイン領域をつなぐ第３の接
続手段と、前記第２のｎＭＯＳトランジスタのゲート電
極と前記第１のｎＭＯＳトランジスタのドレイン領域を
つなぐ第４の接続手段と、前記第１のｐＭＯＳトランジ
スタのＴＦＴゲート電極と前記第２のｎＭＯＳトランジ
スタのドレイン領域をつなぐ第５の接続手段と、前記第
２のｐＭＯＳトランジスタのＴＦＴゲート電極と前記第
１のｎＭＯＳトランジスタのドレイン領域をつなぐ第６
の接続手段とを有し、前記第５の接続手段が、前記第２
のｎＭＯＳトランジスタのドレイン領域であって前記第
２のｎＭＯＳトランジスタのゲート電極と前記第３の接
続手段との間の前記第１層間絶縁膜に設けられた開口部
を埋める選択成長シリコン層であり、前記第６の接続手
段が、前記第１のｎＭＯＳトランジスタのドレイン領域
であって前記第１のｎＭＯＳトランジスタのゲート電極
と前記第４の接続手段との間の前記第１層間絶縁膜に設
けられた開口部を埋める選択成長シリコン層であること
を特徴とするＭＯＳスタティックメモリ。 - 【請求項２】 ＴＦＴゲート電極はＮ型ポリシリコン膜
からなり、前記選択成長シリコン層はＮ型にドーピング
されている請求項１記載のＭＯＳスタティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011523A JP2967639B2 (ja) | 1992-01-27 | 1992-01-27 | Ｍｏｓスタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011523A JP2967639B2 (ja) | 1992-01-27 | 1992-01-27 | Ｍｏｓスタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211314A JPH05211314A (ja) | 1993-08-20 |
| JP2967639B2 true JP2967639B2 (ja) | 1999-10-25 |
Family
ID=11780337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011523A Expired - Fee Related JP2967639B2 (ja) | 1992-01-27 | 1992-01-27 | Ｍｏｓスタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967639B2 (ja) |
-
1992
- 1992-01-27 JP JP4011523A patent/JP2967639B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211314A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990721 |
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