JPH1154509A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH1154509A
JPH1154509A JP9206464A JP20646497A JPH1154509A JP H1154509 A JPH1154509 A JP H1154509A JP 9206464 A JP9206464 A JP 9206464A JP 20646497 A JP20646497 A JP 20646497A JP H1154509 A JPH1154509 A JP H1154509A
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Japan
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misfet
gate electrode
film
metal film
integrated circuit
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JP9206464A
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Shinichiro Wada
真一郎 和田
Kazutaka Mori
和孝 森
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ＭＩＳＦＥＴのゲート電極の微細化に伴うゲ
ート電極の抵抗値の増加を抑制することができる技術を
提供する。 【解決手段】 ＭＩＳＦＥＴの多結晶シリコン膜によっ
て構成されたゲート電極６上に、ゲート電極６のゲート
長よりも広い幅を有する第１の溝８を形成し、この第１
の溝８内に低抵抗の金属膜によって構成される埋め込み
配線９ａをゲート電極６に接触して設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、相補型ＭＯＳＦＥ
Ｔ（Complementary Metal Oxide Semiconductor Field
Effect Transistor ；ＣＭＯＳＦＥＴ）を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】ＣＭＯＳＦＥＴは微細化技術の進歩とと
もに年々その性能を向上させている。特に、ゲート電極
の微細化はデバイス性能の向上には不可欠であり、高性
能が要求される半導体集積回路装置においては、先端微
細加工技術によって加工されたゲート電極を有するＣＭ
ＯＳＦＥＴが用いられている。
【０００３】ところで、ゲート電極はソース領域、ドレ
イン領域の自己整合形成が可能であることから、その材
料には多結晶シリコン膜が用いられている。しかしなが
ら、多結晶シリコン膜は金属膜に比べて抵抗値が高いた
め、ゲート電極の微細化によってゲート電極の抵抗値は
著しく増加し、半導体集積回路装置の性能を低下させて
しまう。
【０００４】特に、高集積化が進むＳＲＡＭ（Static R
andom Access Memory ）またはＤＲＡＭ（Dynamic Rand
om Access Memory）のメモリセルにおいては、トランジ
スタを選択するワード線として用いられる情報転送用の
ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET ）
のゲート電極の抵抗値がメモリセルのアクセス時間に影
響を及ぼすため、ゲート電極の高抵抗化は大きな問題と
なっている。
【０００５】そこで、従来は、ゲート電極を構成する多
結晶シリコン膜上に低抵抗の高融点シリサイド膜、例え
ばタングステンシリサイド（ＷＳｉ2 ）膜，チタンシリ
サイド（ＴｉＳｉ2 ）膜を積層する、または低抵抗の金
属膜、例えばタングステン（Ｗ）膜、窒化チタン（Ｔｉ
Ｎ）膜を積層することによってゲート電極を積層構造と
し、ゲート電極の低抵抗化を図っている。
【０００６】
【発明が解決しようとする課題】上記積層構造のゲート
電極の形成には、次のいずれかの加工方法が用いられて
いる。
【０００７】すなわち、多結晶シリコン膜上に高融点シ
リサイド膜または金属膜を堆積した後、高融点シリサイ
ド膜または金属膜および多結晶シリコン膜をフォトレジ
ストパターンをマスクにして順次エッチングする方法、
多結晶シリコン膜をエッチングした後、半導体基板上に
金属膜を堆積し、次いで、自己整合法によって多結晶シ
リコン膜上に高融点シリサイド膜を形成する方法、多結
晶シリコン膜をエッチングした後、多結晶シリコン膜上
に金属膜を選択的に成長させる方法である。
【０００８】ところが、上記加工方法では、ゲート電極
の上層を構成する高融点シリサイド膜または金属膜の幅
も多結晶シリコン膜の幅と同じとなるため、ゲート電極
の微細化とともにゲート電極の抵抗値は増加し、低抵抗
化のためにゲート電極を積層構造とした効果を十分に生
かすことができない。
【０００９】本発明の目的は、ＭＩＳＦＥＴのゲート電
極の微細化に伴うゲート電極の抵抗値の増加を抑制する
ことができる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、本発明の半導体集積回路
装置は、ＭＩＳＦＥＴのゲート電極上の絶縁膜に、前記
ゲート電極のゲート長よりも広い幅を有する溝が形成さ
れ、前記溝内に低抵抗の金属膜で構成される第１の埋め
込み配線が前記ゲート電極に接触して配置されており、
前記ＭＩＳＦＥＴのソース領域、ドレイン領域上の前記
絶縁膜にそれぞれコンタクトホールが形成され、前記コ
ンタクトホール内に前記金属膜で構成される第２の埋め
込み配線が配置されているものである。
【００１２】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に複数のＭＩＳＦＥＴを形成する
工程と、前記半導体基板上に絶縁膜を堆積した後、複数
の前記ＭＩＳＦＥＴのソース領域、ドレイン領域上の前
記絶縁膜にそれぞれコンタクトホールを形成する工程
と、複数の前記ＭＩＳＦＥＴのゲート電極上の前記絶縁
膜に前記ゲート電極のゲート長よりも広い幅を有する溝
を形成する工程と、前記コンタクトホール内および前記
溝内に低抵抗の金属膜を埋め込む工程とを有するもので
ある。
【００１３】上記した手段によれば、ＭＩＳＦＥＴのゲ
ート電極上に、ゲート電極のゲート長よりも広い幅を有
する低抵抗の金属膜が設けられるので、ＭＩＳＦＥＴの
ゲート電極の微細化に伴うゲート電極の抵抗値の増加を
抑制することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１５】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１６】（実施の形態１）図１は、本発明の一実施
の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導体基
板の要部断面図である。
【００１７】図示のように、ｐ型の半導体基板１上にフ
ィールド絶縁膜２が形成されており、このフィールド絶
縁膜２で囲まれた活性領域である半導体基板１の表面に
は一対のｎ型半導体領域３によってソース領域、ドレイ
ン領域が構成されている。半導体基板１の表面には、し
きい値電圧制御層４が形成されている。このしきい値電
圧制御層４の上には、酸化シリコン膜でゲート絶縁膜５
が構成され、その上にはｎ型の多結晶シリコン膜でゲー
ト電極６が構成されている。
【００１８】さらに、ゲート電極６上の第１の絶縁膜７
には、ゲート電極６のゲート長よりも広い幅を有する第
１の溝８が形成されており、第１の溝８内には埋め込み
配線９ａがゲート電極６に接触して配置されている。こ
の埋め込み配線９ａは金属膜、例えばタングステン
（Ｗ）膜、窒化チタン（ＴｉＮ）膜またはアルミニウム
（Ａｌ）合金膜などによって構成されている。
【００１９】ｎ型半導体領域３上の第１の絶縁膜７に
は、第１のコンタクトホール１０が形成されており、こ
の第１のコンタクトホール１０内には、埋め込み配線９
ａと同一層の金属膜によって埋め込み配線９ｂが形成さ
れている。
【００２０】また、埋め込み配線９ａ，９ｂ上に堆積さ
れた第２の絶縁膜１１には、第２のコンタクトホール１
２が形成されており、この第２のコンタクトホール１２
内にはプラグ１３が形成されている。従って、第１層目
の配線１４は、第２のコンタクトホール１２内のプラグ
１３および第１のコンタクトホール１０内の埋め込み配
線９ｂを介して上記ｎ型半導体領域３に接続されてい
る。
【００２１】なお、前記実施の形態では、ｎチャネル型
ＭＩＳＦＥＴについて説明したが、ｐチャネル型ＭＩＳ
ＦＥＴについても同様である。
【００２２】図２は、ｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴを有するＣＭＯＳインバータ
回路を示す半導体基板の要部平面図であり、図３は、図
２のＡ−Ａ’線における半導体基板の要部断面図であ
る。
【００２３】図では、ゲート電極を並列に配置した場合
のＣＭＯＳインバータ回路を示し、Ｑ1 はｎチャネル型
ＭＩＳＦＥＴ、Ｑ2 はｐチャネル型ＭＩＳＦＥＴであ
る。
【００２４】ｎチャネル型ＭＩＳＦＥＴＱ1 は、半導体
基板１上に形成されたｐ型ウエル１５上に形成され、こ
のｐ型ウエル１５の表面には、一対のｎ型半導体領域３
によってソース領域、ドレイン領域が構成されている。
【００２５】また、上記一対のｎ型半導体領域３の間の
ｐ型ウエル１５の表面には、しきい値電圧制御層４が形
成されている。このしきい値電圧制御層４の上には、酸
化シリコン膜でゲート絶縁膜５が形成され、その上には
ｎ型の多結晶シリコン膜でゲート電極６が形成されてい
る。さらに、ゲート電極６上の第１の絶縁膜７には、ゲ
ート電極６のゲート長よりも広い幅を有する第１の溝８
ａが形成されており、この第１の溝８ａ内には埋め込み
配線９ａがゲート電極６に接触して配置されている。
【００２６】ｐチャネル型ＭＩＳＦＥＴＱ2 は、半導体
基板１上に形成されたｎ型ウエル１６上に形成され、こ
のｎ型ウエル１６の表面には、一対のｐ型半導体領域１
７によってソース領域、ドレイン領域が構成されてい
る。
【００２７】また、上記一対のｐ型半導体領域１７の間
のｎ型ウエル１６の表面には、しきい値電圧制御層４が
形成されている。このしきい値電圧制御層４の上には、
酸化シリコン膜でゲート絶縁膜５が形成され、その上に
はｎ型の多結晶シリコン膜でゲート電極６が形成されて
いる。さらに、ゲート電極６上の第１の絶縁膜７には、
ゲート電極６のゲート長よりも広い幅を有する第１の溝
８が形成されており、この第１の溝８ａ内には埋め込み
配線９ａがゲート電極６に接触して配置されている。
【００２８】さらに、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ゲート電極６上に配置された埋め込み配線９ａとｐチャ
ネル型ＭＩＳＦＥＴＱ2 のゲート電極６上に配置された
埋め込み配線９ａとは、第１の溝８ｂ内に埋め込まれた
局所配線Ｌ1 によって電気的に接続されている。また、
ｎチャネル型ＭＩＳＦＥＴＱ1 のドレイン領域とｐチャ
ネル型ＭＩＳＦＥＴＱ2 のドレイン領域とは、第２の溝
１８内に埋め込まれた局所配線Ｌ2 によって電気的に接
続されている。
【００２９】また、ｎチャネル型ＭＩＳＦＥＴＱ1 のソ
ース領域上およびｐチャネル型ＭＩＳＦＥＴＱ2 のソー
ス領域上にそれぞれ設けられた第１のコンタクトホール
１０内に埋め込み配線９ｂが形成され、埋め込み配線９
ｂ上に設けれた第２のコンタクトホール１２内にプラグ
１３が形成され、さらに、プラグ１３上に第１層目の配
線１４が形成されている。従って、第１層目の配線１４
は、プラグ１３および埋め込み配線９ｂを介して、ｎチ
ャネル型ＭＩＳＦＥＴＱ1 およびｐチャネル型ＭＩＳＦ
ＥＴＱ2 のそれぞれのソース領域に接続されている。
【００３０】また、局所配線Ｌ1 は、局所配線Ｌ1 上に
設けられた第２のコンタクトホール１２内のプラグ１３
を介して第１層目の配線１４に接続されている。
【００３１】なお、埋め込み配線９ａ，９ｂおよび局所
配線Ｌ1 ，Ｌ2 は、低抵抗の金属膜、例えばＷ膜、Ｔｉ
Ｎ膜またはＡｌ合金膜などからなる共通層で構成されて
いる。
【００３２】図２および図３に示した本発明の一実施の
形態であるＣＭＯＳインバータ回路の製造方法を図４〜
図１２を用いて説明する。
【００３３】まず、図４に示すように、ｎ型シリコン単
結晶で構成された半導体基板１の主面上に自己整合法で
ｐ型ウエル１５とｎ型ウエル１６を形成した後、ｐ型ウ
エル１５とｎ型ウエル１６の表面に厚さ約４００ｎｍの
フィールド絶縁膜２を形成する。次いで、ｐ型ウエル１
５およびｎ型ウエル１６のそれぞれのチャネル領域へｐ
型不純物（例えば、ボロン（Ｂ））を導入して、しきい
値電圧制御層４を形成する。
【００３４】次に、半導体基板１の表面にゲート絶縁膜
５を約6.５ｎｍの厚さで形成した後、半導体基板１上に
ＣＶＤ（Chemical Vapor Deposition ）法でリン（Ｐ）
を添加した厚さ約３００ｎｍの多結晶シリコン膜を堆積
し、次いで、この多結晶シリコン膜をエッチングして、
ゲート電極６を形成する。
【００３５】次に、ゲート電極６をマスクにしてｐ型ウ
エル１５にｎ型不純物（例えば、砒素（Ａｓ））を導入
し、ｎチャネル型ＭＩＳＦＥＴＱ1 のソース領域、ドレ
イン領域を構成するｎ型半導体領域３を形成する。続い
て、ゲート電極６をマスクにしてｎ型ウエル１６にｐ型
不純物（例えば、フッ化ボロン（ＢＦ2 ））を導入し、
ｐチャネル型ＭＩＳＦＥＴＱ2 のソース領域、ドレイン
領域を構成するｐ型半導体領域１７を形成する。
【００３６】次に、半導体基板１上にＣＶＤ法によって
第１の絶縁膜７を堆積した後（図５）、図６に示すよう
に、第１の絶縁膜７をエッチングして、ｎチャネル型Ｍ
ＩＳＦＥＴＱ1 のドレイン領域とｐチャネル型ＭＩＳＦ
ＥＴＱ2 のドレイン領域とを接続するための局所配線Ｌ
2 を形成する領域に第２の溝１８を形成し、さらに、ｎ
チャネル型ＭＩＳＦＥＴＱ1 のソース領域上およびｐチ
ャネル型ＭＩＳＦＥＴＱ2 のソース領域上にそれぞれ第
１のコンタクトホール１０を形成する。
【００３７】続いて、図７に示すように、第１の絶縁膜
７をエッチングして、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ゲート電極６上およびｐチャネル型ＭＩＳＦＥＴＱ2 の
ゲート電極６上にそれぞれ第１の溝８ａを形成し、さら
に、ｎチャネル型ＭＩＳＦＥＴＱ1 のゲート電極６とｐ
チャネル型ＭＩＳＦＥＴＱ2 のゲート電極６とを接続す
るための局所配線Ｌ1 を形成する領域に第１の溝８ｂを
形成する。
【００３８】第１の溝８ａは、その幅がゲート電極６を
構成する多結晶シリコン膜の幅よりも広く、また、ゲー
ト電極６を構成する多結晶シリコン膜の表面が露出する
まで第１の絶縁膜７をエッチングすることによって形成
される。
【００３９】次に、半導体基板１上にＣＶＤ法またはス
パッタリング法によって金属膜１９、例えばＷ膜、Ｔｉ
Ｎ膜またはＡｌ合金膜などを堆積した後（図８）、図９
に示すように、ＣＭＰ（Chemical Mechanical Polishin
g ；化学的機械研磨）法によって上記金属膜１９の表面
を平坦化し、第１の溝８ａ，８ｂ内、第２の溝１８内お
よび第１のコンタクトホール１０内に上記金属膜１９を
埋め込む。
【００４０】これによって、第１の溝８ａ内には、ｎチ
ャネル型ＭＩＳＦＥＴＱ1 のゲート電極６およびｐチャ
ネル型ＭＩＳＦＥＴＱ2 のゲート電極６の低抵抗化を実
現する埋め込み配線９ａが形成され、第１の溝８ｂ内に
は、ｎチャネル型ＭＩＳＦＥＴＱ1 のゲート電極６とｐ
チャネル型ＭＩＳＦＥＴＱ2 のゲート電極６とを接続す
る局所配線Ｌ1 が形成され、第２の溝１８内には、ｎチ
ャネル型ＭＩＳＦＥＴＱ1 のドレイン領域とｐチャネル
型ＭＩＳＦＥＴＱ2 のドレイン領域とを接続する局所配
線Ｌ2 が形成され、さらに、第１のコンタクトホール１
０内にはｎチャネル型ＭＩＳＦＥＴＱ1 のソース領域ま
たはｐチャネル型ＭＩＳＦＥＴＱ2 のソース領域と後に
形成されるプラグ１３とを接続するための埋め込み配線
９ｂが形成される。
【００４１】次に、半導体基板１上にＣＶＤ法によって
第２の絶縁膜１１を堆積した後（図１０）、図１１に示
すように、第２の絶縁膜１１をエッチングして、ｎチャ
ネル型ＭＩＳＦＥＴＱ1 のソース領域上およびｐチャネ
ル型ＭＩＳＦＥＴＱ2 のソース領域上にそれぞれ設けら
れた埋め込み配線９ｂ上に第２のコンタクトホール１２
を形成する。
【００４２】次に、図１２に示すように、半導体基板１
上にＣＶＤ法またはスパッタリング法によって金属膜、
例えばＷ膜またはＴｉＮ膜などを堆積した後、ＣＭＰ法
によって上記金属膜の表面を平坦化し、第２のコンタク
トホール１２内に上記金属膜を埋め込む。これによっ
て、第２のコンタクトホール１２内にはｎチャネル型Ｍ
ＩＳＦＥＴＱ1 のソース領域上およびｐチャネル型ＭＩ
ＳＦＥＴＱ2 のソース領域上にそれぞれプラグ１３が形
成される。
【００４３】この後、半導体基板１上にスパッタリング
法によって金属膜、例えばＡｌ合金膜または銅膜などを
堆積し、次いで、この金属膜を加工して、第１層目の配
線１４を形成することにより、図２および図３に示した
ＣＭＯＳインバータ回路が形成される。
【００４４】このように、本実施の形態１によれば、多
結晶シリコン膜で構成されるＭＩＳＦＥＴのゲート電極
６に接触して、ゲート電極６のゲート長よりも広い幅を
有する埋め込み配線７ａを形成することにより、ゲート
電極６が微細化してもゲート電極６の抵抗値の増加を抑
制することができる。
【００４５】さらに、ｎチャネル型ＭＩＳＦＥＴＱ1 お
よびｐチャネル型ＭＩＳＦＥＴＱ2のそれぞれのゲート
電極６上またはソース領域、ドレイン領域上に、低抵抗
の金属膜で構成される埋め込み配線９ａ，９ｂまたは局
所配線Ｌ1 ，Ｌ2 を形成することにより、複数のＭＩＳ
ＦＥＴ間の配線設計の自由度を増すことができる。
【００４６】（実施の形態２）図１３は、本発明の他の
実施の形態であるＣＭＯＳインバータ回路を示す半導体
基板の要部平面図であり、図１４は、図１３のＡ−Ａ’
線における半導体基板の要部断面図である。
【００４７】図では、ゲート電極を縦列に配置した場合
のＣＭＯＳインバータ回路を示し、Ｑ1 はｎチャネル型
ＭＩＳＦＥＴ、Ｑ2 はｐチャネル型ＭＩＳＦＥＴであ
る。
【００４８】前記実施の形態１の図２で示したＣＭＯＳ
インバータ回路と同様に、ｎチャネル型ＭＩＳＦＥＴＱ
1 のゲート電極６およびｐチャネル型ＭＩＳＦＥＴＱ2
のゲート電極６に接触してゲート電極６のゲート長より
も広い幅を有する埋め込み配線９ａが配置されており、
この埋め込み配線９ａは第２のコンタクトホール１２内
に形成されたプラグ１３を介して第１層目の配線１４に
接続されている。
【００４９】さらに、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ドレイン領域とｐチャネル型ＭＩＳＦＥＴＱ2 のドレイ
ン領域とは局所配線Ｌ2 によって電気的に接続されてい
る。
【００５０】また、ｎチャネル型ＭＩＳＦＥＴＱ1 のソ
ース領域上およびｐチャネル型ＭＩＳＦＥＴＱ2 のソー
ス領域上にそれぞれ設けられた第１のコンタクトホール
１０内には埋め込み配線９ｂが形成され、この埋め込み
配線９ｂは第２のコンタクトホール１２内に設けられた
プラグ１３を介して第１層目の配線１４に接続されてい
る。
【００５１】なお、埋め込み配線９ａ，９ｂおよび局所
配線Ｌ2 は低抵抗の金属膜、例えばＷ膜、ＴｉＮ膜また
はＡｌ合金膜などからなる共通層で構成されている。
【００５２】（実施の形態３）本発明の他の実施の形態
であるＳＲＡＭのメモリセルを説明する。
【００５３】まず、本実施の形態のＳＲＡＭのメモリセ
ルの等価回路を図１５を用いて簡単に説明する。
【００５４】図示のように、メモリセルは、一対の相補
性データ線（データ線ＤＬ、データ線バーＤＬ）とワー
ド線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 、一対の負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 および一対の転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 で構成されている。駆動用ＭＩＳＦＥＴＱｄ1 ，
Ｑｄ2 および転送用Ｑｔ1 ，Ｑｔ2 はｎチャネル型で構
成され、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 はｐチャネ
ル型で構成されている。すなわち、このメモリセルは、
４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型
ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されてい
る。
【００５５】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 とはＣＭＯＳインバータ（ＩＮＶ1 ）を構
成し、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴ
Ｑｐ2 とはＣＭＯＳインバータ（ＩＮＶ2 ）を構成して
いる。この一対のＣＭＯＳインバータ（ＩＮＶ1 ，ＩＮ
Ｖ2 ）の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、
一対の局所配線を介して交差結合し、１ビットの情報を
記憶する情報蓄積部としてのフリップフロップ回路を構
成している。
【００５６】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線バーＤＬに接続されている。
【００５７】また、フリップフロップ回路の一端（負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソース領
域）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用Ｍ
ＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域）は
基準電圧（Ｖｓｓ）に接続されている。電源電圧（Ｖｃ
ｃ）は、例えば５Ｖであり、基準電圧（Ｖｓｓ）は、例
えば０Ｖ（ＧＮＤ電圧）である。
【００５８】次に、本実施の形態のＳＲＡＭのメモリセ
ルの具体的な構成を説明する。
【００５９】図１６は、メモリセルの略１個分を示す半
導体基板の要部平面図であり、図１７および図１８は、
それぞれＡ−Ａ’線およびＢ−Ｂ’線における半導体基
板の要部断面図である。
【００６０】図１６〜図１８に示すように、メモリセル
を構成する６個のＭＩＳＦＥＴは、ｐ- 型の半導体基板
１のフィールド絶縁膜２で周囲を囲まれた活性領域に形
成されている。ｎチャネル型で構成される駆動用ＭＩＳ
ＦＥＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 のそれぞれはｐ型ウエル１５の活性領域に
形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥ
ＴＱｐ1 ，Ｑｐ2 はｎ型ウエル１６の活性領域に形成さ
れている。ｐ型ウエル１５、ｎ型ウエル１６のそれぞれ
は、半導体基板１上に形成されたｐ型エピタキシャルシ
リコン層２０の主面に形成されている。
【００６１】フリップフロップ回路の一方のＣＭＯＳイ
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極ＦＧ1 を有し
ており、他方のＣＭＯＳインバータを構成する駆動用Ｍ
ＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 は、共通
のゲート電極ＦＧ2 を有している。
【００６２】これらゲート電極ＦＧ1 ，ＦＧ2 は多結晶
シリコン膜によって構成され、酸化シリコン膜で構成さ
れたゲート絶縁膜５の上に形成されている。
【００６３】上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の
それぞれのソース領域、ドレイン領域は、ｐ型ウエル１
５の活性領域に形成されたｎ型半導体領域３で構成され
ている。また、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそ
れぞれのソース領域、ドレイン領域は、ｎ型ウエル１６
の活性領域に形成されたｐ型半導体領域１７で構成され
ている。
【００６４】転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、ワ
ード線ＷＬと一体に構成されたゲート電極ＦＧ3 を有し
ている。このゲート電極ＦＧ3 は、上記ゲート電極ＦＧ
1 ，ＦＧ2 と同じ多結晶シリコン膜で構成され、酸化シ
リコン膜で構成されたゲート絶縁膜５の上に形成されて
いる。なお、ゲート電極ＦＧ1 ，ＦＧ2 およびゲート電
極ＦＧ3 を構成する多結晶シリコン膜には、ｎ型の不純
物（例えばリン）が導入されている。
【００６５】上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
それぞれのソース領域、ドレイン領域は、ｐ型ウエル１
５の活性領域に形成されたｎ型半導体領域３で構成され
ている。
【００６６】駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 、負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 および転送用ＭＩＳＦＥ
ＴＱｔ1 ，Ｑｔ2 のそれぞれのソース領域、ドレイン領
域の上部には、低抵抗化のためのメタルシリサイド膜２
１が形成されている。メタルシリサイド膜２１は、例え
ばチタンシリサイド（ＴｉＳｉ2 ）膜で構成されてい
る。
【００６７】駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 上の第１の絶縁
膜７にゲート電極ＦＧ1 のゲート長よりも広い幅を有す
る第１の溝８ａが形成されており、この第１の溝８ａ内
には、低抵抗の金属膜によって構成された埋め込み配線
９ａ1 がゲート電極ＦＧ1 に接触して配置されている。
【００６８】さらに、上記埋め込み配線９ａ1 は、負荷
用ＭＩＳＦＥＴＱｐ2 のドレイン領域上に延存し、第１
のコンタクトホール１０を通じて負荷用ＭＩＳＦＥＴＱ
ｐ2のドレイン領域に接続されている。また、駆動用Ｍ
ＩＳＦＥＴＱｄ2 のドレイン領域上および負荷用ＭＩＳ
ＦＥＴＱｐ2 のドレイン領域上に第２の溝１８が形成さ
れており、この第２の溝１８内に局所配線Ｌ3aを形成す
ることによって、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン
領域と負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域とが接
続されている。
【００６９】従って、埋め込み配線９ａ1 および局所配
線Ｌ3aによって、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用Ｍ
ＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 と、駆動用
ＭＩＳＦＥＴＱｄ2 のドレイン領域と、負荷用ＭＩＳＦ
ＥＴＱｐ2 のドレイン領域および転送用ＭＩＳＦＥＴＱ
ｔ2 のソース領域とが電気的に接続される。
【００７０】同様に、駆動用ＭＩＳＦＥＴＱｄ2 と負荷
用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 上の第
１の絶縁膜７にゲート電極ＦＧ2 のゲート長よりも広い
幅を有する第１の溝８ａが形成されており、この第１の
溝８ａ内には、低抵抗の金属膜によって構成された埋め
込み配線９ａ2 がゲート電極ＦＧ2 に接触して配置され
ている。
【００７１】さらに、上記埋め込み配線９ａ2 は、駆動
用ＭＩＳＦＥＴＱｄ1 のドレイン領域上および転送用Ｍ
ＩＳＦＥＴＱｔ1 のソース領域上に延存し、第１のコン
タクトホール１０を通じて駆動用ＭＩＳＦＥＴＱｄ1 の
ドレイン領域および転送用ＭＩＳＦＥＴＱｔ1 のソース
領域に接続されている。また、駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域上および負荷用ＭＩＳＦＥＴＱｐ1 の
ドレイン領域上に第２の溝１８が形成されており、この
第２の溝１８内に局所配線Ｌ3bを形成することによっ
て、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と負荷用
ＭＩＳＦＥＴＱｐ1 のドレイン領域とが接続されてい
る。
【００７２】従って、埋め込み配線９ａ2 および局所配
線Ｌ3bによって、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用Ｍ
ＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 と、駆動用
ＭＩＳＦＥＴＱｄ1 のドレイン領域と、負荷用ＭＩＳＦ
ＥＴＱｐ1 のドレイン領域および転送用ＭＩＳＦＥＴＱ
ｔ1 のソース領域とが電気的に接続される。
【００７３】さらに、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 のゲート電極ＦＧ3 上の第１の絶縁膜７にゲート電極
ＦＧ3 のゲート長よりも広い幅を有する第１の溝８ａが
形成されており、この第１の溝８ａ内には、低抵抗の金
属膜によって構成された埋め込み配線９ａ3 がゲート電
極ＦＧ3 に接触して配置されている。
【００７４】また、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2
のそれぞれのソース領域上、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のそれぞれのソース領域上および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域上
の第１の絶縁膜７に第１のコンタクトホール１０が開孔
されており、この第１のコンタクトホール１０内には埋
め込み配線９ｂが形成されている。さらに、埋め込み配
線９ｂはプラグ１３を介して第１層目の配線１４に接続
されている。
【００７５】なお、埋め込み配線９ａ1 〜９ａ3 ，９ｂ
および局所配線Ｌ3a，Ｌ3bは低抵抗の金属膜、例えばＷ
膜、ＴｉＮ膜またはＡｌ合金膜などからなる共通層で構
成されている。
【００７６】図示はしないが、上記第１層目の配線１４
の上層には第３の絶縁膜を介して第２層目の配線が形成
されている。この第２層目の配線は、第３の絶縁膜に開
孔されたスルーホールを通じて転送用ＭＩＳＦＥＴＱｔ
1 ，Ｑｔ2 のそれぞれのドレイン領域上に配置された第
１層目の配線１４に接続されている。
【００７７】さらに、第２層目の配線は、基準電圧線
（Ｖｓｓ）を構成しており、第２の絶縁膜に開孔された
スルーホールを通じて駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のそれぞれのソース領域上に配置された第１層目の配
線１４に接続されている。さらに、第２層目の配線は、
電源電圧線（Ｖｃｃ）を構成しており、第２の絶縁膜に
開孔されたスルーホールを通じて負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のそれぞれのソース領域上に配置された第
１層目の配線１４に接続されている。
【００７８】上記第２層目の配線の上層には、第３の絶
縁膜を介して第３層目の配線が形成されている。第３の
絶縁膜は、例えば酸化シリコン膜、ＳＯＧ（Spin On Gl
ass）および酸化シリコン膜の積層膜で構成され、第３
層目の配線は、例えばＡｌ合金膜で構成されている。
【００７９】この第３層目の配線は、データ線ＤＬ，バ
ーＤＬを構成しており、このデータ線ＤＬ，バーＤＬ
は、第３の絶縁膜に開孔された第２のスルーホールを通
じて転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのド
レイン領域上に配置された第２層目の配線に接続されて
いる。
【００８０】このように、本実施の形態３によれば、多
結晶シリコン膜で構成される駆動用ＭＩＳＦＥＴＱｄ1
と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1
上、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 の共通のゲート電極ＦＧ2 上および転送用ＭＩＳＦ
ＥＴＱｔ1 ，Ｑｔ2 のゲート電極ＦＧ3 上に、ゲート電
極ＦＧ1 ，ＦＧ2 ，ＦＧ3 のゲート長よりも広い幅を有
する低抵抗の金属膜をそれぞれゲート電極ＦＧ1 ，ＦＧ
2 ，ＦＧ3 に接触して配置することにより、ゲート電極
ＦＧ1 ，ＦＧ2 ，ＦＧ3 を微細化してもゲート電極ＦＧ
1 ，ＦＧ2 ，ＦＧ3 の抵抗値の増加を抑制することがで
きる。
【００８１】さらに、低抵抗の金属膜によって構成され
る埋め込み配線９ａ1 〜９ａ3 ，９ｂおよび局所配線Ｌ
3a，Ｌ3bを用いることによって、プロセス工程の複雑化
を抑え、また、メモリセル内の高標高部と低標高部との
差を低減することができる。
【００８２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８４】本発明によれば、ＭＩＳＦＥＴのゲート電
極上に、ゲート電極のゲート長よりも広い幅を有する低
抵抗の金属膜が設けられるので、ゲート電極の微細化に
伴うゲート電極の抵抗値の増加を抑制することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるゲート電極を並列
配置したＣＭＯＳインバータ回路のパターンレイアウト
を示す半導体基板の要部平面図である。
【図３】図２のＡ−Ａ’線における半導体基板の要部断
面図である。
【図４】本発明の一実施の形態であるゲート電極を並列
配置したＣＭＯＳインバータ回路の製造方法を示す半導
体基板の要部断面図である。
【図５】本発明の一実施の形態であるゲート電極を並列
配置したＣＭＯＳインバータ回路の製造方法を示す半導
体基板の要部断面図である。
【図６】本発明の一実施の形態であるゲート電極を並列
配置したＣＭＯＳインバータ回路の製造方法を示す半導
体基板の要部断面図である。
【図７】本発明の一実施の形態であるゲート電極を並列
配置したＣＭＯＳインバータ回路の製造方法を示す半導
体基板の要部断面図である。
【図８】本発明の一実施の形態であるゲート電極を並列
配置したＣＭＯＳインバータ回路の製造方法を示す半導
体基板の要部断面図である。
【図９】本発明の一実施の形態であるゲート電極を並列
配置したＣＭＯＳインバータ回路の製造方法を示す半導
体基板の要部断面図である。
【図１０】本発明の一実施の形態であるゲート電極を並
列配置したＣＭＯＳインバータ回路の製造方法を示す半
導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるゲート電極を並
列配置したＣＭＯＳインバータ回路の製造方法を示す半
導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるゲート電極を並
列配置したＣＭＯＳインバータ回路の製造方法を示す半
導体基板の要部断面図である。
【図１３】本発明の他の実施の形態であるゲート電極を
縦列配置したＣＭＯＳインバータ回路のパターンレイア
ウトを示す半導体基板の要部平面図である。
【図１４】図１３のＡ−Ａ’線における半導体基板の要
部断面図である。
【図１５】ＳＲＡＭのメモリセルの等価回路図である。
【図１６】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルのパターンレイアウトを示す半導体基板の要部
平面図である。
【図１７】図１６のＡ−Ａ’線における半導体基板の要
部断面図である。
【図１８】図１６のＢ−Ｂ’線における半導体基板の要
部断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド絶縁膜 ３ ｎ型半導体領域 ４ しきい値電圧制御層 ５ ゲート絶縁膜 ６ ゲート電極 ７ 第１の絶縁膜 ８ 第１の溝 ８ａ 第１の溝 ８ｂ 第１の溝 ９ａ 埋め込み配線 ９ａ1 埋め込み配線 ９ａ2 埋め込み配線 ９ａ3 埋め込み配線 ９ｂ 埋め込み配線 １０ 第１のコンタクトホール １１ 第２の絶縁膜 １２ 第２のコンタクトホール １３ プラグ １４ 第１層目の配線 １５ ｐ型ウエル １６ ｎ型ウエル １７ ｐ型半導体領域 １８ 第２の溝 １９ 金属膜 ２０ ｐ型エピタキシャルシリコン層 ２１ メタルシリサイド膜 Ｑ1 ｎチャネル型ＭＩＳＦＥＴ Ｑ2 ｐチャネル型ＭＩＳＦＥＴ Ｌ1 局所配線 Ｌ2 局所配線 Ｌ3a 局所配線 Ｌ3b 局所配線 ＤＬ，バーＤＬ データ線 Ｑｄ1 ，Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 ，Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 ，Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線 Ａ，Ｂ 記憶ノード Ｖｃｃ 電源電圧 Ｖｓｓ 基準電圧 ＩＮＶ1 ，ＩＮＶ2 ＣＭＯＳインバータ ＦＧ1 ゲート電極 ＦＧ2 ゲート電極 ＦＧ3 ゲート電極

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＭＩＳＦＥＴのゲート電極上の絶縁膜
    に、前記ゲート電極のゲート長よりも広い幅を有する溝
    が形成され、前記溝内に低抵抗の金属膜で構成される埋
    め込み配線が前記ゲート電極に接触して配置されている
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 ＭＩＳＦＥＴのゲート電極上の絶縁膜
    に、前記ゲート電極のゲート長よりも広い幅を有する溝
    が形成され、前記溝内に低抵抗の金属膜で構成される第
    １の埋め込み配線が前記ゲート電極に接触して配置され
    ており、前記ＭＩＳＦＥＴのソース領域、ドレイン領域
    上の前記絶縁膜にそれぞれコンタクトホールが形成さ
    れ、前記コンタクトホール内に前記金属膜で構成される
    第２の埋め込み配線が配置されていることを特徴とする
    半導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置において、前記金属膜で構成される局所配線によっ
    て、複数の前記ＭＩＳＦＥＴのゲート電極間が接続され
    ていることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１または２記載の半導体集積回路
    装置において、前記金属膜で構成される局所配線によっ
    て、少なくとも１つのＭＩＳＦＥＴのゲート電極と他の
    少なくとも１つのＭＩＳＦＥＴのソース領域とが接続さ
    れている、または前記金属膜で構成される局所配線によ
    って、少なくとも１つのＭＩＳＦＥＴのゲート電極と他
    の少なくとも１つのＭＩＳＦＥＴのドレイン領域とが接
    続されていることを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１または２記載の半導体集積回路
    装置において、前記金属膜で構成される局所配線によっ
    て、少なくとも１つのＭＩＳＦＥＴのソース領域と他の
    少なくとも１つのＭＩＳＦＥＴのソース領域またはドレ
    イン領域とが接続されている、あるいは前記金属膜で構
    成される局所配線によって、少なくとも１つのＭＩＳＦ
    ＥＴのドレイン領域と他の少なくとも１つのＭＩＳＦＥ
    Ｔのソース領域またはドレイン領域とが接続されている
    ことを特徴とする半導体集積回路装置。
  6. 【請求項６】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
    ＦＥＴからなる一対のＣＭＯＳインバータで構成された
    フリップフロップ回路と、前記フリップフロップ回路の
    一対の入出力端子に接続された一対の転送用ＭＩＳＦＥ
    Ｔとでメモリセルが構成されたＳＲＡＭを有する半導体
    集積回路装置であって、前記駆動用ＭＩＳＦＥＴと前記
    負荷用ＭＩＳＦＥＴの共通の一対の第１ゲート電極上
    に、前記第１ゲート電極のゲート長よりも広い幅を有す
    る第１の溝が形成され、前記第１の溝内に低抵抗の金属
    膜で構成される第１の埋め込み配線が前記第１ゲート電
    極に接触して配置され、前記転送用ＭＩＳＦＥＴの第２
    ゲート電極上に、前記第２ゲート電極のゲート長よりも
    広い幅を有する第２の溝が形成され、前記第２の溝内に
    前記金属膜で構成される第２の埋め込み配線が前記第２
    ゲート電極に接触して配置され、前記金属膜で構成され
    る局所配線によって前記一対のＣＭＯＳインバータの相
    互の入出力端子が接続されていることを特徴とする半導
    体集積回路装置。
  7. 【請求項７】 請求項６記載の半導体集積回路装置にお
    いて、前記駆動用ＭＩＳＦＥＴのソース領域上、前記負
    荷用ＭＩＳＦＥＴのソース領域上および前記転送用ＭＩ
    ＳＦＥＴのドレイン領域上にそれぞれ設けられたコンタ
    クトホール内に前記金属膜で構成される第３の埋め込み
    配線が配置されていることを特徴とする半導体集積回路
    装置。
  8. 【請求項８】 請求項１または２記載の半導体集積回路
    装置において、前記ゲート電極は多結晶シリコン膜によ
    って構成され、前記金属膜はタングステン膜、窒化チタ
    ン膜またはアルミニウム合金膜によって構成されている
    ことを特徴とする半導体集積回路装置。
  9. 【請求項９】 以下の工程（ａ）〜（ｄ）を含むことを
    特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板上に複数の前記ＭＩＳＦＥＴを形成す
    る工程、（ｂ）前記半導体基板上に絶縁膜を堆積した
    後、複数の前記ＭＩＳＦＥＴのソース領域、ドレイン領
    域上の前記絶縁膜にそれぞれコンタクトホールを形成す
    る工程、（ｃ）複数の前記ＭＩＳＦＥＴのゲート電極上
    の前記絶縁膜に前記ゲート電極のゲート長よりも広い幅
    を有する溝を形成する工程、（ｄ）前記コンタクトホー
    ル内および前記溝内に低抵抗の金属膜を埋め込む工程。
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