KR20040104404A - 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로장치 - Google Patents

반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로장치 Download PDF

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KR20040104404A
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type silicon
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사까이사또시
마쯔모또다이찌
아사까가쯔야끼
하세가와마사또시
모리가즈따까
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

폴리사이드-이중 게이트 구조를 채용하는 n 채널형 MISFET와 p 채널형 MISFET의 경계 부근에서의 게이트 전극 내의 불순물의 상호 확산을 억제한다. n 채널형 MISFET의 게이트 전극(10n)과 p 채널형 MISFET의 게이트 전극(10p)은, 서로의 도전형이 상이하기 때문에, 불순물의 상호 확산을 방지하기 위해 분리하고, 후속 공정에서 형성하는 금속 배선을 통하여 양자를 전기적으로 접속한다. 또한, 게이트 전극 재료를 패터닝하여 게이트 전극(10n, 10p)을 분리하기 이전의 공정에서는, 700℃ 이상의 고온의 열 처리를 행하지 않도록 함으로써, 게이트 전극 형성 전의 공정에서의 불순물의 상호 확산을 방지한다.

Description

반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치{METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE MADE BY ITS METHOD}
본 발명은, 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히 n 채널형 MISFET의 게이트 전극과 p 채널형 MISFET의 게이트 전극을 상이한 도전형의 실리콘막으로 구성한, 소위 이중 게이트 구조의 상보형 MISFET(Dual-gate type CMOSFET)를 갖는 반도체 집적 회로 장치의 제조에 적용하기에 유효한 기술에 관한 것이다.
상보형 MISFET를 사용하여 회로를 구성하는 반도체 디바이스는, 최근 n 채널형 MISFET의 게이트 전극을 n형의 다결정 실리콘막으로 구성하고, p 채널형 MISFET의 게이트 전극을 p형의 다결정 실리콘막으로 구성하는 이중 게이트 구조를 널리 채용하고 있다.
이것은, 종래의 반도체 디바이스와 같이, n 채널형 MISFET의 게이트 전극과 p 채널형 MISFET의 게이트 전극을 모두 n형의 다결정 실리콘막으로 구성한 경우에는, p 채널형 MISFET가 매립 채널 구조(buried channel structure)로 되어, 소자를 미세화했을 때에 단채널 효과(short channel effect)가 현저하게 되기 때문에, 공정을 증가시켜도 이중 게이트 구조를 채용하여, 단채널 효과를 억제하여 소자의 미세화를 추진할 필요가 있기 때문이다.
일본 특개평11-195713호 공보(특허 문헌1), 일본 특개평9-260509호 공보(특허 문헌2) 및 일본 특개평10-50857호 공보(특허 문헌3)는, n 채널형 MISFET의 게이트 전극을 n형의 다결정 실리콘막과 텅스텐 실리사이드막과의 적층막으로 구성하고, p 채널형 MISFET의 게이트 전극을 p형의 다결정 실리콘막과 텅스텐 실리사이드막과의 적층막으로 구성한 폴리사이드-이중 게이트 구조에 있어서, n형 다결정 실리콘막 내의 불순물과 p형 다결정 실리콘막 내의 불순물의 확산 계수(diffusion coefficient)가 큰 텅스텐 실리사이드막을 통하여 상호 확산(mutual diffusion)하는 것을 방지하는 기술을 개시하고 있다.
특허 문헌1에서는, n 채널형 MISFET의 게이트 전극과 p 채널형 MISFET의 게이트 전극을 필드 절연막 위에서 분리함과 함께, 게이트 전극을 피복하는 절연막 중, 상기 필드 절연막의 상방에 위치하는 부분에 홈을 형성하고, 이 홈의 내부에매립한 텅스텐 등의 도전층을 통하여 상기 게이트 전극끼리 전기적으로 접속하고 있다. 한편, 특허 문헌2 및 특허 문헌3도, 필드 절연막(field dielectric film) 위의 도전층을 통하여 게이트 전극끼리 전기적으로 접속하고 있지만, n형의 다결정 실리콘막과 p형의 다결정 실리콘막을 분리하지 않고, 텅스텐 실리사이드막만을 필드 절연막 위에서 분리하고 있다.
일본 특개평7-161826호 공보(특허 문헌4)는, 이중 게이트 구조를 채용한 CMOS 디바이스에서, P형 게이트 전극 내의 불순물과 N형 게이트 전극 내의 불순물의 상호 확산을 방지하는 기술을 개시하고 있다. 이 공보에 기재된 이중 게이트 전극의 형성 방법은, 우선 실리콘 기판 위에 폴리실리콘막을 퇴적하고, 소자 분리(isolation) 영역 위의 상기 폴리실리콘막에 개구부를 형성함으로써, P 웰 위의 폴리실리콘막과 N 웰 위의 폴리실리콘막을 분리한다. 이어서, P 웰 위의 폴리실리콘막에 붕소를 이온 주입하고, N 웰 위의 폴리실리콘막에 비소를 이온 주입한 후, 기판 전면에 텅스텐막을 퇴적하여, N형 폴리실리콘막과 P형 폴리실리콘막을 텅스텐막으로 접속한다.
상기의 방법으로 형성된 N형 게이트 전극 및 P형 게이트 전극은, N형 폴리실리콘막과 P형 폴리실리콘막이 직접 접하지 않으므로, 불순물의 상호 확산을 방지할 수 있게 되어 있다.
일본 특개2001-210725호 공보(특허 문헌5)는, N형 게이트 전극과 P형 게이트 전극의 경계 상에 컨택트를 형성하고, 이 컨택트에 고융점 금속(refractory metal) 또는 그 실리사이드로 이루어지는 도전 재료를 매립한 이중 게이트 구조의 반도체장치를 개시하고 있다.
상기의 이중 게이트 구조에 따르면, 불순물의 상호 확산에 의해 N형 게이트 전극과 P형 게이트 전극의 경계에 고저항 영역이 형성된 경우라도, 컨택트에 매립한 도전 재료에 의해 전기적 접속이 유지되기 때문에, 양 게이트 전극 사이의 전기적 접속을 잃게 되는 회로 불량을 방지할 수 있다.
<특허 문헌1>
일본 특개평11-195713호 공보
<특허 문헌2>
일본 특개평9-260509호 공보
<특허 문헌3>
일본 특개평10-50857호 공보
<특허 문헌4>
일본 특개평7-161826호 공보
<특허 문헌5>
일본 특개2001-210725호 공보
최근, 시스템의 소형화, 고성능화를 실현하는 기술로서, 연산 기능 회로(operation circuit), 메모리 회로, 로직 회로, 게다가 아날로그 회로, RF 무선 주파수 회로(RF circuit) 등을 1개의 반도체 칩에 집적하는 SoC(System on Chip)의 개발이 진행되고 있다.
상기 SoC는, 시스템의 고성능화의 요구에 응할 수 있기 때문에, 상술한 이중 게이트 구조가 채용된다. 또한, 메모리 회로의 일부에 DRAM(Dynamic Random Access Memory)를 탑재하는 경우에는, 메모리 셀의 용량 소자를 형성할 때의 고온 열 처리에 대응할 수 있는 저저항 게이트 전극 재료로서, 다결정 실리콘막의 상부에 텅스텐 실리사이드막을 적층한 폴리사이드막이 채용된다.
그러나, 상기한 바와 같은 이중 게이트 구조와 폴리사이드 게이트 구조를 조합하는 폴리사이드-이중 게이트 구조는, 게이트 전극의 일부를 구성하는 다결정 실리콘막 내의 불순물끼리 상층의 텅스텐 실리사이드층을 통하여 상호 확산하여, n 채널형 MISFET와 p 채널형 MISFET의 경계 부근에서 게이트 전극 내의 불순물 농도가 저하하기 때문에, MISFET의 임계값 전압이나 계면 저항(contact resistance between tungsten silicide and poly silicon)이 변동하는 문제가 발생한다.
본 발명의 목적은, 폴리사이드-이중 게이트 구조를 채용하는 n 채널형 MISFET와 p 채널형 MISFET의 경계 부근에서, 게이트 전극 내의 불순물의 상호 확산을 억제할 수 있는 기술을 제공하는 데 있다.
본 발명의 다른 목적은, 상기한 게이트 전극 내의 불순물의 상호 확산을 억제함과 함께, 메모리 혼재 로직 디바이스(logic device with memory)의 회로 면적의 증가를 최소한으로 억제할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.
도 1은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 회로 블록 구성을 도시하는 평면도.
도 2는 도 1에 도시하는 메모리 혼재 로직 디바이스의 일부인 DRAM의 메모리 셀과 감지 증폭기의 등가 회로도.
도 3은 도 1에 도시하는 메모리 혼재 로직 디바이스의 일부인 SRAM의 메모리 셀의 등가 회로도.
도 4는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 15는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 18은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 19는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 제1 실시예인 메모리 혼재 로직 디바이스의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
1A : 반도체 칩
2 : 소자 분리홈
3, 18, 21, 59 : 산화 실리콘막
4 : p형 웰
5 : n형 웰
6, 6a, 6b : 게이트 산화막
7 : 다결정 실리콘막
7n : n형 다결정 실리콘막
7p : p형 다결정 실리콘막
8 : W(텅스텐) 실리사이드막
9, 15 : 질화 실리콘막
10n, 10p : 게이트 전극
13 : n-형 반도체 영역
14 : p-형 반도체 영역
16 : n+형 반도체 영역(소스, 드레인)
17 : p+형 반도체 영역(소스, 드레인)
19, 23, 24, 26 : 컨택트 홀
20, 25 : 플러그
22 : 관통 홀
30∼37, 53∼58 : 배선
40∼43 : 포토레지스트막
50 : 하부 전극
51 : 용량 절연막
52 : 상부 전극
BL : 비트선
C : 용량 소자
INV1, INV2: 인버터
LI : 국소 배선
MC : 메모리 셀
Qd : 구동용 MISFET
Qn : n 채널형 MISFET
Qp : p 채널형 MISFET(부하용 MISFET)
Qs : 선택용 MISFET
Qt : 전송용 MISFET
SA : 감지 증폭기
WL : 워드선
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 따른 폴리사이드-이중 게이트 구조를 채용한 메모리 혼재 로직 디바이스의 한 제조 방법은, 이하의 공정 (a)∼(e)을 포함하고 있다.
(a) 반도체 기판의 주면에 게이트 절연막을 형성한 후, 상기 게이트 절연막 위에 실리콘막을 형성하는 공정,
(b) 상기 실리콘막 내에 복수 종류의 불순물을 도입함으로써, 상기 반도체 기판의 제1 영역에 n형 실리콘막을 형성하고, 제2 영역에 p형 실리콘막을 형성하는 공정,
(c) 상기 n형 실리콘막 및 상기 p형 실리콘막의 각각의 상부에, 텅스텐 또는 텅스텐 실리사이드를 주성분으로 하는 도전막을 형성하는 공정,
(d) 상기 (c) 공정 후, 상기 도전막, 상기 n형 실리콘막 및 상기 p형 실리콘막을 패터닝함으로써, 상기 제1 영역에 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 n 채널형 MISFET의 게이트 전극을 형성하고, 상기 제2 영역에 상기 p형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 p 채널형 MISFET의 게이트 전극을 형성하는 공정,
(e) 상기 (d) 공정 후, 상기 반도체 기판을 700℃ 이상의 온도에서 열 처리하는 공정.
본 발명에 따른 폴리사이드-이중 게이트 구조를 채용한 메모리 혼재 로직 디바이스의 다른 제조 방법은, 이하의 공정(a)∼(f)를 포함하고 있다.
(a) 상기 반도체 기판의 주면의 제1 영역에 제1 게이트 절연막을 형성하고, 상기 주면의 제2 영역에 상기 제1 게이트 절연막보다도 두꺼운 막 두께를 갖는 제2 게이트 절연막을 형성하는 공정,
(b) 상기 제1 및 제2 게이트 절연막 위에 실리콘막을 형성하는 공정,
(c) 상기 실리콘막 내에 복수 종류의 불순물을 도입함으로써, 상기 제1 게이트 절연막 위에 n형 실리콘막과 p형 실리콘막을 형성하고, 상기 제2 게이트 절연막위에 n형 실리콘막을 형성하는 공정,
(d) 상기 n형 실리콘막 및 상기 p형 실리콘막 각각의 상부에, 텅스텐 또는 텅스텐 실리사이드를 주성분으로 하는 도전막을 형성하는 공정,
(e) 상기 (d) 공정 후, 상기 도전막, 상기 n형 실리콘막 및 상기 p형 실리콘막을 패터닝함으로써,
상기 제1 게이트 절연막 위에, 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 제1 n 채널형 MISFET의 게이트 전극, 및 상기 p형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 제1 p 채널형 MISFET의 게이트 전극을 형성하고,
상기 제2 게이트 절연막 위에, 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 제2 n 채널형 MISFET의 게이트 전극, 및 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어진 제2 p 채널형 MISFET의 게이트 전극을 형성하는 공정,
(f) 상기 (e) 공정 후, 상기 반도체 기판을 700℃ 이상의 온도에서 열 처리하는 공정.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
본 실시예는, 예를 들면 도 1에 도시한 바와 같은 1개의 반도체 칩(1A)의 주면에, 중앙 연산 처리 장치(CPU)나 아날로그 회로 등의 로직 회로, DRAM, SRAM, ROM 등의 메모리 회로, 입출력(I/O) 회로 및 전원 회로(power supply circuit)를 집적한 메모리 혼재 로직 디바이스의 제조 프로세스에 적용한 것이다.
로직 회로, 입출력(I/O) 회로 및 전원 회로는 n 채널형 MISFET, p 채널형 MISFET 및 이들을 접속하는 배선에 의해 회로가 구성되어 있다.
메모리 회로 중, DRAM은 복수의 메모리 셀로 이루어지는 메모리 어레이와, 이 메모리 어레이의 주변에 배치되고, 메모리 어레이를 직접 제어하는 직접 주변 회로(감지 증폭기, 서브 워드 드라이버 등)와, 직접 주변 회로를 제어하는 간접 주변 회로로 구성되어 있다.
도 2에 도시한 바와 같이, DRAM의 메모리 셀(MC)은, 비트선쌍(BLT, BLB)과 워드선(WL)과의 교차부에 배치된 n 채널형의 선택용 MISFET(Qs)와, 이 선택용 MISFET(Qs)에 직렬로 접속된 용량 소자(C)로 구성되어 있다. 메모리 어레이의 비트선 방향에는 감지 증폭기(SA)가 배치되고, 워드선 방향에는, 도시하지 않은 서브 워드 드라이버가 배치되어 있다. 감지 증폭기(SA) 및 서브 워드 드라이버를 포함하는 직접 주변 회로 및 이 직접 주변 회로를 제어하는 입출력 회로나 전원 회로등의 간접 주변 회로는, 각각 n 채널형 MISFET 및 p 채널형 MISFET로 구성되어 있다. 예를 들면 도 2에 도시하는 감지 증폭기(SA)는, 2개의 n 채널형 MISFET(Qn1, Qn2)와 2개의 p 채널형 MISFET(Qp3, Qp4)로 이루어지는 플립플롭 회로로 구성되고, 메모리 어레이 내의 선택된 메모리 셀(MC)로부터 비트선쌍(BLT, BLB)에 판독되는 미소의 신호를 증폭하여 출력한다.
SRAM 및 ROM은, 메모리 어레이와 주변 회로로 구성되어 있다. SRAM의 메모리 셀은, n 채널형 MISFET와 p 채널형 MISFET로 구성되고, 주변 회로는 n 채널형 MISFET 및 p 채널형 MISFET로 구성되어 있다. 또한, ROM의 메모리 셀은, n 채널형 MISFET로 구성되고, 주변 회로는 n 채널형 MISFET 및 p 채널형 MISFET로 구성되어 있다.
도 3에 도시한 바와 같이, SRAM의 메모리 셀(MC)은 데이터선쌍(BLT, BLB)과 워드선(WL)과의 교차부에 배치된 한쌍의 구동용 MISFET(Qd1, Qd2), 한쌍의 부하용 MISFET(Qp1, Qp2) 및 한쌍의 전송용 MISFET(Qt1, Qt2)에 의해 구성되어 있다. 구동용(for driver) MISFET(Qd1, Qd2) 및 전송용(for transfer) MISFET(Qt1, Qt2)는 n 채널형 MISFET로 구성되고, 부하용 MISFET(Qp1, Qp2)는 p 채널형 MISFET로 구성되어 있다.
SRAM의 메모리 셀(MC)을 구성하는 상기 6개의 MISFET 중, 구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)는 제1 인버터(INV1)를 구성하고, 구동용MISFET(Qd2) 및 부하용 MISFET(Qp2)는 제2 인버터(INV2)를 구성하고 있다. 이들 한쌍의 인버터(INV1, INV2)는 한쌍의 국소 배선(LI, LI)을 통하여 메모리 셀(MC) 내에서 교차하여 결합되고, 1 비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다.
상기한 메모리 혼재 로직 디바이스를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET 중, n 채널형 MISFET의 게이트 전극은 n형 다결정 실리콘막의 상부에 텅스텐 실리사이드막을 적층한 폴리사이드 구조로 구성되어 있다. 한편, p 채널형 MISFET의 게이트 전극은, p형 다결정 실리콘막의 상부에 텅스텐 실리사이드막을 적층한 폴리사이드 구조로 구성되어 있다. 즉, 메모리 혼재 로직 디바이스는 폴리사이드-이중 게이트 구조로 구성되어 있다.
이어서, 도 4∼도 19를 이용하여 상기 메모리 혼재 로직 디바이스의 제조 방법을 설명한다.
우선, 도 4에 도시한 바와 같이, 통상적인 방법에 따라 p형 단결정 실리콘으로 이루어지는 기판(1)의 주면에 홈을 형성하고, 이어서 그 내부에 산화 실리콘막(3)을 매립하는 것에 의해 소자 분리홈(2)을 형성한다. 이어서, 기판(1) 주면의 일부에 P(인)를 이온 주입하고, 다른 부분에 B(붕소)를 이온 주입한 후, 기판(1)을 열 처리하여 이들의 불순물(B, P)을 확산시켜, p형 웰(4) 및 n형 웰(5)을 형성한다.
도 4의 좌측 부분은, DRAM의 메모리 어레이의 일부를 도시하는 단면도이고,중앙 부분은 이 메모리 어레이에 인접하는 직접 주변 회로(예를 들면 감지 증폭기)의 일부를 도시하는 단면도이고, 우측 부분은, SRAM의 메모리 어레이의 일부를 도시하는 단면도이다(이하의 도면도 마찬가지임).
이어서, p형 웰(4) 및 n형 웰(5) 각각의 표면에, MISFET의 임계값 전압을 제어하기 위한 불순물을 이온 주입한 후, 도 5에 도시한 바와 같이, 기판(1)을 열 산화하여 그 표면에 두께 3∼4㎚ 정도의 게이트 산화막(6)을 형성한다. 계속해서, DRAM의 메모리 어레이 영역 및 감지 증폭기 영역의 게이트 산화막(6)을 포토레지스트막(40)으로 피복하고, SRAM의 메모리 어레이 영역의 게이트 산화막(6)을 불산으로 제거한다.
이어서, 포토레지스트막(40)을 제거한 후, 도 6에 도시한 바와 같이, 기판(1)을 한번 더 열 산화함으로써, SRAM의 메모리 어레이 영역에 막 두께 3㎚ 정도의 얇은 게이트 산화막(6b)을 형성한다. 또한, 이 열 산화를 행함으로써, DRAM의 메모리 어레이 영역 및 감지 증폭기 영역의 게이트 산화막(6)이 재성장하므로, 이들 영역에는, 막 두께 6㎚∼7㎚ 정도의 두꺼운 게이트 산화막(6a)이 형성된다.
이와 같이, DRAM은 메모리 셀의 신호량을 확보하는 관점에서, 선택용 MISFET의 게이트 전극에 비교적 높은 전압을 인가할 필요가 있으므로, 메모리 어레이 영역에는, 두꺼운 막 두께의 게이트 산화막(6a)을 형성하여, 내압을 확보한다.
또한, 감지 증폭기나 서브 워드 드라이버와 같은 직접 주변 회로는, 소자를 고밀도로 배치할 필요가 있으므로, n 채널형 MISFET의 게이트 전극과 p 채널형 MISFET의 게이트 전극을 접속하는 경우에는, 배선 밀도를 저감하는 관점으로부터,게이트 전극끼리 분리하지 않고, 직접 접속하는 것이 바람직하다. 단, 이 경우, n 채널형 MISFET의 게이트 전극에 n형 다결정 실리콘막을 이용하고, p 채널형 MISFET의 게이트 전극에 p형 다결정 실리콘막을 이용하면, n형 다결정 실리콘막과 p형 다결정 실리콘막이 직접 접하고 있는 개소에서 불순물의 상호 확산이 발생하여, MISFET의 임계값 전압이나 계면 저항이 변동한다.
따라서, 본 실시예에서는 감지 증폭기나 서브 워드 드라이버와 같이, 소자를 고밀도로 배치하는 DRAM의 직접 주변 회로는, n 채널형 MISFET의 게이트 전극과 p 채널형 MISFET의 게이트 전극에 n형 다결정 실리콘막을 이용하여, 불순물의 상호 확산에 의한 악영향을 회피한다. 한편, 이와 같이 한 경우에는, p 채널형 MISFET이 매립 채널형이 되므로, 단채널 효과가 현재화된다. 따라서, 직접 주변 회로 영역에는 두꺼운 막 두께의 게이트 산화막(6a)을 형성하여, 단채널 효과를 억제한다.
또한, 본 실시예에서는 전원 회로나 입출력 회로와 마찬가지로, 고내압의 게이트 절연막을 필요로 하는 회로 영역에는 두꺼운 막 두께의 게이트 산화막(6a)을 형성한다. 한편, 소자의 미세화나 고성능화를 우선할 필요가 있는 SRAM의 메모리 어레이나 로직 회로에는 얇은 게이트 산화막(6b)을 형성하고, 또한 이중 게이트 구조를 채용한다.
이어서, 도 7에 도시한 바와 같이, 기판(1) 위에 CVD법으로 다결정 실리콘막(7)을 퇴적한 후, SRAM의 메모리 어레이 영역 중, p 채널형 MISFET 형성 영역(n형 웰(5))의 다결정 실리콘막(7)을 포토레지스트막(41)으로 피복하여, SRAM의 메모리 어레이 영역의 n 채널형 MISFET 형성 영역(p형 웰(4)), DRAM의 메모리어레이 영역 및 직접 주변 회로 영역의 다결정 실리콘막(7)에 P(인)를 이온 주입함으로써, n형 다결정 실리콘막(7n)을 형성한다. 또, 상기 다결정 실리콘막(7)을 대신하여 비정질 실리콘막을 사용할 수도 있다.
이어서, 포토레지스트막(41)을 제거한 후, 도 8에 도시한 바와 같이, SRAM의 메모리 어레이 영역의 n 채널형 MISFET 형성 영역(p형 웰(4)), DRAM의 메모리 어레이 영역 및 직접 주변 회로 영역을 포토레지스트막(42)으로 피복하고, SRAM의 메모리 어레이 영역 중, p 채널형 MISFET 형성 영역(n형 웰(5))의 다결정 실리콘막(7)에 B(붕소)를 이온 주입함으로써, p형 다결정 실리콘막(7p)을 형성한다.
이어서, 포토레지스트막(42)을 제거한 후, 도 9에 도시한 바와 같이, n형 다결정 실리콘막(7n) 및 p형 다결정 실리콘막(7p) 각각의 상부에 스퍼터링법으로 W(텅스텐) 실리사이드막(8)을 퇴적하고, 또한 그 상부에 CVD법으로 질화 실리콘막(9)을 퇴적한다.
다결정 실리콘막(7n, 7p) 상부의 도전막은, W 실리사이드를 대신하여 W(텅스텐)으로 구성해도 된다. 이 경우에는, 다결정 실리콘막(7n, 7p)과 W막과의 계면 반응을 방지하기 위해, 양자 사이에 WN(질화 텅스텐) 등의 배리어층을 형성하면 된다. 또한, W 실리사이드막(8) 상부의 절연막은, 질화 실리콘막(9)을 대신하여 산화 실리콘막과 질화 실리콘막과의 적층막 등으로 구성해도 된다.
이와 같이, 본 실시예의 메모리 혼재 로직 디바이스는, 제조 공정 중의 고온 열 처리, 예를 들면 후술하는 DRAM의 메모리 셀의 용량 소자를 형성할 때의 고온 열 처리 등에 대응할 수 있는 저저항 게이트 전극 재료로서, 다결정 실리콘의 상부에 W 실리사이드를 적층한 폴리사이드 구조를 채용한다.
이어서, 도 10에 도시한 바와 같이, 질화 실리콘막(9)의 상부에 포토레지스트막(43)을 형성하고, 이 포토레지스트막(43)을 마스크로 한 드라이 에칭으로, 질화 실리콘막(9)을 게이트 전극과 동일한 평면 형상으로 패터닝한다.
이어서, 포토레지스트막(43)을 제거한 후, 도 11에 도시한 바와 같이, 질화 실리콘막(9)을 마스크로 한 드라이 에칭으로 W 실리사이드막(8), n형 다결정 실리콘막(7n) 및 p형 다결정 실리콘막(7p)을 패터닝한다. 이에 의해, DRAM의 메모리 어레이 영역에는 선택용 MISFET(Qs)의 게이트 전극(10n)(워드선 WL)이 형성되고, 직접 주변 회로 영역에는 감지 증폭기(SA)를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET 각각의 게이트 전극(10n, 10n)이 형성된다. 또한, SRAM의 메모리 어레이 영역에는, 구동용 MISFET(Qd) 및 전송용 MISFET(Qt) 각각의 게이트 전극(10n, 10n)과, 부하용 MISFET(Qp)의 게이트 전극(10p)이 형성된다. 또, 도 11에는 한쌍의 구동용 MISFET(Qd1, Qd2)의 각각의 게이트 전극(10n, 10n)과, 한쌍의 부하용 MISFET(Qp1, Qp2)의 한쪽의 게이트 전극(10p)만이 도시되어 있다.
도 12는, 도 11에 도시하는 DRAM의 메모리 어레이 영역, 직접 주변 회로 영역 및 SRAM의 메모리 어레이 영역 각각에 형성된 게이트 전극(10n, 10p)의 연장 방향을 따라 자른 단면도이다.
도 12에 도시한 바와 같이, DRAM의 감지 증폭기(SA)는, n 채널형 MISFET의 게이트 전극(10n)과 p 채널형 MISFET의 게이트 전극(10n)을 접속하는 경우, 금속배선을 통하지 않고, 양자를 직접 접속한다(도면의 중앙 부분). 이 경우, n 채널형 MISFET의 게이트 전극(10n)과 p 채널형 MISFET의 게이트 전극(10p)은, 도전형이 모두 n형이기 때문에, 불순물의 상호 확산은 문제가 되지 않는다.
한편, SRAM의 메모리 셀인 경우, 구동용 MISFET(Qd)의 게이트 전극(10n)과 부하용 MISFET(Qp)의 게이트 전극(10p)은, 서로의 도전형이 상이하기 때문에, 불순물의 상호 확산을 방지하기 위해, 양자를 분리하고(도면의 우측 부분), 후속 공정에서 형성하는 금속 배선을 통하여 양자를 전기적으로 접속한다.
상기한 게이트 전극(10n, 10p)을 형성하기 위한 드라이 에칭을 행하면, 게이트 전극(10n, 10p)의 측벽 하부나 주변 영역의 게이트 산화막(6a, 6b)도 어느 정도 깎여 막 두께가 얇아지므로, 그 상태에서는 게이트 내압이 저하하는 등의 문제점이 발생한다.
따라서, 상기 드라이 에칭 후, 기판(1)을 열 처리(재산화 처리)함으로써, 얇아진 게이트 절연막(6a, 6b)을 후막화한다. 이 재산화 처리(re-oxidation process)는, 예를 들면 수소 90%, 수증기 10%의 혼합 가스로 이루어지는 800℃의 환원성 분위기(reduction atmosphere) 속에서 기판(1)을 열 처리함으로써 행한다.
상기한 고온의 열 처리는, 서로의 도전형이 상이한 게이트 전극(10n)과 게이트 전극(10p)을 분리한 후의 공정에서 실시하므로, 불순물의 상호 확산은 발생하지 않는다. 이와 같이, 서로의 도전형이 상이한 게이트 전극(10n)과 게이트 전극(10p)을 분리하기 이전의 공정에서는, 고온(예를 들면 700℃ 이상)의 열 처리를 행하지 않고, 게이트 전극(10n, 10p)을 분리한 후의 공정에서 고온의 열 처리를행함으로써, 도전형이 상이한 게이트 전극(10n)과 게이트 전극(10p)과의 사이에 생길 수 있는 불순물의 상호 확산을 확실하게 방지할 수 있다.
이어서, 도 13에 도시한 바와 같이, p형 웰(4)에 As(비소)를 이온 주입함으로써 n-형 반도체 영역(13)을 형성하고, n형 웰(5)에 B(붕소)를 이온 주입함으로써 p-형 반도체 영역(14)을 형성한다. DRAM의 메모리 어레이 영역에 형성된 n-형 반도체 영역(13)은 선택용 MISFET(Qs)의 소스, 드레인 영역을 구성한다. 즉, 여기까지의 공정에 의해, DRAM의 메모리 어레이 영역에 선택용 MISFET(Qs)가 형성된다.
한편, DRAM의 직접 주변 회로 영역에 형성되는 n-형 반도체 영역(13), 및 p-형 반도체 영역(14)은, n 채널형 MISFET, p 채널형 MISFET를 LDD(Lightly Doped Drain) 구조로 하기 위한 저농도 반도체 영역이다.
SRAM의 메모리 어레이 영역에 형성되는 n 채널형 MISFET의 n형 반도체 영역(13), 및 p 채널 MISFET를 위한 p형 반도체 영역(14)은 단채널 효과의 억제와 드레인 전류 확보를 위해 매우 얇게 접합한 고농도 반도체 영역이다.
이어서, 도 14에 도시한 바와 같이, 기판(1) 위에 CVD법으로 질화 실리콘막(15)을 퇴적한 후, DRAM의 직접 주변 회로 영역 및 SRAM의 메모리 어레이 영역의 질화 실리콘막(15)을 이방적으로 에칭함으로써, 이들 영역의 게이트 전극(10n, 10p)의 측벽에 측벽 스페이서(15s)를 형성한다. 이어서, DRAM의 직접 주변 회로 영역 및 SRAM의 메모리 어레이 영역의 p형 웰(4)에 As(비소) 또는 P(인)를 이온 주입하고, 이들 영역의 n형 웰(5)에 B(붕소)를 이온 주입한다. 그리고,기판(1)을 900℃∼1000℃ 정도의 온도에서 열 처리하여 상기 불순물을 확산시키는 것에 의해, 상기 영역의 p형 웰(4)에 n 채널형 MISFET의 n+형 반도체 영역(소스, 드레인 : 16)을 형성하고, n형 웰(5)에 p 채널형 MISFET의 p+형 반도체 영역(소스, 드레인 : 17)을 형성한다. 상기한 고온의 열 처리는, 서로의 도전형이 상이한 게이트 전극(10n)과 게이트 전극(10p)을 분리한 후의 공정에서 실시하므로, 불순물의 상호 확산은 발생하지 않는다.
여기까지의 공정에 의해, DRAM의 직접 주변 회로 영역에는, 감지 증폭기(SA)를 구성하는 n 채널형 MISFET(Qn) 및 p 채널형 MISFET(Qp)가 형성되고, SRAM의 메모리 어레이 영역에는, n 채널형의 구동용 MISFET(Qd) 및 도시하지 않은 전송용 MISFET(Qt)와, p 채널형의 부하용 MISFET(Qp)가 형성된다.
이어서, 도 15에 도시한 바와 같이, 기판(1) 위에 CVD법으로 산화 실리콘막(18)을 퇴적하고, 이어서 DRAM의 메모리 어레이 영역의 소스 또는 드레인(n-형 반도체 영역: 13)의 상부에 컨택트 홀(19)을 형성한 후, 컨택트 홀(19) 내부에 n형 다결정 실리콘막으로 이루어지는 플러그(20)를 매립한다.
이어서, 도 16에 도시한 바와 같이, 산화 실리콘막(18) 상부에 CVD법으로 산화 실리콘막(21)을 퇴적한 후, DRAM의 메모리 어레이 영역에 형성한 상기 플러그(20)의 상부에 관통 홀(22)을 형성하고, 직접 주변 회로 영역에 형성한 소스, 드레인(n+형 반도체 영역(16), p+형 반도체 영역(17)) 상부에 컨택트 홀(23)을형성하고, SRAM의 메모리 어레이 영역에 형성한 소스, 드레인(n+형 반도체 영역(16), p+형 반도체 영역(17)) 및 게이트 전극(10n)의 상부에 컨택트 홀(24)을 형성한다. 이어서, 상기 관통 홀(22) 및 컨택트 홀(23, 24) 각각의 내부에, 예를 들면 질화 티탄(TiN)막과 W 막과의 적층막으로 이루어지는 플러그(25)를 매립한다.
이어서, 도 17 및 도 18(게이트 전극(10n, 10p)의 연장 방향을 따라 자른 단면도)에 도시한 바와 같이, 산화 실리콘막(21) 위에 스퍼터링법으로 퇴적한 W 막을 패터닝함으로써, DRAM의 메모리 어레이 영역에 비트선 BL을 형성하고, 직접 주변 회로 영역에 배선(30∼32, 36)을 형성하고, SRAM의 메모리 어레이 영역에 배선(33∼35, 37) 및 국소 배선 LI를 형성한다. 도 18에 도시한 바와 같이, SRAM의 메모리 어레이 영역의 게이트 전극(10n, 10p)은, 상호 분리되어 있으므로, 그들을 접속할 필요가 있는 개소에서는 배선(37)을 통하여 접속한다.
또, 상기한 예에서는, SRAM의 메모리 어레이 영역의 소스, 드레인(n+형 반도체 영역(16), p+형 반도체 영역(17)) 및 게이트 전극(10n)의 상부의 컨택트 홀(24)에 플러그(25)를 매립했지만, 예를 들면 도 19에 도시한 바와 같이, 상기 도 16에 도시하는 공정에서는, 이 소스, 드레인(n+형 반도체 영역(16), p+형 반도체 영역(17)) 및 게이트 전극(10n)의 상부에 컨택트 홀(24) 및 플러그(25)를 형성하지 않고, 도 20에 도시한 바와 같이, 상기 도 16에 도시하는 공정 후, 이 소스, 드레인(n+형 반도체 영역(16), p+형 반도체 영역(17)) 및 게이트 전극(10n)의 상부에 컨택트 홀(26)을 형성하고, 이어서 도 21에 도시한 바와 같이, 상기 도 17 및 도 18에 도시하는 공정에서 형성하는 국소 배선 LI와 소스, 드레인(n+형 반도체 영역(16), p+형 반도체 영역(17)) 및 게이트 전극(10n)을 직접 접속해도 된다.
그 후, 도 22에 도시한 바와 같이, DRAM의 메모리 어레이 영역에 하부 전극(50), 용량 절연막(51) 및 상부 전극(52)으로 이루어지는 용량 소자(capacitor) C를 형성한 후, 용량 소자 C의 상층에 제2층째의 배선(55∼58)을 형성한다. 용량 소자 C의 하부 전극(50)은, 예를 들면 CVD법으로 퇴적한 n형 다결정 실리콘막으로 구성하고, 상부 전극(52)은 스퍼터링법과 CVD법으로 퇴적한 질화 티탄막으로 구성한다. 용량 절연막(51)은, 하부 전극(50) 위에 CVD법으로 산화 탄탈막을 퇴적하고, 이어서 산화 탄탈막을 700℃∼800℃ 정도에서 열 처리함으로써 형성한다. 또한, 제2층째의 배선(55∼58)은 용량 소자 C를 피복하는 산화 실리콘막(59) 위에 스퍼터링법으로 퇴적한 알루미늄(Al) 합금막을 패터닝하여 형성한다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 실시예에서는, DRAM의 직접 주변 회로를 구성하는 n 채널형 MISFET의 게이트 전극과 p 채널형 MISFET의 게이트 전극을 동일한 도전형으로 했지만, 이들 MISFET의 단채널 효과를 유효하게 억제하려는 경우에는, SRAM의 메모리 어레이나로직 회로의 MISFET와 마찬가지로, 얇은 게이트 산화막과 이중 게이트 구조를 채용해도 된다.
상기 실시예에서는, 메모리 혼재 로직 디바이스의 제조 프로세스에 적용한 경우에 대해 설명했지만, 이것에 한정되는 것은 아니며, 폴리사이드-이중 게이트 구조를 채용하는 디바이스의 제조 프로세스에 널리 적용할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
폴리사이드-이중 게이트 구조를 채용하는 디바이스에서, n 채널형 MISFET와 p 채널형 MISFET의 경계 부근에서의 게이트 전극 내의 불순물의 상호 확산을 확실하게 억제할 수 있다.

Claims (18)

  1. 반도체 기판 위에 n 채널형 MISFET와 p 채널형 MISFET를 형성하는 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 상기 반도체 기판의 주면에 게이트 절연막을 형성한 후, 상기 게이트 절연막 위에 실리콘막을 형성하는 공정,
    (b) 상기 실리콘막 내에 복수 종류의 불순물을 도입함으로써, 상기 실리콘막의 일부를 n형 실리콘막으로 하고, 다른부를 p형 실리콘막으로 하는 공정,
    (c) 상기 n형 실리콘막 및 상기 p형 실리콘막 각각의 상부에, 텅스텐 또는 텅스텐 실리사이드(tungsten silicide)를 주성분으로 하는 도전막을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 도전막, 상기 n형 실리콘막 및 상기 p형 실리콘막을 패터닝함으로써, 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 n 채널형 MISFET의 게이트 전극을 형성하고, 상기 p형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 p 채널형 MISFET의 게이트 전극을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 반도체 기판을 700℃ 이상의 온도에서 열 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (e) 공정 후,
    (f) 상기 반도체 기판 위에 상기 게이트 전극을 피복하는 절연막을 형성하고, 상기 게이트 전극의 상부의 상기 절연막에 접속 홀을 형성하는 공정,
    (g) 상기 절연막의 상부에 배선을 형성하고, 상기 접속 홀을 통하여 상기 배선과 상기 게이트 전극을 전기적으로 접속하는 공정,
    을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 배선은, 상기 n 채널형 MISFET의 게이트 전극과, 상기 p 채널형 MISFET의 게이트 전극을 전기적으로 접속하는 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (d) 공정 후, 상기 (e) 공정에 앞서, 상기 반도체 기판 내에 복수 종류의 불순물을 도입하는 것에 의해, 상기 n 채널형 MISFET의 소스, 드레인 영역과 상기 p 채널형 MISFET의 소스, 드레인 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (c) 공정 후, 상기 (d) 공정에 앞서, 상기 반도체 기판을 700℃ 이하의온도에서 열 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 기판 위에 형성되는 회로는, 메모리 어레이(memory array), 상기 메모리 어레이의 주변에 배치된 감지 증폭기(sense amplifier) 및 서브 워드 드라이버(sub word driver)를 포함하고, 상기 메모리 어레이를 직접 제어하는 직접 주변 회로(memory array associate circuit), 및 상기 직접 주변 회로를 제어하는 간접 주변 회로(peripheral circuit)를 구비한 DRAM을 포함하고 있으며,
    상기 DRAM의 메모리 어레이는, 상기 n 채널형 MISFET와 용량 소자로 구성된 메모리 셀을 갖고,
    상기 DRAM의 간접 주변 회로는, 상기 n 채널형 MISFET와 상기 p 채널형 MISFET로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 DRAM의 간접 주변 회로를 구성하는 상기 n 채널형 MISFET의 게이트 전극과 상기 p 채널형 MISFET의 게이트 전극은, 상기 메모리 셀과 상기 감지 증폭기를 접속하는 비트선과 동일한 배선층에 형성된 배선을 통하여 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 DRAM의 직접 주변 회로는, n 채널형 MISFET와 p 채널형 MISFET로 구성되고, 상기 직접 주변 회로를 구성하는 상기 n 채널형 MISFET 및 상기 p 채널형 MISFET 각각의 게이트 전극은, 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 기판 위에 형성되는 회로는 SRAM을 포함하고 있으며, 상기 SRAM의 메모리 셀은, 상기 n 채널형 MISFET와 상기 p 채널형 MISFET로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제2항에 있어서,
    상기 반도체 기판 위에 형성되는 회로는, SRAM을 포함하고 있으며, 상기 n 채널형 MISFET의 게이트 전극과 상기 p 채널형 MISFET의 게이트 전극은, 상기 SRAM의 메모리 셀 내의 한쌍의 축적 노드 사이를 접속하는 배선과 동일한 배선층에 형성된 배선을 통하여 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 반도체 기판 위에 형성되는 회로는, 메모리 회로와 로직 회로를 포함하고 있으며, 상기 로직 회로는, 상기 n 채널형 MISFET와 상기 p 채널형 MISFET로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 메모리 회로는 DRAM 및 SRAM을 포함하고 있으며, 상기 DRAM의 메모리 셀과 감지 증폭기를 접속하는 비트선은, 상기 SRAM의 메모리 셀 내의 한쌍의 축적 노드 사이를 접속하는 배선과 동일한 배선층에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 로직 회로를 구성하는 상기 n 채널형 MISFET의 게이트 전극과 상기 p 채널형 MISFET의 게이트 전극은, 상기 DRAM의 메모리 셀과 감지 증폭기를 접속하는 상기 비트선 및 상기 SRAM의 메모리 셀 내의 한쌍의 축적 노드 사이를 접속하는 상기 배선과 동일한 배선층에 형성된 배선을 통하여 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 반도체 기판 위에 n 채널형 MISFET와 p 채널형 MISFET를 형성하는 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 상기 반도체 기판의 주면의 제1 영역에 제1 게이트 절연막을 형성하고, 상기 주면의 제2 영역에 상기 제1 게이트 절연막보다도 두꺼운 막 두께를 갖는 제2게이트 절연막을 형성하는 공정,
    (b) 상기 제1 및 제2 게이트 절연막 위에 실리콘막을 형성하는 공정,
    (c) 상기 실리콘막 내에 복수 종류의 불순물을 도입함으로써, 상기 제1 게이트 절연막 위에 n형 실리콘막과 p형 실리콘막을 형성하고, 상기 제2 게이트 절연막 위에 n형 실리콘막을 형성하는 공정,
    (d) 상기 n형 실리콘막 및 상기 p형 실리콘막 각각의 상부에, 텅스텐 또는 텅스텐 실리사이드를 주성분으로 하는 도전막을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 도전막, 상기 n형 실리콘막 및 상기 p형 실리콘막을 패터닝함으로써,
    상기 제1 게이트 절연막 위에, 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 제1 n 채널형 MISFET의 게이트 전극, 및 상기 p형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 제1 p 채널형 MISFET의 게이트 전극을 형성하고,
    상기 제2 게이트 절연막 위에, 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 제2 n 채널형 MISFET의 게이트 전극, 및 상기 n형 실리콘막과 상기 도전막과의 적층막으로 이루어지는 제2 p 채널형 MISFET의 게이트 전극을 형성하는 공정,
    (f) 상기 (e) 공정 후, 상기 반도체 기판을 700℃ 이상의 온도에서 열 처리하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 (d) 공정 후, 상기 (e) 공정에 앞서, 상기 반도체 기판을 700℃ 이하의 온도에서 열 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 반도체 기판 위에 DRAM 및 SRAM을 포함하는 메모리 회로가 형성된 반도체 집적 회로 장치에 있어서,
    상기 DRAM은, n 채널형 MISFET와 용량 소자로 구성되는 메모리 셀, 및 n 채널형 MISFET와 p 채널형 MISFET로 구성되는 주변 회로를 구비하고,
    상기 SRAM은, n 채널형 MISFET와 p 채널형 MISFET로 구성되는 메모리 셀, 및 n 채널형 MISFET와 p 채널형 MISFET로 구성되는 주변 회로를 구비하고,
    상기 DRAM의 메모리 셀과 주변 회로를 접속하는 비트선, 상기 SRAM의 메모리 셀 내의 한쌍의 축적 노드 사이를 접속하는 배선, 상기 DRAM 및 SRAM 각각의 주변 회로를 구성하는 n 채널형 MISFET의 게이트 전극과 p 채널형 MISFET의 게이트 전극을 접속하는 배선은, 상호 동일한 배선층에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제16항에 있어서,
    상기 DRAM은, 상기 메모리 셀을 포함하는 메모리 어레이, 상기 메모리 어레이의 주변에 배치된 감지 증폭기 및 워드 드라이버(word driver)를 포함하고,
    상기 메모리 어레이를 직접 제어하는 직접 주변 회로, 및 상기 직접 주변 회로를 제어하는 간접 주변 회로를 구비하고 있으며,
    상기 직접 주변 회로는, n 채널형 MISFET와 p 채널형 MISFET로 구성되고,
    상기 직접 주변 회로를 구성하는 상기 n 채널형 MISFET와 상기 p 채널형 MISFET 각각의 게이트 전극은, n형 실리콘막과, 텅스텐 또는 텅스텐 실리사이드를 주체로 하는 도전막과의 적층막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제17항에 있어서,
    상기 간접 주변 회로는, n 채널형 MISFET와 p 채널형 MISFET로 구성되고,
    상기 간접 주변 회로의 상기 n 채널형 MISFET의 게이트 전극은, n형 실리콘막과, 텅스텐 또는 텅스텐 실리사이드를 주체로 하는 도전막과의 적층막으로 이루어지며,
    상기 간접 주변 회로의 상기 p 채널형 MISFET의 게이트 전극은, p형 실리콘막과, 텅스텐 또는 텅스텐 실리사이드를 주체로 하는 도전막과의 적층막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
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