JPH07161826A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07161826A JPH07161826A JP5339564A JP33956493A JPH07161826A JP H07161826 A JPH07161826 A JP H07161826A JP 5339564 A JP5339564 A JP 5339564A JP 33956493 A JP33956493 A JP 33956493A JP H07161826 A JPH07161826 A JP H07161826A
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- JP
- Japan
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- film
- region
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- forming
- polysilicon
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Abstract
(57)【要約】
【目的】 Ｐ型ゲート電極とＮ型ゲート電極とを相互の
不純物が拡散し合うことなしに低抵抗に接続するととも
に、工程数を少なくする。 【構成】 シリコン基板７にＰウエル５とＮウエル６を
形成した後、フィールド酸化膜２０によって素子領域と
素子分離領域を作成し、素子領域にはゲート酸化膜４を
形成する。ポリシリコン膜８を堆積し、素子分離領域上
の所定の領域に開口部９を形成する。ＮＭＯＳトランジ
スタ形成領域のポリシリコン膜８に砒素をイオン注入
し、ＰＭＯＳトランジスタ形成領域のポリシリコン膜８
にボロンをイオン注入する。次に、基板全面にタングス
テン膜１１を堆積し、熱処理によりタングステン膜１１
とポリシリコン膜電極２，３の境界にシリサイド層１を
形成する。
不純物が拡散し合うことなしに低抵抗に接続するととも
に、工程数を少なくする。 【構成】 シリコン基板７にＰウエル５とＮウエル６を
形成した後、フィールド酸化膜２０によって素子領域と
素子分離領域を作成し、素子領域にはゲート酸化膜４を
形成する。ポリシリコン膜８を堆積し、素子分離領域上
の所定の領域に開口部９を形成する。ＮＭＯＳトランジ
スタ形成領域のポリシリコン膜８に砒素をイオン注入
し、ＰＭＯＳトランジスタ形成領域のポリシリコン膜８
にボロンをイオン注入する。次に、基板全面にタングス
テン膜１１を堆積し、熱処理によりタングステン膜１１
とポリシリコン膜電極２，３の境界にシリサイド層１を
形成する。
Description
【０００１】
【産業上の利用分野】本発明はＰチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタという）のゲー
ト電極にはＰ型ポリシリコン又はＰ型アモルファスシリ
コンのゲート電極を用い、Ｎチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳトランジスタという）のゲート電
極にはＮ型ポリシリコン又はＮ型アモルファスシリコン
のゲート電極を用いたデュアルゲート型ＣＭＯＳ半導体
装置の製造方法に関するものである。
ンジスタ（以下、ＰＭＯＳトランジスタという）のゲー
ト電極にはＰ型ポリシリコン又はＰ型アモルファスシリ
コンのゲート電極を用い、Ｎチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳトランジスタという）のゲート電
極にはＮ型ポリシリコン又はＮ型アモルファスシリコン
のゲート電極を用いたデュアルゲート型ＣＭＯＳ半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳトランジスタを表面チャネル型
とするためにデュアルゲートが用いられているが、その
際、ゲート電極の低抵抗化を実現するために、ゲート電
極をポリシリコン膜とその上に高融点金属シリサイド膜
を積層したポリサイドゲート電極としている（以下この
ＭＯＳトランジスタをデュアルポリサイドゲートトラン
ジスタという）。
とするためにデュアルゲートが用いられているが、その
際、ゲート電極の低抵抗化を実現するために、ゲート電
極をポリシリコン膜とその上に高融点金属シリサイド膜
を積層したポリサイドゲート電極としている（以下この
ＭＯＳトランジスタをデュアルポリサイドゲートトラン
ジスタという）。
【０００３】図１はデュアルポリサイドトランジスタを
示したものである。シリコン基板７の表面にＮウエル６
とＰウエル５が形成され、素子領域が素子分離領域２０
によって分離され、素子領域にはゲート酸化膜４が形成
されている。Ｐウエル５にはＮＭＯＳトランジスタが形
成されており、そのゲート電極はＮ型ポリシリコン膜２
とその上の高融点金属シリサイド膜１とから構成されて
いる。Ｎウエル６にはＰＭＯＳトランジスタが形成され
ており、そのゲート電極はＰ型ポリシリコン膜３とその
上の高融点金属シリサイド膜１とから構成されている。
両ポリシリコンゲート電極２と３は素子分離領域２０上
で導電型が区分され、両電極２，３はその上の高融点金
属シリサイド膜１によって低抵抗化されている。
示したものである。シリコン基板７の表面にＮウエル６
とＰウエル５が形成され、素子領域が素子分離領域２０
によって分離され、素子領域にはゲート酸化膜４が形成
されている。Ｐウエル５にはＮＭＯＳトランジスタが形
成されており、そのゲート電極はＮ型ポリシリコン膜２
とその上の高融点金属シリサイド膜１とから構成されて
いる。Ｎウエル６にはＰＭＯＳトランジスタが形成され
ており、そのゲート電極はＰ型ポリシリコン膜３とその
上の高融点金属シリサイド膜１とから構成されている。
両ポリシリコンゲート電極２と３は素子分離領域２０上
で導電型が区分され、両電極２，３はその上の高融点金
属シリサイド膜１によって低抵抗化されている。
【０００４】このデュアルポリサイドゲートトランジス
タのゲート電極の導電型は、１つの連続したポリシリコ
ン膜に反転マスクを用いてＮ型不純物とＰ型不純物を打
ち分けて形成している。そのため、Ｐ型ポリシリコンゲ
ート電極３とＮ型ポリシリコンゲート電極２が接してい
ることと、シリサイド膜１中の不純物の拡散係数が大き
いことが原因となって、特にＰＭＯＳトランジスタのゲ
ート電極３に含まれるボロンがシリサイド膜１中を拡散
してＮＭＯＳトランジスタのポリシリコン膜２に拡散
し、ＮＭＯＳトランジスタのゲート電極の仕事関数を変
えてしまい、しきい値電圧を大きく変動させる問題があ
る。
タのゲート電極の導電型は、１つの連続したポリシリコ
ン膜に反転マスクを用いてＮ型不純物とＰ型不純物を打
ち分けて形成している。そのため、Ｐ型ポリシリコンゲ
ート電極３とＮ型ポリシリコンゲート電極２が接してい
ることと、シリサイド膜１中の不純物の拡散係数が大き
いことが原因となって、特にＰＭＯＳトランジスタのゲ
ート電極３に含まれるボロンがシリサイド膜１中を拡散
してＮＭＯＳトランジスタのポリシリコン膜２に拡散
し、ＮＭＯＳトランジスタのゲート電極の仕事関数を変
えてしまい、しきい値電圧を大きく変動させる問題があ
る。
【０００５】そこで、ゲート電極のＰ型ポリシリコン膜
とＮ型ポリシリコン膜を素子分離領域上で分離し、その
分離された領域に絶縁物を埋め込むことによって、ポリ
シリコンゲート電極上に形成された高融点金属膜がシリ
サイド化されるときに、絶縁物上には高融点金属の状態
で残すようにすることにより、シリサイド膜中を通って
ボロンが拡散するのを防ぐことが提案されている（特開
平２−２３９６５６号公報参照）。
とＮ型ポリシリコン膜を素子分離領域上で分離し、その
分離された領域に絶縁物を埋め込むことによって、ポリ
シリコンゲート電極上に形成された高融点金属膜がシリ
サイド化されるときに、絶縁物上には高融点金属の状態
で残すようにすることにより、シリサイド膜中を通って
ボロンが拡散するのを防ぐことが提案されている（特開
平２−２３９６５６号公報参照）。
【０００６】
【発明が解決しようとする課題】ＮＭＯＳトランジスタ
のゲート電極ポリシリコン膜とＰＭＯＳトランジスタの
ゲート電極ポリシリコン膜とを分離した領域に絶縁物を
埋め込むためには、絶縁物を堆積する工程と、エッチバ
ックを施して分離領域にのみ絶縁物を残すための工程が
必要となり、工程数が増える問題がある。そこで、本発
明はＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲ
ート電極を相互の不純物が拡散し合うことなしに低抵抗
に接続するとともに、工程数を少なくすることを目的と
するものである。
のゲート電極ポリシリコン膜とＰＭＯＳトランジスタの
ゲート電極ポリシリコン膜とを分離した領域に絶縁物を
埋め込むためには、絶縁物を堆積する工程と、エッチバ
ックを施して分離領域にのみ絶縁物を残すための工程が
必要となり、工程数が増える問題がある。そこで、本発
明はＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲ
ート電極を相互の不純物が拡散し合うことなしに低抵抗
に接続するとともに、工程数を少なくすることを目的と
するものである。
【０００７】
【課題を解決するための手段】本発明は以下の工程
（Ａ）から（Ｈ）を含んでＣＭＯＳ型半導体装置を製造
する。（Ａ）半導体基板上に第１導電型の素子領域と第
２導電型の素子領域及び素子分離領域を形成し、両素子
領域にゲート酸化膜を形成する工程、（Ｂ）ＭＯＳトラ
ンジスタのゲート電極となるポリシリコン膜を堆積する
工程、（Ｃ）第１導電型の素子領域を含み、第２導電型
の素子領域を含まない領域の開口をもつレジストパター
ンを形成し、そのレジストパターンをマスクとして前記
ポリシリコン膜に第１導電型の不純物を導入する工程、
（Ｄ）第２導電型の素子領域を含み、第１導電型の素子
領域を含まない領域の開口をもつレジストパターンを形
成し、そのレジストパターンをマスクとして前記ポリシ
リコン膜に第２導電型の不純物を導入する工程、（Ｅ）
工程（Ｂ）でのポリシリコン膜堆積後、工程（Ｃ）及び
（Ｄ）の不純物導入工程の前又は後に、素子分離領域上
の中間部のポリシリコン膜に開口部を設ける工程、
（Ｆ）ポリシリコン膜及び前記開口部上から高融点金属
膜を堆積する工程、（Ｇ）ポリシリコン膜と高融点金属
膜との界面にシリサイド層を形成させる熱処理工程、
（Ｈ）ポリシリコン膜及び高融点金属膜をゲート電極形
状にパターンする工程。
（Ａ）から（Ｈ）を含んでＣＭＯＳ型半導体装置を製造
する。（Ａ）半導体基板上に第１導電型の素子領域と第
２導電型の素子領域及び素子分離領域を形成し、両素子
領域にゲート酸化膜を形成する工程、（Ｂ）ＭＯＳトラ
ンジスタのゲート電極となるポリシリコン膜を堆積する
工程、（Ｃ）第１導電型の素子領域を含み、第２導電型
の素子領域を含まない領域の開口をもつレジストパター
ンを形成し、そのレジストパターンをマスクとして前記
ポリシリコン膜に第１導電型の不純物を導入する工程、
（Ｄ）第２導電型の素子領域を含み、第１導電型の素子
領域を含まない領域の開口をもつレジストパターンを形
成し、そのレジストパターンをマスクとして前記ポリシ
リコン膜に第２導電型の不純物を導入する工程、（Ｅ）
工程（Ｂ）でのポリシリコン膜堆積後、工程（Ｃ）及び
（Ｄ）の不純物導入工程の前又は後に、素子分離領域上
の中間部のポリシリコン膜に開口部を設ける工程、
（Ｆ）ポリシリコン膜及び前記開口部上から高融点金属
膜を堆積する工程、（Ｇ）ポリシリコン膜と高融点金属
膜との界面にシリサイド層を形成させる熱処理工程、
（Ｈ）ポリシリコン膜及び高融点金属膜をゲート電極形
状にパターンする工程。
【０００８】本発明の方法で、ポリシリコン膜に代えて
アモルファスシリコン膜を用いることもできる。高融点
金属膜としてはタングステン膜、モリブデン膜、チタン
膜、又はタンタル膜のいずれかを使用する。
アモルファスシリコン膜を用いることもできる。高融点
金属膜としてはタングステン膜、モリブデン膜、チタン
膜、又はタンタル膜のいずれかを使用する。
【０００９】
【実施例】図２と図３により一実施例を説明する。 （Ａ）シリコン基板７にＰウエル５とＮウエル６を形成
した後、素子分離用フィールド酸化膜２０によって素子
領域と素子分離領域を作成する。素子領域には熱酸化に
よりゲート酸化膜４を形成する。次に、基板全面にポリ
シリコン膜８を約２０００Åの厚さに堆積する。
した後、素子分離用フィールド酸化膜２０によって素子
領域と素子分離領域を作成する。素子領域には熱酸化に
よりゲート酸化膜４を形成する。次に、基板全面にポリ
シリコン膜８を約２０００Åの厚さに堆積する。
【００１０】（Ｂ）素子分離領域上で、所定の領域にリ
ソグラフィーと反応性イオンエッチング法を用いて開口
部９を形成する。開口部９は素子分離領域２０の中間部
で、Ｎウエル６とＰウエル５の境界上を含むような位置
に形成する。開口部９の端部から素子領域の端部までの
距離Ｘは、開口部９を形成する際のリソグラフィーの露
光装置の位置合わせ精度を考慮し、Ｘが少なくとも０.
３μｍになるようにする。
ソグラフィーと反応性イオンエッチング法を用いて開口
部９を形成する。開口部９は素子分離領域２０の中間部
で、Ｎウエル６とＰウエル５の境界上を含むような位置
に形成する。開口部９の端部から素子領域の端部までの
距離Ｘは、開口部９を形成する際のリソグラフィーの露
光装置の位置合わせ精度を考慮し、Ｘが少なくとも０.
３μｍになるようにする。
【００１１】（Ｃ）リソグラフィーにより、ＰＭＯＳト
ランジスタ形成領域をレジスト１０Ｎで被い、そのレジ
スト１０ＮをマスクとしてＮＭＯＳトランジスタ形成領
域のポリシリコン膜８に砒素をイオン注入する。このイ
オン注入における加速電圧は４０ＫｅＶ、注入量は１×
１０15〜１×１０16／ｃｍ2である。これによりＮＭＯ
Ｓトランジスタ形成領域のポリシリコン膜がＮ型ポリシ
リコン膜２となる。
ランジスタ形成領域をレジスト１０Ｎで被い、そのレジ
スト１０ＮをマスクとしてＮＭＯＳトランジスタ形成領
域のポリシリコン膜８に砒素をイオン注入する。このイ
オン注入における加速電圧は４０ＫｅＶ、注入量は１×
１０15〜１×１０16／ｃｍ2である。これによりＮＭＯ
Ｓトランジスタ形成領域のポリシリコン膜がＮ型ポリシ
リコン膜２となる。
【００１２】（Ｄ）今度は、リソグラフィーにより、Ｎ
ＭＯＳトランジスタ形成領域をレジスト１０Ｐで被い、
そのレジスト１０ＰをマスクとしてＰＭＯＳトランジス
タ形成領域のポリシリコン膜８にボロンをイオン注入す
る。このイオン注入における加速電圧は１０ＫｅＶ、注
入量は１×１０15〜１×１０16／ｃｍ2である。これに
よりＰＭＯＳトランジスタ形成領域のポリシリコン膜が
Ｐ型ポリシリコン膜３となる。
ＭＯＳトランジスタ形成領域をレジスト１０Ｐで被い、
そのレジスト１０ＰをマスクとしてＰＭＯＳトランジス
タ形成領域のポリシリコン膜８にボロンをイオン注入す
る。このイオン注入における加速電圧は１０ＫｅＶ、注
入量は１×１０15〜１×１０16／ｃｍ2である。これに
よりＰＭＯＳトランジスタ形成領域のポリシリコン膜が
Ｐ型ポリシリコン膜３となる。
【００１３】（Ｅ）次に、開口部９を含む基板全面に高
融点金属膜としてタングステン膜１１をスパッタリング
法により約２０００Åの厚さに堆積する。開口部９にタ
ングステン膜１１を埋め込むことによりＰ型ポリシリコ
ンゲート電極３とＮ型ポリシリコンゲート電極２とを電
気的に接続する。しかも、埋め込まれているのがシリサ
イドではなく、金属であることからポリシリコン中の不
純物の相互拡散を抑えることができる。
融点金属膜としてタングステン膜１１をスパッタリング
法により約２０００Åの厚さに堆積する。開口部９にタ
ングステン膜１１を埋め込むことによりＰ型ポリシリコ
ンゲート電極３とＮ型ポリシリコンゲート電極２とを電
気的に接続する。しかも、埋め込まれているのがシリサ
イドではなく、金属であることからポリシリコン中の不
純物の相互拡散を抑えることができる。
【００１４】（Ｆ）次に、約６００℃の窒素雰囲気中で
２０分間熱処理を施す。この熱処理によりタングステン
膜１１とポリシリコン膜電極２，３の境界でのみシリサ
イド化反応が起こり、タングステンシリサイド層１が形
成される。シリサイド層１の形成によりポリシリコン膜
２，３とタングステン膜１１の密着性が向上する。次
に、リソグラフィーと反応性エッチング法によりタング
ステン膜１１、シリサイド層１及びポリシリコン膜２，
３をパターン化してゲート電極を形成する。
２０分間熱処理を施す。この熱処理によりタングステン
膜１１とポリシリコン膜電極２，３の境界でのみシリサ
イド化反応が起こり、タングステンシリサイド層１が形
成される。シリサイド層１の形成によりポリシリコン膜
２，３とタングステン膜１１の密着性が向上する。次
に、リソグラフィーと反応性エッチング法によりタング
ステン膜１１、シリサイド層１及びポリシリコン膜２，
３をパターン化してゲート電極を形成する。
【００１５】図２と図３による実施例では、ゲート電極
はポリシリコン膜とタングステン膜及びその間のタング
ステンシリサイド層から構成されているが、ポリシリコ
ン膜に代えてアモルファスシリコン膜を用いてもよい。
アモルファスシリコン膜でもポリシリコン膜と同様に不
純物の導入によりＰ型とＮ型とし、かつ高融点金属膜と
の間にシリサイド層を形成することができ、ポリシリコ
ン膜の場合と同様にゲート電極を形成することができ
る。また高融点金属膜としてはタングステン膜の他にモ
リブデン膜、チタン膜、又はタンタル膜を用いることも
できる。
はポリシリコン膜とタングステン膜及びその間のタング
ステンシリサイド層から構成されているが、ポリシリコ
ン膜に代えてアモルファスシリコン膜を用いてもよい。
アモルファスシリコン膜でもポリシリコン膜と同様に不
純物の導入によりＰ型とＮ型とし、かつ高融点金属膜と
の間にシリサイド層を形成することができ、ポリシリコ
ン膜の場合と同様にゲート電極を形成することができ
る。また高融点金属膜としてはタングステン膜の他にモ
リブデン膜、チタン膜、又はタンタル膜を用いることも
できる。
【００１６】
【発明の効果】本発明ではポリシリコン又はアモルファ
スシリコンのＮ型ゲート電極とＰ型ゲート電極を接続す
るために、両ゲート電極を分離する開口部に高融点金属
を介在させたので、両電極中の不純物が拡散して混じり
合うことを防止することができる。そして、本発明の方
法では両導電型ゲート電極を分離する開口部に絶縁物を
埋め込むというような新たな工程を必要としないので、
工程数が少なくてすむ。
スシリコンのＮ型ゲート電極とＰ型ゲート電極を接続す
るために、両ゲート電極を分離する開口部に高融点金属
を介在させたので、両電極中の不純物が拡散して混じり
合うことを防止することができる。そして、本発明の方
法では両導電型ゲート電極を分離する開口部に絶縁物を
埋め込むというような新たな工程を必要としないので、
工程数が少なくてすむ。
【図１】従来のデュアルポリサイドゲートトランジスタ
を示す断面図である。
を示す断面図である。
【図２】本発明の一実施例の前半の工程を示す工程断面
図である。
図である。
【図３】本発明の一実施例の後半の工程を示す工程断面
図である。
図である。
１ 高融点金属シリサイド層 ２ Ｎ型ポリシリコン膜 ３ Ｐ型ポリシリコン膜 ４ ゲート酸化膜 ５ Ｐウエル ６ Ｎウエル ７ シリコン基板 ８ ポリシリコン膜 ９ 開口
Claims (3)
- 【請求項１】 以下の工程（Ａ）から（Ｈ）を含んでＣ
ＭＯＳ型半導体装置を製造する方法。 （Ａ）半導体基板上に第１導電型の素子領域と第２導電
型の素子領域及び素子分離領域を形成し、両素子領域に
ゲート酸化膜を形成する工程、 （Ｂ）ＭＯＳトランジスタのゲート電極となるポリシリ
コン膜を堆積する工程、 （Ｃ）第１導電型の素子領域を含み、第２導電型の素子
領域を含まない領域の開口をもつレジストパターンを形
成し、そのレジストパターンをマスクとして前記ポリシ
リコン膜に第１導電型の不純物を導入する工程、 （Ｄ）第２導電型の素子領域を含み、第１導電型の素子
領域を含まない領域の開口をもつレジストパターンを形
成し、そのレジストパターンをマスクとして前記ポリシ
リコン膜に第２導電型の不純物を導入する工程、 （Ｅ）工程（Ｂ）でのポリシリコン膜堆積後、工程
（Ｃ）及び（Ｄ）の不純物導入工程の前又は後に、素子
分離領域上の中間部のポリシリコン膜に開口部を設ける
工程、 （Ｆ）前記ポリシリコン膜及び前記開口部上から高融点
金属膜を堆積する工程、 （Ｇ）前記ポリシリコン膜と高融点金属膜との界面にシ
リサイド層を形成させる熱処理工程、 （Ｈ）前記ポリシリコン膜及び高融点金属膜をゲート電
極形状にパターンする工程。 - 【請求項２】 以下の工程（Ａ）から（Ｈ）を含んでＣ
ＭＯＳ型半導体装置を製造する方法。（Ａ）半導体基板
上に第１導電型の素子領域と第２導電型の素子領域及び
素子分離領域を形成し、両素子領域にゲート酸化膜を形
成する工程、 （Ｂ）ＭＯＳトランジスタのゲート電極となるアモルフ
ァスシリコン膜を堆積する工程、 （Ｃ）第１導電型の素子領域を含み、第２導電型の素子
領域を含まない領域の開口をもつレジストパターンを形
成し、そのレジストパターンをマスクとして前記アモル
ファスシリコン膜に第１導電型の不純物を導入する工
程、 （Ｄ）第２導電型の素子領域を含み、第１導電型の素子
領域を含まない領域の開口をもつレジストパターンを形
成し、そのレジストパターンをマスクとして前記アモル
ファスシリコン膜に第２導電型の不純物を導入する工
程、 （Ｅ）工程（Ｂ）でのアモルファスシリコン膜堆積後、
工程（Ｃ）及び（Ｄ）の不純物導入工程の前又は後に、
素子分離領域上の中間部のアモルファスシリコン膜に開
口部を設ける工程、 （Ｆ）前記アモルファスシリコン膜及び前記開口部上か
ら高融点金属膜を堆積する工程、 （Ｇ）前記アモルファスシリコン膜と高融点金属膜との
界面にシリサイド層を形成させる熱処理工程、 （Ｈ）前記アモルファスシリコン膜及び高融点金属膜を
ゲート電極形状にパターンする工程。 - 【請求項３】 前記高融点金属膜がタングステン膜、モ
リブデン膜、チタン膜、又はタンタル膜のいずれかであ
る請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5339564A JPH07161826A (ja) | 1993-12-03 | 1993-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5339564A JPH07161826A (ja) | 1993-12-03 | 1993-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161826A true JPH07161826A (ja) | 1995-06-23 |
Family
ID=18328668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5339564A Pending JPH07161826A (ja) | 1993-12-03 | 1993-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161826A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521955B1 (en) | 2000-04-19 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US7109076B2 (en) | 2003-06-03 | 2006-09-19 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device, and semiconductor integrated circuit device made by its method |
| JP2008288499A (ja) * | 2007-05-21 | 2008-11-27 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-12-03 JP JP5339564A patent/JPH07161826A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521955B1 (en) | 2000-04-19 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US6734507B2 (en) | 2000-04-19 | 2004-05-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US6750498B2 (en) | 2000-04-19 | 2004-06-15 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US6873019B2 (en) | 2000-04-19 | 2005-03-29 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US7109076B2 (en) | 2003-06-03 | 2006-09-19 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device, and semiconductor integrated circuit device made by its method |
| JP2008288499A (ja) * | 2007-05-21 | 2008-11-27 | Panasonic Corp | 半導体装置及びその製造方法 |
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