JPH02151064A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、集積回路を構成する金属絶縁膜半導体装置（
以下、ＭＯ８′トランジスタという）の製造方法、特に
相補型金属絶縁膜半導体装置（同じく、ＣＭＯＳトラン
ジスタ）を構成する、電子が電気伝導に寄与するＭＯＳ
）ランジスタ（同じく、ＮＭＯ８）と、正孔が電気伝導
に寄与するＭＯＳトランジスタ（同じ＜、ＰＭＯ３）の
夫々のゲート電極を、多結晶シリコン膜に異なる不純物
を添加して形成する際に使用して最適な半導体装置の製
造方法に関する。

（従来の技術） 従来の、上記ＭＯＳ）ランジスタにおけるゲート電極の
形成に至るまでの製造工程を第６図乃至第９図に示す。

先ず、半導体基板１上に、ＮＭＯＳ領域となるＰ型不純
物が添加された半導体基板領域Ｐウェル１ａと、ＰＭＯ
Ｓ領域となるＮ型不純物が添加された半導体基板領域Ｎ
ウェル１ｂとを形成する。

そして、このＰウェル１ａ及びＮウェル１ｂの周囲を囲
む所定の位置に、厚い酸化膜よりなる素子分離膜２を形
成するとともに、この素子分離膜２に囲まれた半導体基
板１の表面に、ゲート絶縁膜（ＳｉＯ２膜）３を形成す
る。次に、ゲート電極材料としての多結晶シリコン膜４
を、この全面に堆積させる。この多結晶シリコン膜４に
は、不純物は添加されていない。しかる後、ＰＭＯ５領
域となるＮウェル１ｂ上の多結晶シリコン膜４の上面の
みをレジスト５ｂで覆って、ＮＭＯ３領域となるＰウェ
ル１ａ上の多結晶シリコン膜４の表面のみを外部に露出
させておき、この状態でイオン注入技術を用いて、ここ
にＮ型不純物を添加してＮ型不純物領域４ａを形成する
（第６図）。

次に、上記と逆にＮＭＯ５領域となるＰウェル１ａの上
面の多結晶シリコン膜４のＮ型不純物領域４ａの上面を
レジスト５ａで覆い、ＰＭＯ３領域となるＮウェル１ｂ
の上の多結晶シリコン膜４の表面を外部に露出させ、イ
オン注入技術を用いて、ここにＰ型不純物を添加してＰ
型不純物領域４ｂを形成する（第７図）。

そして、レジスト（図示せず）をマスクとしてエツチン
グを行うことにより、ＮＭＯＳゲート電極６及びＰＭＯ
Ｓゲート電極７を同時に形成する（第８図）。

更に、Ｐ　Ｍ（）　Ｓ　Ｖｉ域となるＮウェル１ｂの領
域上をレジスト８ｂで覆い、ＮＭＯ３領域となるＰウェ
ル１ａの領域にＮ型不純物をイオン注入し、自己整合的
にＮ型のソース拡散領域９及びドレイン拡散領域１０を
形成する（第９図）。

同様にして、図示しないが、ＮＭＯ３領域となるＰウェ
ル１ａの領域上をレジストで覆い、ＰＭＯＳ領域となる
Ｎウェル１ａの領域にＰ型不純物をイオン注入し、自己
整合的にＰ型のソース拡散領域及びドレイン拡散領域を
形成するのである。

（発明が解決しようとする課題） このような異なる導電型のゲート電極を有するＣＭＯＳ
トランジスタでは、両導電型のゲート電極間の電気的な
接続を行うために、両ゲート電極上に高融点金属または
そのケイ化物質を堆積させた積層構造をとることが要求
される。このような積層構造をとる場合でも、最終的な
ゲート電極の膜厚を、積層構造をとらないものと同程度
として、加工技術の大幅な変更の必要がないようにする
ことが要求され、この要求に答えるためには、多結晶シ
リコン膜の膜厚を、積層構造をとらないものよりも、こ
の上に堆積させる金属等の膜厚の分だけ薄くする必要が
ある。

しかしながら、上記従来例においては、多結晶シリコン
膜への不純物の添加をイオン注入で行っているたや、こ
の膜厚が薄いとイオン注入の際に、不純物がゲート電極
を通り抜けてゲート絶縁膜、更には半導体基板にまで達
してしまう、いわゆる突き抜は現象が生じて半導体装置
としての機能を発揮しないことがある。従って、この突
き抜は現象を防止するために、多結晶シリコン膜の膜厚
には、一定の下限があるのが現状であった。

例えば、ボロンを３０ＫｅＶの加速電圧で多結晶シリコ
ン膜にイオン注入をすると、上記突き抜は現象の生じな
い多結晶シリコン膜の膜厚は、約１１００ｎ以上となる
。

一方、加工技術における微細化の面からも、ゲート電極
の薄膜化の要請がある。

即ち、素子は厚み方向（縦方向）にも縮小することで、
加工時のプロセス余裕、つまりゲート電極を形成する際
に要するエツチング時間を短縮して、ゲート絶縁膜等の
下地膜との選択比の余裕を大きくしたり、或いは引き続
く配線工程での層間絶縁膜表面の凹凸を小さくして、パ
ターン形成を容易にするため等に対処するため、ゲート
電極全体を薄膜化したい。

このため、従来のものよりも、薄い多結晶シリコン膜を
ゲート電極として使用し、しかも不純物の突き抜は現象
が生じてしまうことなく、均一に多結晶シリコン膜への
不純物の添加を行えるものの開発が強く望まれていた。

本発明は上記要請に答えるため、薄い多結晶シリコン膜
への不純物添加に際して、不純物のゲート絶縁膜への突
き抜は現象を防止して、ＰＭＯ３及びＮＭＯ８のゲート
電極用の多結晶シリコン膜に夫々穴なる不純物を添加す
ることができるものを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するため、本発明にかかる半導体装置の
製造方法は、半導体基板上に形成した第１導電型半導体
基板領域と第２導電型半導体基板領域の周囲を素子分離
膜で囲み、この素子分離膜で囲まれた２つの基板領域の
表面に、該領域と異なる第１または第２導電型不純物を
添加した多結晶シリコン膜によるゲート電極を、ゲート
絶縁膜を介して形成するようにした半導体装置の製造方
法において、上記一方の第１導電型不純物を多結晶シリ
コンを堆積させながら該シリコン内に導入し、しかる後
、上記第１導電型半導体基板領域上の多結晶シリコン膜
にのみ選択的に第１導電型不純物より高い濃度で他方の
第２導電型不純物を導入するようにしたものである。

（作　用） 上記のように構成した本発明によれば、不純物のイオン
注入を行うことなく、ゲート電極となる多結晶シリコン
膜に夫々穴なる不純物を均一に、しかも確実に添加する
ことができるため、不純物の突き抜は現状を防止し、ゲ
ート電極材料の薄膜化を実現することができる。

（実施例） 以下、本発明の一実施例を第１図乃至第５図を参照して
説明する。

先ず、半導体基板１上に、ＮＭＯＳ領域となるＰウェル
１ａと２ＭＯ８領域となるＮウェル１ｂとを形成する。

そして、このＰウェル１ａ及びＮウェル１ｂの周囲を囲
む所定の位置に素子分離膜２を形成するとともに、この
素子分離膜２に囲まれた半導体基板１の表面に、ゲート
絶縁膜３を、例えば１０ｎｍ程度の膜厚で形成する。次
に、ゲート電極材料としての多結晶シリコンを堆積させ
ながらＰ型不純物、例えばボロンイオンＢ＋を導入する
ことにより、Ｐ型不純物が添加されたＰ型不純物領域４
ｂのみからなる多結晶シリコン膜４を、例えば５０ｎｍ
の膜厚で形成する。このボロンイオンＢ＋の添加は、多
結晶シリコンを化学気相成長法（ＣＶＤ法）によって堆
積させ、この堆積中に、シボラン（８２Ｈ６）ガスを、
例えば膜中のボロンイオ／Ｂ　の濃度が５×１ｏ１９ｃ
Ｉｎ−３となる程度に混入して行う。しかる後、多結晶
シリコン膜４の上面に、ＣＶＤ法等により、シリコン酸
化膜１１と、例えば１５０ｎｍの厚さに堆積させる（第
１図）。

次に、レジストでＰＭＯ３領域となるＮウェル１ｂの上
面のシリコン酸化膜１１をレジスト（図示せず）で覆い
、ＮＭＯＳ領域となるＰウェル１ａの上面を覆うシリコ
ン酸化膜１１をエツチングにより除去する。そして、こ
の露出したＰウェル１ａの領域部分の多結晶シリコン膜
４にのみ、Ｎ型不純物たるリンイオノＰ　を、例えば９
００℃に加熱した２００ｇ３により気相拡散させる。

この時の膜中のリンイオノＰ　の濃度は、上記多結晶シ
リコンの堆積中に添加したボロンイオンＢ　の濃度より
多い、例えば１　ｘ　１０２０ｃｍ−３とす＋ る。これにより、Ｐウェル１ａの領域上の多結晶シリコ
ン膜４をＮ型不純物領域４ａとする。なお、この時、Ｎ
ウェル１ｂの領域上の多結晶シリコン膜４は、シリコン
酸化膜１１に覆われているため、リンイオンＰ＋は添加
されないこととなる（第２図）。

次に、Ｎウェル１ｂの領域上のシリコン酸化膜１１を除
去し、両導電型のゲート電極６．７間の電気的な接続を
行うための金属ケイ化膜たるモリブデンシリサイド（Ｍ
ＯＳ　ｔ　２）膜１２を、例えば１５０ｎｍ堆積させる
（第３図）。

そして、レジスト（図示せず）をマスクとしてエツチン
グを行うことにより、モリブデンシリサイド膜１２によ
って表面を被覆されたＮＭＯＳゲート電極６及びＰＭＯ
Ｓゲート電極７を同時に形成する（第４図）。

更に、２ＭＯ８領域となるＮウェル１ｂの領域上をレジ
スト５ｂで覆い、ＮＭＯＳ領域となるＰウェル１ａの領
域にＮ型不純物をイオン注入し、自己整合的にＮ型のソ
ース拡散領域９及びドレイン拡散領域１０を形成する（
第５図）。

同様にして、図示しないが、ＮＭＯ５領域となるＰウェ
ル１ａの領域上をレジストで覆い、Ｐ〜ＩＯ３領域とな
るＮウェル１ａの領域にＰ型不純物をイオン注入し、自
己整合的にＰ型のソース拡散領域及びドレイン拡散領域
を形成するのである。

なお、上記実施例において、両導電型のゲート電極６．
７間の電気的な接続を行うためのものとしてモリブデン
シリサイド膜１２を用いたが、他の金属膜およびそのケ
イ化膜、例えばタングステンシリサイド、チタンシリサ
イド、コバルトシリサイド、モリブデン、およびタング
ステン等の膜を用いても良いことは勿論である。

また、上記実施例において、多結晶シリコン膜４の堆積
中に、Ｐ型の不純物であるボロンイオンＢ＋を添加し、
その後Ｎ型の不純物であるリンイオンＰ　を選択的に導
入する例を示したが、この逆の工程、即ちリンイオノＰ
　を多結晶シリコン膜の堆積中に添加し、後からボロン
イオンＢ＋を選択的に導入するようにすることもできる
。

更に、不純物の選択的導入に際して、上記実施例の気相
拡散の代わりに、不純物を含有する膜、例えばリンガラ
スを堆積させた後、固相拡散により導入するようにする
こともできる。

〔発明の効果〕

本発明は上記のような構成であるので、薄い多結晶シリ
コン膜への不純物添加に際して、不純物のゲート絶縁膜
への突き抜は現象を防止して、多結晶シリコン膜に夫々
異なる不純物を均一に添加したゲート電極を形成するこ
とができる。

これにより、従来よりも遥かに微細な表面チャンネル型
ＣＭＯＳトランジスタを実現することができ、高速度化
及び高集積化を図ることができるといった効果がある。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例を工程順に示す断
面図、第６図乃至第９図は従来例を工程順に示す断面図
である。 〕・・・半導体基板、１ａ・・・Ｐウェル、１ｂ・・・
Ｎウェル、２・・・素子分離膜、３・・・ゲート絶縁膜
、４・・・多結晶シリコン膜、４ａ・・・Ｎ型不純物を
添加した多結晶シリコン膜、４ｂ・・・Ｐ型不純物を添
加した多結晶シリコン膜、５ｂ、８ｂ・・・レジスト、
６・・・ＮＭＯＳゲート電極、７　・Ｐ　Ｍ　ＯＳゲー
ト電極、９・・・ソース拡散層領域、１０・・・ドレイ
ン拡散層領域、１２・・・モリブデンシリサイド膜。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成した第１導電型半導体基板領域と第
   ２導電型半導体基板領域の周囲を素子分離膜で囲み、こ
   の素子分離膜で囲まれた２つの基板領域の表面に、該領
   域と異なる第１または第２導電型不純物を添加した多結
   晶シリコン膜によるゲート電極を、ゲート絶縁膜を介し
   て形成するようにした半導体装置の製造方法において、
   上記一方の第１導電型不純物を多結晶シリコンを堆積さ
   せながら該シリコン内に導入し、しかる後、上記第１導
   電型半導体基板領域上の多結晶シリコン膜にのみ選択的
   に第１導電型不純物より高い濃度で他方の第２導電型不
   純物を導入することを特徴とする半導体装置の製造方法
   。