JPH06326304A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06326304A JPH06326304A JP13544593A JP13544593A JPH06326304A JP H06326304 A JPH06326304 A JP H06326304A JP 13544593 A JP13544593 A JP 13544593A JP 13544593 A JP13544593 A JP 13544593A JP H06326304 A JPH06326304 A JP H06326304A
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- Japan
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- phosphorus
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Abstract
(57)【要約】
【目的】 リンドープト・アモルファス・シリコン膜を
用いてポリサイド構造のゲート電極を形成する際に、ゲ
ート酸化膜に応力が作用するのを抑制してここにダメー
ジが導入されるのを回避しゲート酸化膜の耐圧低下を防
止する。 【構成】 ｐ型シリコン基板１上ゲート酸化膜３を介し
てリンドープト・アモルファス・シリコン膜４ａを形成
する［（ａ）図］。後の熱処理工程における最高温度以
上の温度で熱処理を施してリンドープト・アモルファス
・シリコン膜４ａをリンドープト・ポリシリコン膜４に
変換する［（ｂ）図］。Ｗシリサイド膜５を形成し
［（ｃ）図］、パターニングしてゲート電極を形成した
後、ソース・ドレイン領域となるｎ+ 型拡散層６を形成
する［（ｄ）図］。
用いてポリサイド構造のゲート電極を形成する際に、ゲ
ート酸化膜に応力が作用するのを抑制してここにダメー
ジが導入されるのを回避しゲート酸化膜の耐圧低下を防
止する。 【構成】 ｐ型シリコン基板１上ゲート酸化膜３を介し
てリンドープト・アモルファス・シリコン膜４ａを形成
する［（ａ）図］。後の熱処理工程における最高温度以
上の温度で熱処理を施してリンドープト・アモルファス
・シリコン膜４ａをリンドープト・ポリシリコン膜４に
変換する［（ｂ）図］。Ｗシリサイド膜５を形成し
［（ｃ）図］、パターニングしてゲート電極を形成した
後、ソース・ドレイン領域となるｎ+ 型拡散層６を形成
する［（ｄ）図］。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ポリサイド構造のゲート電極を有する半
導体装置の製造方法に関する。
に関し、特に、ポリサイド構造のゲート電極を有する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来からＭＯＳ型電界効果トランジスタ
のゲート電極としてリン（Ｐ）を不純物として導入した
リンドープト・ポリシリコンが用いられてきた。一方、
半導体装置の微細化、高速化の傾向にともないゲート電
極の低抵抗化が要求されるようになってきている。この
ような要求に対処して高融点金属シリサイドをポリシリ
コンの上に積層した高融点金属ポリサイドゲート電極が
実用化されるようになってきている。
のゲート電極としてリン（Ｐ）を不純物として導入した
リンドープト・ポリシリコンが用いられてきた。一方、
半導体装置の微細化、高速化の傾向にともないゲート電
極の低抵抗化が要求されるようになってきている。この
ような要求に対処して高融点金属シリサイドをポリシリ
コンの上に積層した高融点金属ポリサイドゲート電極が
実用化されるようになってきている。
【０００３】図４は、高融点シリサイドとしてＷ（タン
グステン）シリサイドを用いたポリサイドゲート電極構
造を有するＭＯＳ型電界効果トランジスタの製造工程の
フローチャートであり、図５の（ａ）〜（ｄ）は、その
製造工程での状態を工程順に示した工程断面図である。
ｐ型シリコン基板１上に通常のＬＯＣＯＳ法等により素
子を分離するためのフィールド酸化膜２を形成し、続い
てフィールド酸化膜２で囲まれた活性領域のシリコン基
板上にドライ熱酸化法により膜厚１５ｎｍのゲート酸化
膜３を形成する［図５の（ａ）］。次に、モノシラン
（ＳｉＨ4 ）またはジシラン（Ｓｉ2 Ｈ6 ）を原料ガス
とする減圧ＣＶＤ法により膜厚１００ｎｍのノンドープ
・ポリシリコン膜４ｂを成長させる［図５の（ｂ）］。
グステン）シリサイドを用いたポリサイドゲート電極構
造を有するＭＯＳ型電界効果トランジスタの製造工程の
フローチャートであり、図５の（ａ）〜（ｄ）は、その
製造工程での状態を工程順に示した工程断面図である。
ｐ型シリコン基板１上に通常のＬＯＣＯＳ法等により素
子を分離するためのフィールド酸化膜２を形成し、続い
てフィールド酸化膜２で囲まれた活性領域のシリコン基
板上にドライ熱酸化法により膜厚１５ｎｍのゲート酸化
膜３を形成する［図５の（ａ）］。次に、モノシラン
（ＳｉＨ4 ）またはジシラン（Ｓｉ2 Ｈ6 ）を原料ガス
とする減圧ＣＶＤ法により膜厚１００ｎｍのノンドープ
・ポリシリコン膜４ｂを成長させる［図５の（ｂ）］。
【０００４】続いて、イオン注入法あるいは熱拡散法に
よりノンドープ・ポリシリコン膜４ｂにリンを導入して
リンドープト・ポリシリコン膜４を形成する。例えば、
熱拡散法を用いる場合、ＰＯＣｌ3 を拡散源として熱処
理を行い、リン濃度が１×１０20／ｃｍ3 程度となるよ
うにリンを導入する。次に、Ｗシリサイド膜５をスパッ
タ法あるいはＣＶＤ法により１５０ｎｍ程度の厚さに成
長させる［図５の（ｃ）］。
よりノンドープ・ポリシリコン膜４ｂにリンを導入して
リンドープト・ポリシリコン膜４を形成する。例えば、
熱拡散法を用いる場合、ＰＯＣｌ3 を拡散源として熱処
理を行い、リン濃度が１×１０20／ｃｍ3 程度となるよ
うにリンを導入する。次に、Ｗシリサイド膜５をスパッ
タ法あるいはＣＶＤ法により１５０ｎｍ程度の厚さに成
長させる［図５の（ｃ）］。
【０００５】次に、通常のフォトリソグラフィ法および
ドライエッチング法を適用して、Ｗシリサイド膜５およ
びリンドープト・ポリシリコン膜４をパターニングして
ゲート電極を形成し、これをマスクに砒素（Ａｓ）をイ
オン注入しドーパント活性化のための熱処理をおこなっ
てソース・ドレイン領域となるｎ+ 型拡散層６を形成す
る［図５の（ｄ）］。
ドライエッチング法を適用して、Ｗシリサイド膜５およ
びリンドープト・ポリシリコン膜４をパターニングして
ゲート電極を形成し、これをマスクに砒素（Ａｓ）をイ
オン注入しドーパント活性化のための熱処理をおこなっ
てソース・ドレイン領域となるｎ+ 型拡散層６を形成す
る［図５の（ｄ）］。
【０００６】また、高融点金属シリサイドとしてＴｉ
（チタン）シリサイドを用いた場合には、ドーパント活
性化の熱処理の際にＴｉがポリシリコンを通り抜けてゲ
ート酸化膜に達し、ゲート酸化膜の耐圧を低下させ、ゲ
ート電極−シリコン基板間のリーク電流を増加させる。
これを回避するために、図６に示すようにＴｉシリサイ
ド膜７とリンドープト・ポリシリコン膜４との間にアモ
ルファスカーボン層８を介在させることが特開昭６３−
２８３１１６号公報において開示されている。
（チタン）シリサイドを用いた場合には、ドーパント活
性化の熱処理の際にＴｉがポリシリコンを通り抜けてゲ
ート酸化膜に達し、ゲート酸化膜の耐圧を低下させ、ゲ
ート電極−シリコン基板間のリーク電流を増加させる。
これを回避するために、図６に示すようにＴｉシリサイ
ド膜７とリンドープト・ポリシリコン膜４との間にアモ
ルファスカーボン層８を介在させることが特開昭６３−
２８３１１６号公報において開示されている。
【０００７】
【発明が解決しようとする課題】近年、半導体装置が微
細化、高性能化されるにしたがって徐々に製造工程が多
工程化する傾向にあるため、工数削減に対する要求が高
くなってきている。このような背景からポリシリコン成
膜後に不純物を導入する在来の手法に代えて、成膜中に
減圧ＣＶＤ装置内にフォスフィン（ＰＨ3 ）等のドーピ
ングガスを流してドープト・ポリシリコン膜を形成する
ことが行われるようになってきている。
細化、高性能化されるにしたがって徐々に製造工程が多
工程化する傾向にあるため、工数削減に対する要求が高
くなってきている。このような背景からポリシリコン成
膜後に不純物を導入する在来の手法に代えて、成膜中に
減圧ＣＶＤ装置内にフォスフィン（ＰＨ3 ）等のドーピ
ングガスを流してドープト・ポリシリコン膜を形成する
ことが行われるようになってきている。
【０００８】一方、シリコンウェハの大口径化のため
に、従来方法ではウェハ全面に渡って不純物濃度を均一
に形成することが困難になってきており、不純物の面内
均一性の確保のためにシリコンの成長を低温で行うこと
が必要となってきている。而して、シリコンのＣＶＤを
低温域（６００℃以下）で行った場合には、成長するシ
リコンの結晶性は多結晶にはならずアモルファス（非晶
質）となる。すなわち、ドーピングガスを流しながら低
温でシリコンを成長させた場合、リンドープト・アモル
ファス・シリコン膜が得られる。
に、従来方法ではウェハ全面に渡って不純物濃度を均一
に形成することが困難になってきており、不純物の面内
均一性の確保のためにシリコンの成長を低温で行うこと
が必要となってきている。而して、シリコンのＣＶＤを
低温域（６００℃以下）で行った場合には、成長するシ
リコンの結晶性は多結晶にはならずアモルファス（非晶
質）となる。すなわち、ドーピングガスを流しながら低
温でシリコンを成長させた場合、リンドープト・アモル
ファス・シリコン膜が得られる。
【０００９】このリンドープト・アモルファス・シリコ
ン膜を従来のリンドープト・ポリシリコン膜に代え高融
点金属シリサイド電極の下部電極として用いたところゲ
ート酸化膜の耐圧不良が増加するという問題点が発生し
た。本発明者においてこの耐圧不良の原因を詳細に検討
した結果、ソース・ドレイン領域形成のための注入不純
物の活性化熱処理によりゲート酸化膜にダメージが導入
されることが明らかとなった。すなわち、活性化熱処理
時にリンドープト・アモルファス・シリコンがアモルフ
ァス状態から多結晶へと構造が変化するときに応力が発
生し、このとき上層が強固な高融点金属シリサイドで覆
われているためこの応力を緩和することができずにゲー
ト酸化膜中にダメージが導入されることが判明した。
ン膜を従来のリンドープト・ポリシリコン膜に代え高融
点金属シリサイド電極の下部電極として用いたところゲ
ート酸化膜の耐圧不良が増加するという問題点が発生し
た。本発明者においてこの耐圧不良の原因を詳細に検討
した結果、ソース・ドレイン領域形成のための注入不純
物の活性化熱処理によりゲート酸化膜にダメージが導入
されることが明らかとなった。すなわち、活性化熱処理
時にリンドープト・アモルファス・シリコンがアモルフ
ァス状態から多結晶へと構造が変化するときに応力が発
生し、このとき上層が強固な高融点金属シリサイドで覆
われているためこの応力を緩和することができずにゲー
ト酸化膜中にダメージが導入されることが判明した。
【００１０】従来のＴｉシリサイドを用いた高融点金属
ポリサイド電極でのゲート酸化膜耐圧不良は先に述べた
ようにシリサイド膜中のＴｉがポリシリコン中を透過し
てゲート酸化膜に到達してこれを劣化させるというメカ
ニズムで発生しており、特開昭６３−２８３１６６号公
報にて提案された構造はこの点に対処してＴｉの拡散を
アモルファス・カーボン層によって阻止しようとするも
のである。しかし、Ｔｉシリサイドの下層にリンドープ
ト・アモルファス・シリコンを配したポリサイド電極構
造のものではその間にアモルファス・カーボン層を設け
てもアモルファス・シリコンが多結晶化するときに発生
する応力は緩和することができないため、これに起因す
る耐圧劣化を抑制することはできない。
ポリサイド電極でのゲート酸化膜耐圧不良は先に述べた
ようにシリサイド膜中のＴｉがポリシリコン中を透過し
てゲート酸化膜に到達してこれを劣化させるというメカ
ニズムで発生しており、特開昭６３−２８３１６６号公
報にて提案された構造はこの点に対処してＴｉの拡散を
アモルファス・カーボン層によって阻止しようとするも
のである。しかし、Ｔｉシリサイドの下層にリンドープ
ト・アモルファス・シリコンを配したポリサイド電極構
造のものではその間にアモルファス・カーボン層を設け
てもアモルファス・シリコンが多結晶化するときに発生
する応力は緩和することができないため、これに起因す
る耐圧劣化を抑制することはできない。
【００１１】したがって、この発明の目的とするところ
は、ポリサイド構造電極のポリシリコンをアモルファス
・シリコンを出発材料として形成するのにその多結晶化
過程においてゲート酸化膜に応力が作用することのない
ようにすることである。そして、このことによりゲート
酸化膜にダメージが導入されるのを防止してその劣化を
抑止しようとするものである。
は、ポリサイド構造電極のポリシリコンをアモルファス
・シリコンを出発材料として形成するのにその多結晶化
過程においてゲート酸化膜に応力が作用することのない
ようにすることである。そして、このことによりゲート
酸化膜にダメージが導入されるのを防止してその劣化を
抑止しようとするものである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板上にゲート絶縁膜を介
して不純物がドープされた非単結晶シリコン膜を形成す
る工程と、熱処理を施して前記非単結晶シリコン膜を多
結晶化乃至大粒径化する工程と、形成された多結晶シリ
コン膜上に高融点金属シリサイド膜を形成する工程と、
前記高融点シリサイド膜および前記多結晶シリコン膜を
パターニングしてゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記半導体基板の表面領域内に
不純物を導入してソース・ドレイン領域を形成する工程
と、を備える半導体装置の製造方法が提供される。
め、本発明によれば、半導体基板上にゲート絶縁膜を介
して不純物がドープされた非単結晶シリコン膜を形成す
る工程と、熱処理を施して前記非単結晶シリコン膜を多
結晶化乃至大粒径化する工程と、形成された多結晶シリ
コン膜上に高融点金属シリサイド膜を形成する工程と、
前記高融点シリサイド膜および前記多結晶シリコン膜を
パターニングしてゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記半導体基板の表面領域内に
不純物を導入してソース・ドレイン領域を形成する工程
と、を備える半導体装置の製造方法が提供される。
【００１３】そして、好ましくは熱処理を施して前記非
単結晶シリコン膜を多結晶化乃至大粒径化する前記工程
は、その後ウェハに施される熱処理工程の最高の温度以
上の温度で行われ、また、不純物がドープされた非単結
晶シリコン膜を形成する前記工程は、比較的低温で行わ
れかつ膜形成時に同時に不純物がドープされるものであ
る。
単結晶シリコン膜を多結晶化乃至大粒径化する前記工程
は、その後ウェハに施される熱処理工程の最高の温度以
上の温度で行われ、また、不純物がドープされた非単結
晶シリコン膜を形成する前記工程は、比較的低温で行わ
れかつ膜形成時に同時に不純物がドープされるものであ
る。
【００１４】
【作用】本発明によれば、リンドープト・アモルファス
・シリコン（または小粒径リンドープト・ポリシリコ
ン）膜を成膜した後、直ちに熱処理を行って多結晶化
（または大粒径化）を行っている。このときにはアモル
ファス・シリコン上にはシリサイド膜は形成されていな
いのでゲート酸化膜への応力は抑制され、この結果ゲー
ト酸化膜の耐圧不良の発生は防止される。そして、上記
熱処理がその後施される熱処理の最高温度以上の温度で
行われるため、その後のプロセスにおいて結晶構造に変
化が起きることはなくなる。したがって、上記のように
して形成したリンドープト・ポリシリコン膜を用いてポ
リサイド構造ゲート電極を形成し、砒素のイオン注入後
に熱処理を施してもゲート酸化膜に応力が作用すること
はなく、その耐圧低下は回避される。
・シリコン（または小粒径リンドープト・ポリシリコ
ン）膜を成膜した後、直ちに熱処理を行って多結晶化
（または大粒径化）を行っている。このときにはアモル
ファス・シリコン上にはシリサイド膜は形成されていな
いのでゲート酸化膜への応力は抑制され、この結果ゲー
ト酸化膜の耐圧不良の発生は防止される。そして、上記
熱処理がその後施される熱処理の最高温度以上の温度で
行われるため、その後のプロセスにおいて結晶構造に変
化が起きることはなくなる。したがって、上記のように
して形成したリンドープト・ポリシリコン膜を用いてポ
リサイド構造ゲート電極を形成し、砒素のイオン注入後
に熱処理を施してもゲート酸化膜に応力が作用すること
はなく、その耐圧低下は回避される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の製造工程を工
程順に示すフローチャートであり、図２の（ａ）〜
（ｄ）は、その製造工程での状態を工程順に示した工程
断面図である。まず、ボロンを不純物として含む、比抵
抗が１０Ω・ｃｍのｐ型シリコン基板１上に、周知のＬ
ＯＣＯＳ法を用いて活性領域同士を分離するためのフィ
ールド酸化膜２を形成する。
て説明する。図１は、本発明の一実施例の製造工程を工
程順に示すフローチャートであり、図２の（ａ）〜
（ｄ）は、その製造工程での状態を工程順に示した工程
断面図である。まず、ボロンを不純物として含む、比抵
抗が１０Ω・ｃｍのｐ型シリコン基板１上に、周知のＬ
ＯＣＯＳ法を用いて活性領域同士を分離するためのフィ
ールド酸化膜２を形成する。
【００１６】次に、フィールド酸化膜２によって区画さ
れた活性領域上に、９００℃の乾燥酸素雰囲気中におい
て熱酸化を行って、膜厚１５ｎｍのゲート酸化膜３を形
成する。続いて、成長温度を５５０℃、圧力を０．１Ｔ
ｏｒｒ、モノシラン（ＳｉＨ4 ）またはジシラン（Ｓｉ
2 Ｈ6 ）を原料ガスとし、フォスフィン（ＰＨ3 ）をド
ーピングガスとする減圧ＣＶＤ法により膜厚１００ｎｍ
のリンドープト・アモルファス・シリコン膜４ａを成長
させる（６００℃以下の成長温度では得られたシリコン
膜はアモルファス状態となる）［図２の（ａ）］。
れた活性領域上に、９００℃の乾燥酸素雰囲気中におい
て熱酸化を行って、膜厚１５ｎｍのゲート酸化膜３を形
成する。続いて、成長温度を５５０℃、圧力を０．１Ｔ
ｏｒｒ、モノシラン（ＳｉＨ4 ）またはジシラン（Ｓｉ
2 Ｈ6 ）を原料ガスとし、フォスフィン（ＰＨ3 ）をド
ーピングガスとする減圧ＣＶＤ法により膜厚１００ｎｍ
のリンドープト・アモルファス・シリコン膜４ａを成長
させる（６００℃以下の成長温度では得られたシリコン
膜はアモルファス状態となる）［図２の（ａ）］。
【００１７】次に、電気抵抗炉において、窒素雰囲気中
で熱処理を行う。このときの熱処理は、この半導体装置
が今後受けるプロセスでの最高の温度以上の温度で行
う。現在のＭＯＳ型電界効果トランジスタでのゲート電
極形成後の熱処理は通常９５０℃以下であるので、ここ
では例えば、９５０℃で３０分の熱処理を行う。この熱
処理により、リンドープト・アモルファス・シリコン膜
４ａは、リンドープト・ポリシリコン膜４に変換される
［図２の（ｂ）］。
で熱処理を行う。このときの熱処理は、この半導体装置
が今後受けるプロセスでの最高の温度以上の温度で行
う。現在のＭＯＳ型電界効果トランジスタでのゲート電
極形成後の熱処理は通常９５０℃以下であるので、ここ
では例えば、９５０℃で３０分の熱処理を行う。この熱
処理により、リンドープト・アモルファス・シリコン膜
４ａは、リンドープト・ポリシリコン膜４に変換される
［図２の（ｂ）］。
【００１８】次に、アルゴンガスでの逆スパッタあるい
はフッ酸系の薬品を用いたウェットエッチングにより、
熱処理により形成されたリンドープト・ポリシリコン膜
４上の薄い酸化シリコン膜を除去し、続いて、ＷとＳｉ
の合金ターゲットを用いたスパッタ法によりＷシリサイ
ド（ＷＳｉx ：ｘ＝２〜３）膜５を膜厚１５０ｎｍに成
長させる［図２の（ｃ）］。
はフッ酸系の薬品を用いたウェットエッチングにより、
熱処理により形成されたリンドープト・ポリシリコン膜
４上の薄い酸化シリコン膜を除去し、続いて、ＷとＳｉ
の合金ターゲットを用いたスパッタ法によりＷシリサイ
ド（ＷＳｉx ：ｘ＝２〜３）膜５を膜厚１５０ｎｍに成
長させる［図２の（ｃ）］。
【００１９】次に、フォトリソグラフィ法およびドライ
エッチング法により、Ｗシリサイド膜５およびリンドー
プト・ポリシリコン膜４をパターニングしてゲート電極
を形成する。次いで、形成されたゲート電極をマスクと
して砒素をイオン注入し、窒素雰囲気中、９５０℃で３
０分の活性化処理を行って、ソース・ドレイン領域とな
るｎ+ 型拡散層６を形成する［図２の（ｄ）］。これ以
降、層間絶縁膜の形成工程、配線工程、パッシベーショ
ン膜形成工程等を経て本実施例の半導体装置の製造が完
了する。
エッチング法により、Ｗシリサイド膜５およびリンドー
プト・ポリシリコン膜４をパターニングしてゲート電極
を形成する。次いで、形成されたゲート電極をマスクと
して砒素をイオン注入し、窒素雰囲気中、９５０℃で３
０分の活性化処理を行って、ソース・ドレイン領域とな
るｎ+ 型拡散層６を形成する［図２の（ｄ）］。これ以
降、層間絶縁膜の形成工程、配線工程、パッシベーショ
ン膜形成工程等を経て本実施例の半導体装置の製造が完
了する。
【００２０】図３に、このようにして形成された半導体
装置のゲート耐圧ヒストグラムと、従来法（リンドープ
ト・アモルファス・シリコン膜上にＷシリサイド膜を成
膜しＡｓイオン注入後の活性化処理において多結晶化す
る）による半導体装置の耐圧ヒストグラムとを示す。従
来法では、破壊ゲート電界が〜５ＭＶ／ｃｍでの不良が
１６％であるのに対し、本実施例の場合には０％となっ
ており、また破壊ゲート電界が８ＭＶ／ｃｍ以下での不
良は、従来例で約３０％であるのに対し、本実施例の場
合には１０％となっている。この不良率はポリシリコン
によりゲート電極を形成した場合のそれと同程度であ
る。
装置のゲート耐圧ヒストグラムと、従来法（リンドープ
ト・アモルファス・シリコン膜上にＷシリサイド膜を成
膜しＡｓイオン注入後の活性化処理において多結晶化す
る）による半導体装置の耐圧ヒストグラムとを示す。従
来法では、破壊ゲート電界が〜５ＭＶ／ｃｍでの不良が
１６％であるのに対し、本実施例の場合には０％となっ
ており、また破壊ゲート電界が８ＭＶ／ｃｍ以下での不
良は、従来例で約３０％であるのに対し、本実施例の場
合には１０％となっている。この不良率はポリシリコン
によりゲート電極を形成した場合のそれと同程度であ
る。
【００２１】次に、本発明の他の実施例について説明す
る。先の実施例では、リンドープト・アモルファス・シ
リコン膜４ａの多結晶化を電気抵抗炉内にて行っていた
が、本実施例では、リンドープト・アモルファス・シリ
コン膜４ａを形成した後、引き続き減圧ＣＶＤ装置内に
おいて熱処理を行う。すなわち、図２の（ａ）に示すよ
うに、成長温度を５５０℃、圧力を０．１Ｔｏｒｒ、モ
ノシラン（ＳｉＨ4 ）またはジシラン（Ｓｉ2 Ｈ6 ）を
原料ガスとし、フォスフィン（ＰＨ3 ）をドーピングガ
スとする減圧ＣＶＤ法によりリンドープト・アモルファ
ス・シリコン膜４ａを膜厚１００ｎｍに成長させた後、
原料ガスおよびドーピングガスの供給を停止し、代わり
に減圧ＣＶＤ装置内に窒素ガスを導入し、１０℃／分の
昇温条件で９５０℃まで昇温し、その状態を３０分間保
持して、図２の（ｂ）に示されるように、リンドープト
・アモルファス・シリコン膜４ａをリンドープト・ポリ
シリコン膜４に変換する。本実施例によれば、熱処理の
ために特別に電気抵抗炉を準備する必要がなくなり、よ
り少ない設備により半導体装置を製造することが可能と
なる。
る。先の実施例では、リンドープト・アモルファス・シ
リコン膜４ａの多結晶化を電気抵抗炉内にて行っていた
が、本実施例では、リンドープト・アモルファス・シリ
コン膜４ａを形成した後、引き続き減圧ＣＶＤ装置内に
おいて熱処理を行う。すなわち、図２の（ａ）に示すよ
うに、成長温度を５５０℃、圧力を０．１Ｔｏｒｒ、モ
ノシラン（ＳｉＨ4 ）またはジシラン（Ｓｉ2 Ｈ6 ）を
原料ガスとし、フォスフィン（ＰＨ3 ）をドーピングガ
スとする減圧ＣＶＤ法によりリンドープト・アモルファ
ス・シリコン膜４ａを膜厚１００ｎｍに成長させた後、
原料ガスおよびドーピングガスの供給を停止し、代わり
に減圧ＣＶＤ装置内に窒素ガスを導入し、１０℃／分の
昇温条件で９５０℃まで昇温し、その状態を３０分間保
持して、図２の（ｂ）に示されるように、リンドープト
・アモルファス・シリコン膜４ａをリンドープト・ポリ
シリコン膜４に変換する。本実施例によれば、熱処理の
ために特別に電気抵抗炉を準備する必要がなくなり、よ
り少ない設備により半導体装置を製造することが可能と
なる。
【００２２】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において各種
の変更が可能である。例えば、Ｗシリサイドに代え、Ｍ
ｏ（モリブデン）、Ｐｔ（白金）、Ｔｉ（チタン）等の
他の高融点金属のシリサイドを用いることができ、ま
た、ゲート電極の側壁に酸化物のサイドウォールを形成
し、ＭＯＳ型トランジスタをいわゆるＬＤＤ（Lightly
Doped Drain ）構造のものとしてもよい。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において各種
の変更が可能である。例えば、Ｗシリサイドに代え、Ｍ
ｏ（モリブデン）、Ｐｔ（白金）、Ｔｉ（チタン）等の
他の高融点金属のシリサイドを用いることができ、ま
た、ゲート電極の側壁に酸化物のサイドウォールを形成
し、ＭＯＳ型トランジスタをいわゆるＬＤＤ（Lightly
Doped Drain ）構造のものとしてもよい。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、リンドープト・アモルファス・シリコ
ンを成長させ、後にこの半導体装置が受ける熱処理の最
高の温度以上の温度にて熱処理を行ってリンドープト・
アモルファス・シリコン膜をリンドープト・ポリシリコ
ン膜に変換した後に、このポリシリコン膜上に高融点金
属シリサイド膜を成膜してポリサイド構造のゲート電極
を形成するものであるので、本発明によれば、アモルフ
ァス・シリコンの多結晶化工程およびその後の熱処理工
程においてゲート酸化膜に応力が加わらないようにする
ことができる。したがって、本発明によれば、ゲート電
極がダメージを受けることがなくなりその耐圧低下を回
避することができる。
置の製造方法は、リンドープト・アモルファス・シリコ
ンを成長させ、後にこの半導体装置が受ける熱処理の最
高の温度以上の温度にて熱処理を行ってリンドープト・
アモルファス・シリコン膜をリンドープト・ポリシリコ
ン膜に変換した後に、このポリシリコン膜上に高融点金
属シリサイド膜を成膜してポリサイド構造のゲート電極
を形成するものであるので、本発明によれば、アモルフ
ァス・シリコンの多結晶化工程およびその後の熱処理工
程においてゲート酸化膜に応力が加わらないようにする
ことができる。したがって、本発明によれば、ゲート電
極がダメージを受けることがなくなりその耐圧低下を回
避することができる。
【００２４】よって、本発明によれば、不純物導入工程
を１工程削減しなおかつ不純物の面内均一性を確保でき
るシリコン膜の形成方法を採用することができ、そのシ
リコン膜を用いてポリサイド電極を形成することができ
るようになるので、特性にばらつきの少ない、高速性に
優れた、信頼性の高いＭＯＳ型半導体装置をより少ない
工程により提供することが可能となる。
を１工程削減しなおかつ不純物の面内均一性を確保でき
るシリコン膜の形成方法を採用することができ、そのシ
リコン膜を用いてポリサイド電極を形成することができ
るようになるので、特性にばらつきの少ない、高速性に
優れた、信頼性の高いＭＯＳ型半導体装置をより少ない
工程により提供することが可能となる。
【図１】本発明の一実施例の製造工程を示すフローチャ
ート。
ート。
【図２】本発明の実施例の製造工程を説明するための工
程断面図。
程断面図。
【図３】本発明の実施例の効果を説明するためのヒスト
グラム。
グラム。
【図４】従来例の製造工程を示すフローチャート。
【図５】従来例の工程断面図。
【図６】他の従来例の断面図。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ リンドープト・ポリシリコン膜 ４ａ リンドープト・アモルファス・シリコン膜 ４ｂ ノンドープ・ポリシリコン膜 ５ Ｗシリサイド膜 ６ ｎ+ 型拡散層 ７ Ｔｉシリサイド膜 ８ アモルファス・カーボン層
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して不
純物がドープされた非単結晶シリコン膜を形成する工程
と、熱処理を施して前記非単結晶シリコン膜を多結晶化
乃至大粒径化する工程と、形成された多結晶シリコン膜
上に高融点金属シリサイド膜を形成する工程と、前記高
融点シリサイド膜および前記多結晶シリコン膜をパター
ニングしてゲート電極を形成する工程と、前記ゲート電
極をマスクとして前記半導体基板の表面領域内に不純物
を導入してソース・ドレイン領域を形成する工程と、を
備える半導体装置の製造方法。 - 【請求項２】 熱処理を施して前記非単結晶シリコン膜
を多結晶化乃至大粒径化する前記工程が、その後ウェハ
に施される熱処理工程の最高温度以上の温度で行われる
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 不純物がドープされた非単結晶シリコン
膜を形成する前記工程が、比較的低温で行われかつ膜形
成時に同時に不純物がドープされることを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135445A JPH0810765B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135445A JPH0810765B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326304A true JPH06326304A (ja) | 1994-11-25 |
| JPH0810765B2 JPH0810765B2 (ja) | 1996-01-31 |
Family
ID=15151892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5135445A Expired - Lifetime JPH0810765B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810765B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930612A (en) * | 1997-01-24 | 1999-07-27 | Nec Corporation | Method of manufacturing complementary MOS semiconductor device |
| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721813A (en) * | 1980-07-15 | 1982-02-04 | Semiconductor Energy Lab Co Ltd | Forming method for film |
| JPH02151064A (ja) * | 1988-12-01 | 1990-06-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH043978A (ja) * | 1990-04-20 | 1992-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04150018A (ja) * | 1990-10-15 | 1992-05-22 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-05-13 JP JP5135445A patent/JPH0810765B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH043978A (ja) * | 1990-04-20 | 1992-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04150018A (ja) * | 1990-10-15 | 1992-05-22 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
| US6596567B1 (en) | 1997-09-26 | 2003-07-22 | United Microelectronics Corporation | Method for fabricating a semiconductor device having a impurity layer disposed between a non-doped silicon film and high melting-point metal film for reducing solid state reaction between said high melting-point metal film and polycrystal silicon film |
| US6800911B2 (en) | 1997-09-26 | 2004-10-05 | United Microelectronics Corporation | Method of making a polycide interconnection layer having a silicide film formed on a polycrystal silicon for a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810765B2 (ja) | 1996-01-31 |
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