JPH04336466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04336466A JPH04336466A JP10761991A JP10761991A JPH04336466A JP H04336466 A JPH04336466 A JP H04336466A JP 10761991 A JP10761991 A JP 10761991A JP 10761991 A JP10761991 A JP 10761991A JP H04336466 A JPH04336466 A JP H04336466A
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法、特に段差を軽減したポリサイドゲートを用いた半導
体装置の製造方法に関するものである。
法、特に段差を軽減したポリサイドゲートを用いた半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴う配線
幅の縮小、配線長の増大により配線抵抗は増大しており
、特にゲート電極の配線抵抗の増大による動作速度の低
下が問題となっている。そこで配線抵抗を減少し、動作
速度の向上を図る手段として従来の多結晶シリコンゲー
ト電極に変わって多結晶シリコン上に高融点金属シリサ
イドを積層してなるポリサイドゲート構造のゲート電極
が用いられるようになってきている。
幅の縮小、配線長の増大により配線抵抗は増大しており
、特にゲート電極の配線抵抗の増大による動作速度の低
下が問題となっている。そこで配線抵抗を減少し、動作
速度の向上を図る手段として従来の多結晶シリコンゲー
ト電極に変わって多結晶シリコン上に高融点金属シリサ
イドを積層してなるポリサイドゲート構造のゲート電極
が用いられるようになってきている。
【０００３】このポリサイドゲート電極を有する従来の
半導体装置の製造方法として、特開昭６３−２８３０６
４号公報に示されている。この方法は、多結晶シリコン
層上に高融点金属シリサイド層、その上に二酸化シリコ
ン層を形成した後、昇温アニール処理により高融点金属
シリサイド層を低抵抗化し、その後、二酸化シリコン層
、高融点金属シリサイド層、多結晶シリコン層を一括パ
ターニングするものである。以下、図面を参照しながら
詳しく説明する。
半導体装置の製造方法として、特開昭６３−２８３０６
４号公報に示されている。この方法は、多結晶シリコン
層上に高融点金属シリサイド層、その上に二酸化シリコ
ン層を形成した後、昇温アニール処理により高融点金属
シリサイド層を低抵抗化し、その後、二酸化シリコン層
、高融点金属シリサイド層、多結晶シリコン層を一括パ
ターニングするものである。以下、図面を参照しながら
詳しく説明する。
【０００４】図２は従来の半導体装置の製造方法を示す
工程断面図である。まず、図２（ａ）に示すように、所
望の導電型を有するシリコン半導体基板５１上に、熱酸
化によりゲート酸化膜５２を形成し、次いで化学的気相
成長（ＣＶＤ）法によりゲート酸化膜５２上に多結晶シ
リコン層５３を成長させ、次いで多結晶シリコン層５３
にイオン注入あるいは気相拡散により不純物を高濃度に
導入して多結晶シリコン層５３に導電性を付与する。
工程断面図である。まず、図２（ａ）に示すように、所
望の導電型を有するシリコン半導体基板５１上に、熱酸
化によりゲート酸化膜５２を形成し、次いで化学的気相
成長（ＣＶＤ）法によりゲート酸化膜５２上に多結晶シ
リコン層５３を成長させ、次いで多結晶シリコン層５３
にイオン注入あるいは気相拡散により不純物を高濃度に
導入して多結晶シリコン層５３に導電性を付与する。
【０００５】次いでＣＶＤ法により多結晶シリコン層５
３上にタングステンシリサイド（ＷＳｉ）層５４を成長
し、次いでＷＳｉ層５４上にスパッタリング法あるいは
プラズマＣＶＤ法等により４５０℃以下の低温において
二酸化シリコン層５５を堆積させる。次いでアニール処
理によりＷＳｉ層５４を結晶化して低抵抗化する。
３上にタングステンシリサイド（ＷＳｉ）層５４を成長
し、次いでＷＳｉ層５４上にスパッタリング法あるいは
プラズマＣＶＤ法等により４５０℃以下の低温において
二酸化シリコン層５５を堆積させる。次いでアニール処
理によりＷＳｉ層５４を結晶化して低抵抗化する。
【０００６】次いで図２（ｂ）に示すように、二酸化シ
リコン層５５、ＷＳｉ層５４および多結晶シリコン層５
３を一括パターニングしポリサイドゲート電極を形成す
る。
リコン層５５、ＷＳｉ層５４および多結晶シリコン層５
３を一括パターニングしポリサイドゲート電極を形成す
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の方法によれば、ポリサイドゲート電極を形成する際に
、二酸化シリコン層５５、ＷＳｉ層５４および多結晶シ
リコン層５３を一括パターニングするため、ゲート電極
の段差として二酸化シリコン層５５の層厚が加算された
大きな段差となり、その後のプロセス工程の精度を劣化
させる要因となる。また、二酸化シリコン層５５の形成
を、ＷＳｉ層５４の剥離を防ぐために、４５０℃以下の
低温で行なわなければならなかった。
の方法によれば、ポリサイドゲート電極を形成する際に
、二酸化シリコン層５５、ＷＳｉ層５４および多結晶シ
リコン層５３を一括パターニングするため、ゲート電極
の段差として二酸化シリコン層５５の層厚が加算された
大きな段差となり、その後のプロセス工程の精度を劣化
させる要因となる。また、二酸化シリコン層５５の形成
を、ＷＳｉ層５４の剥離を防ぐために、４５０℃以下の
低温で行なわなければならなかった。
【０００８】この発明の目的は、ポリサイドゲート電極
の段差を軽減できるとともに、ポリサイドゲート電極を
構成する高融点金属シリサイド層の剥離を防止できる半
導体装置の製造方法を提供することである。
の段差を軽減できるとともに、ポリサイドゲート電極を
構成する高融点金属シリサイド層の剥離を防止できる半
導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、絶縁膜上に多結晶シリコン層を形成する工
程と、多結晶シリコン層上に化学的気相成長法により高
融点金属シリサイド層を形成する工程と、高融点金属シ
リサイド層および多結晶シリコン層を一括パターニング
する工程と、高融点金属シリサイドおよび多結晶シリコ
ン層にイオン注入により不純物を注入する工程と、パタ
ーニングされた高融点金属シリサイド層および多結晶シ
リコン層を覆うように二酸化シリコン層を７５０℃以下
の化学的気相成長法により形成する工程と、昇温アニー
ル処理により高融点金属シリサイド層を低抵抗化する工
程とを含んでいる。
製造方法は、絶縁膜上に多結晶シリコン層を形成する工
程と、多結晶シリコン層上に化学的気相成長法により高
融点金属シリサイド層を形成する工程と、高融点金属シ
リサイド層および多結晶シリコン層を一括パターニング
する工程と、高融点金属シリサイドおよび多結晶シリコ
ン層にイオン注入により不純物を注入する工程と、パタ
ーニングされた高融点金属シリサイド層および多結晶シ
リコン層を覆うように二酸化シリコン層を７５０℃以下
の化学的気相成長法により形成する工程と、昇温アニー
ル処理により高融点金属シリサイド層を低抵抗化する工
程とを含んでいる。
【００１０】
【作用】この発明の方法によれば、高融点金属シリサイ
ド層および多結晶シリコン層にイオン注入により不純物
を注入するので、高融点金属シリサイド層の表面がアモ
ルファス化して結晶のグレインサイズが小さくなるので
、異常酸化にともなう高融点金属シリサイド層の剥離が
発生しない。
ド層および多結晶シリコン層にイオン注入により不純物
を注入するので、高融点金属シリサイド層の表面がアモ
ルファス化して結晶のグレインサイズが小さくなるので
、異常酸化にともなう高融点金属シリサイド層の剥離が
発生しない。
【００１１】また、高融点金属シリサイド層および多結
晶シリコン層を一括パターニングした後、パターニング
された高融点金属シリサイド層および多結晶シリコン層
を覆うように二酸化シリコン層を形成し、昇温アニール
処理により高融点金属シリサイド層を低抵抗化するので
、多結晶シリコン層を薄くすることができ、かつ、ゲー
ト電極パターニング時には高融点金属シリサイド層上に
二酸化シリコン層は存在しないのでポリサイドゲート電
極の段差を軽減することができる。
晶シリコン層を一括パターニングした後、パターニング
された高融点金属シリサイド層および多結晶シリコン層
を覆うように二酸化シリコン層を形成し、昇温アニール
処理により高融点金属シリサイド層を低抵抗化するので
、多結晶シリコン層を薄くすることができ、かつ、ゲー
ト電極パターニング時には高融点金属シリサイド層上に
二酸化シリコン層は存在しないのでポリサイドゲート電
極の段差を軽減することができる。
【００１２】
【実施例】以下この発明の一実施例を、図面を参照しな
がら具体的に説明する。図１（ａ）〜（ｃ）はこの発明
による半導体装置の製造方法を示す工程断面図である。 高融点金属シリサイドとして例えばタングステンシリサ
イド（以下「ＷＳｉ」という）を用いるポリサイドゲー
ト電極を有するＭＯＳＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）を形成するに際しては、図１（ａ）に示すよう
に、所望の導電型を有するシリコン半導体基板１上に、
熱酸化法により厚さ１５ｎｍのゲート酸化膜２を形成し
、次いでＣＶＤ法によりゲート酸化膜２上に厚さ２００
ｎｍの多結晶シリコン層３を成長させ、次いで六弗化タ
ングステンとシランを反応ガスに用いるＣＶＤ法により
多結晶シリコン層３上に厚さ１５０ｎｍのＷＳｉ層４を
成長する。
がら具体的に説明する。図１（ａ）〜（ｃ）はこの発明
による半導体装置の製造方法を示す工程断面図である。 高融点金属シリサイドとして例えばタングステンシリサ
イド（以下「ＷＳｉ」という）を用いるポリサイドゲー
ト電極を有するＭＯＳＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）を形成するに際しては、図１（ａ）に示すよう
に、所望の導電型を有するシリコン半導体基板１上に、
熱酸化法により厚さ１５ｎｍのゲート酸化膜２を形成し
、次いでＣＶＤ法によりゲート酸化膜２上に厚さ２００
ｎｍの多結晶シリコン層３を成長させ、次いで六弗化タ
ングステンとシランを反応ガスに用いるＣＶＤ法により
多結晶シリコン層３上に厚さ１５０ｎｍのＷＳｉ層４を
成長する。
【００１３】次いで図１（ｂ）に示すように、ＷＳｉ層
４および多結晶シリコン層３を一括パターニングしゲー
ト電極を形成する。次いで多結晶シリコン層３およびＷ
Ｓｉ層４にイオン注入により砒素５を５×１０１５ｃｍ
−２注入して多結晶シリコン層３に導電性を付与すると
ともに、ＷＳｉ層４の表面をアモルファス化する。結晶
のグレインサイズが小さくなるので、異常酸化にともな
うＷＳｉ層４の剥離が発生しない。
４および多結晶シリコン層３を一括パターニングしゲー
ト電極を形成する。次いで多結晶シリコン層３およびＷ
Ｓｉ層４にイオン注入により砒素５を５×１０１５ｃｍ
−２注入して多結晶シリコン層３に導電性を付与すると
ともに、ＷＳｉ層４の表面をアモルファス化する。結晶
のグレインサイズが小さくなるので、異常酸化にともな
うＷＳｉ層４の剥離が発生しない。
【００１４】ここでは注入する不純物として、砒素５を
用いたが、リンまたはボロンを用いてもよい。また注入
量としては、ＷＳｉ層４のアモルファス化の効果および
注入装置のスループットを考えて、５×１０１４〜４×
１０１６ｃｍ−２の範囲であればよい。この注入はトラ
ンジスタのソース，ドレインへの不純物注入で兼ねるこ
とができる。
用いたが、リンまたはボロンを用いてもよい。また注入
量としては、ＷＳｉ層４のアモルファス化の効果および
注入装置のスループットを考えて、５×１０１４〜４×
１０１６ｃｍ−２の範囲であればよい。この注入はトラ
ンジスタのソース，ドレインへの不純物注入で兼ねるこ
とができる。
【００１５】次いで図１（ｃ）に示すように、ＴＥＯＳ
（テトラエトキシシラン）を材料とするＣＶＤ法により
７００℃で、パターニングされたＷＳｉ層４および多結
晶シリコン層３を覆う二酸化シリコン層６をウエハ全面
に厚さ５０ｎｍ形成する。ここでは二酸化シリコン層６
の膜厚を５０ｎｍとしたが、２０〜１００ｎｍの範囲で
あればよい。また、ＴＥＯＳを用いたが、減圧ＣＶＤ法
で堆積したＮＳＧ（ノンドープシリコンガラス）を用い
てもよい。ただし、この二酸化シリコン層６は、ＷＳｉ
層４の形成時に多量にＷＳｉ層４中に取り込まれた弗素
（Ｆ）の拡散があまり起こらないように７５０℃以下で
形成しなければならない。
（テトラエトキシシラン）を材料とするＣＶＤ法により
７００℃で、パターニングされたＷＳｉ層４および多結
晶シリコン層３を覆う二酸化シリコン層６をウエハ全面
に厚さ５０ｎｍ形成する。ここでは二酸化シリコン層６
の膜厚を５０ｎｍとしたが、２０〜１００ｎｍの範囲で
あればよい。また、ＴＥＯＳを用いたが、減圧ＣＶＤ法
で堆積したＮＳＧ（ノンドープシリコンガラス）を用い
てもよい。ただし、この二酸化シリコン層６は、ＷＳｉ
層４の形成時に多量にＷＳｉ層４中に取り込まれた弗素
（Ｆ）の拡散があまり起こらないように７５０℃以下で
形成しなければならない。
【００１６】次いでＣＶＤ法により、二酸化シリコン層
６上にシリコンナイトライド（ＳｉＮ）層７を厚さ２０
ｎｍ形成し、次いでＣＶＤ法により、ＳｉＮ層７上にＢ
ＰＳＧ（ボロンリンガラス）８を厚さ４００ｎｍ形成し
、次いで例えば水蒸気雰囲気中で９００℃で３０分、窒
素雰囲気中で９００℃で３０分の熱処理を行なうことに
より、ＢＰＳＧ８をフローさせて表面を平坦化すると同
時に、ＷＳｉ層４を結晶化して低抵抗化させる。
６上にシリコンナイトライド（ＳｉＮ）層７を厚さ２０
ｎｍ形成し、次いでＣＶＤ法により、ＳｉＮ層７上にＢ
ＰＳＧ（ボロンリンガラス）８を厚さ４００ｎｍ形成し
、次いで例えば水蒸気雰囲気中で９００℃で３０分、窒
素雰囲気中で９００℃で３０分の熱処理を行なうことに
より、ＢＰＳＧ８をフローさせて表面を平坦化すると同
時に、ＷＳｉ層４を結晶化して低抵抗化させる。
【００１７】この場合、水蒸気雰囲気中で熱処理するの
で、酸化を防ぐためにシリコンナイトライド層７が必要
であるが、窒素雰囲気中のみで熱処理する場合にはシリ
コンナイトライド層７は必ずしも必要ではない。このア
ニール処理において成長時に多量にＷＳｉ層４中に取り
込まれたＦはＷＳｉ層４外に押し出され、Ｆと親和力の
強い二酸化シリコン層６中に主として吸収され、親和力
の乏しい多結晶シリコン層３中にはほとんど拡散されな
い。従ってゲート酸化膜２中には多結晶シリコン層３を
介してＦがほとんど侵入せず、ゲート酸化膜２を構成す
る酸素の一部がＦに置換されて生ずるゲート酸化膜２の
絶縁耐圧劣化を防止できる。
で、酸化を防ぐためにシリコンナイトライド層７が必要
であるが、窒素雰囲気中のみで熱処理する場合にはシリ
コンナイトライド層７は必ずしも必要ではない。このア
ニール処理において成長時に多量にＷＳｉ層４中に取り
込まれたＦはＷＳｉ層４外に押し出され、Ｆと親和力の
強い二酸化シリコン層６中に主として吸収され、親和力
の乏しい多結晶シリコン層３中にはほとんど拡散されな
い。従ってゲート酸化膜２中には多結晶シリコン層３を
介してＦがほとんど侵入せず、ゲート酸化膜２を構成す
る酸素の一部がＦに置換されて生ずるゲート酸化膜２の
絶縁耐圧劣化を防止できる。
【００１８】以上のようにこの実施例によれば、昇温ア
ニール処理によりＷＳｉ層４を低抵抗化させるので多結
晶シリコン層３を薄くすることができ、かつ、ゲート電
極パターニング時にはＷＳｉ層４上に二酸化シリコン層
６は存在しないのでゲート電極の段差を軽減することが
できる。また、ＷＳｉ層４および多結晶シリコン層３に
イオン注入により不純物を注入するので、ＷＳｉ層４の
表面がアモルファス化して結晶のグレインサイズが小さ
くなるので、異常酸化にともなうＷＳｉ層４の剥離が発
生しないため、二酸化シリコン層６の形成は７５０℃以
下で行えばよい。
ニール処理によりＷＳｉ層４を低抵抗化させるので多結
晶シリコン層３を薄くすることができ、かつ、ゲート電
極パターニング時にはＷＳｉ層４上に二酸化シリコン層
６は存在しないのでゲート電極の段差を軽減することが
できる。また、ＷＳｉ層４および多結晶シリコン層３に
イオン注入により不純物を注入するので、ＷＳｉ層４の
表面がアモルファス化して結晶のグレインサイズが小さ
くなるので、異常酸化にともなうＷＳｉ層４の剥離が発
生しないため、二酸化シリコン層６の形成は７５０℃以
下で行えばよい。
【００１９】さらにこの実施例では、多結晶シリコン層
３の導電性付与とＷＳｉ層４のアモルファス化およびト
ランジスタのソース，ドレイン形成を同時にイオン注入
により達成できるので工程が簡略化される。また、ゲー
ト電極形成後の平坦化工程におけるＢＰＳＧ８のフロー
工程の熱処理でＷＳｉ層４の低抵抗化のための昇温アニ
ール処理を兼ねることができるので工程が簡略化される
。
３の導電性付与とＷＳｉ層４のアモルファス化およびト
ランジスタのソース，ドレイン形成を同時にイオン注入
により達成できるので工程が簡略化される。また、ゲー
ト電極形成後の平坦化工程におけるＢＰＳＧ８のフロー
工程の熱処理でＷＳｉ層４の低抵抗化のための昇温アニ
ール処理を兼ねることができるので工程が簡略化される
。
【００２０】
【発明の効果】この発明の半導体装置の製造方法は、高
融点金属シリサイド層および多結晶シリコン層にイオン
注入により不純物を注入するので、高融点金属シリサイ
ド層の表面がアモルファス化して結晶のグレインサイズ
が小さくなるので、異常酸化にともなう高融点金属シリ
サイド層の剥離が発生しないため、二酸化シリコン層の
形成を７５０℃以下で行うことができる。
融点金属シリサイド層および多結晶シリコン層にイオン
注入により不純物を注入するので、高融点金属シリサイ
ド層の表面がアモルファス化して結晶のグレインサイズ
が小さくなるので、異常酸化にともなう高融点金属シリ
サイド層の剥離が発生しないため、二酸化シリコン層の
形成を７５０℃以下で行うことができる。
【００２１】また、高融点金属シリサイド層および多結
晶シリコン層を一括パターニングした後、パターニング
された高融点シリサイド層および多結晶シリコン層を覆
うように二酸化シリコン層を形成し、昇温アニール処理
により高融点金属シリサイド層を低抵抗化するので、多
結晶シリコン層を薄くすることができ、かつ、ゲート電
極パターニング時には高融点金属シリサイド層上に二酸
化シリコン層は存在しないのでポリサイドゲート電極の
段差を軽減することができる。
晶シリコン層を一括パターニングした後、パターニング
された高融点シリサイド層および多結晶シリコン層を覆
うように二酸化シリコン層を形成し、昇温アニール処理
により高融点金属シリサイド層を低抵抗化するので、多
結晶シリコン層を薄くすることができ、かつ、ゲート電
極パターニング時には高融点金属シリサイド層上に二酸
化シリコン層は存在しないのでポリサイドゲート電極の
段差を軽減することができる。
【図１】この発明の一実施例の半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図２】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１ シリコン半導体基板
２ ゲート酸化膜
３ 多結晶シリコン層
４ タングステンシリサイド層
５ 砒素
６ 二酸化シリコン層
Claims (1)
- 【請求項１】 絶縁膜上に多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層上に化学的気相成長法
により高融点金属シリサイド層を形成する工程と、前記
高融点金属シリサイド層および多結晶シリコン層を一括
パターニングする工程と、前記高融点金属シリサイドお
よび前記多結晶シリコン層にイオン注入により不純物を
注入する工程と、前記パターニングされた高融点金属シ
リサイド層および多結晶シリコン層を覆うように二酸化
シリコン層を７５０℃以下の化学的気相成長法により形
成する工程と、昇温アニール処理により前記高融点金属
シリサイド層を低抵抗化する工程とを含む半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10761991A JPH04336466A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10761991A JPH04336466A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336466A true JPH04336466A (ja) | 1992-11-24 |
Family
ID=14463769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10761991A Pending JPH04336466A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000024908A (ko) * | 1998-10-02 | 2000-05-06 | 김영환 | 반도체 장치의 게이트 전극 형성 방법 |
| US6165884A (en) * | 1998-12-22 | 2000-12-26 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
-
1991
- 1991-05-13 JP JP10761991A patent/JPH04336466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000024908A (ko) * | 1998-10-02 | 2000-05-06 | 김영환 | 반도체 장치의 게이트 전극 형성 방법 |
| US6165884A (en) * | 1998-12-22 | 2000-12-26 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
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