JPH08130305A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08130305A JPH08130305A JP6266984A JP26698494A JPH08130305A JP H08130305 A JPH08130305 A JP H08130305A JP 6266984 A JP6266984 A JP 6266984A JP 26698494 A JP26698494 A JP 26698494A JP H08130305 A JPH08130305 A JP H08130305A
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- Japan
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- semiconductor device
- silicide layer
- manufacturing
- gate electrode
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 基板への不純物の突き抜けを抑え、かつ工程
増や性能の低下をもたらすことなくｐ+ ゲート構造を形
成できるＰＭＯＳＦＥＴ等の半導体装置の製造方法を提
供する。 【構成】 多結晶シリコン層２ａ，２ｂと、シリサイド
層３ａ，３ｂとを備えるポリサイド構造Ｉａ，Ｉｂのゲ
ート電極を備える半導体装置を製造する際、ゲート電極
のｐ+ 化のためにＢ+ を用い、かつＢ+ のプロジェクシ
ョンレンジをシリサイド層３の中に合わせて打ち込み、
その後熱処理により、多結晶シリコン中にボロンを拡散
させる。
増や性能の低下をもたらすことなくｐ+ ゲート構造を形
成できるＰＭＯＳＦＥＴ等の半導体装置の製造方法を提
供する。 【構成】 多結晶シリコン層２ａ，２ｂと、シリサイド
層３ａ，３ｂとを備えるポリサイド構造Ｉａ，Ｉｂのゲ
ート電極を備える半導体装置を製造する際、ゲート電極
のｐ+ 化のためにＢ+ を用い、かつＢ+ のプロジェクシ
ョンレンジをシリサイド層３の中に合わせて打ち込み、
その後熱処理により、多結晶シリコン中にボロンを拡散
させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。本発明は、例えばＰＭＯＳＦＥＴの製造方法
として好適に利用できるものである。
に関する。本発明は、例えばＰＭＯＳＦＥＴの製造方法
として好適に利用できるものである。
【０００２】
【従来の技術及びその問題点】近年、ＰＭＯＳＦＥＴの
短チャネル効果が問題とされており、ゲート電極として
ｎ+ 多結晶シリコンを用いる代わりに、ｐ+ 多結晶シリ
コンを用いることが提案されている。ｐ+ 多結晶シリコ
ンにすることで、ＰＭＯＳＦＥＴは表面チャネル（Ｓｕ
ｒｆａｃｅ Ｃｈａｎｎｅｌ）動作となり、短チャネル
効果に対する高い耐性を得ることができる。
短チャネル効果が問題とされており、ゲート電極として
ｎ+ 多結晶シリコンを用いる代わりに、ｐ+ 多結晶シリ
コンを用いることが提案されている。ｐ+ 多結晶シリコ
ンにすることで、ＰＭＯＳＦＥＴは表面チャネル（Ｓｕ
ｒｆａｃｅ Ｃｈａｎｎｅｌ）動作となり、短チャネル
効果に対する高い耐性を得ることができる。
【０００３】ｐ+ 多結晶シリコンに含まれるボロンは、
熱処理によってゲート絶縁膜である例えばシリコン酸化
膜を突き抜けて、シリコン基板中に拡散することが知ら
れている。特にＢＦ2 + のようなＦの含有は、酸化膜中
のボロンの拡散を増長させ、突き抜けが起こりやすいこ
とが報告されている。酸化膜中にＦが含有することによ
る増速拡散によってボロンがチャネル領域に達すると、
しきい値Ｖｔｈが低下する現象が生じる。従って、性能
の低下をもたらす（このようなＦの影響については、例
えば、Ｗ．Ｓ．Ｌｉｎｄｅｎｂｅｒｇｅｒ，ｅｔ．ａ
ｌ．，“Ｆｌｕｏｒｉｎｅ Ｅｆｆｅｃｔ Ｂｏｒｏｎ
Ｄｉｆｆｕｓｉｏｎ ｏｆ Ｐ＋Ｇａｔｅ Ｄｅｖｉ
ｃｅｓ”，ＩＥＤＭ ８９，ｐｐ４４７〜４５０参
照）。よってこのようなボロンの半導体基板への突き抜
けを防ぐため、酸化膜を窒化してかかる突き抜けを防止
することが試みられている。しかしこの技術では工程数
が増加し、かつトランジスタのＧｍの劣化を引き起こす
という問題が生じていた。
熱処理によってゲート絶縁膜である例えばシリコン酸化
膜を突き抜けて、シリコン基板中に拡散することが知ら
れている。特にＢＦ2 + のようなＦの含有は、酸化膜中
のボロンの拡散を増長させ、突き抜けが起こりやすいこ
とが報告されている。酸化膜中にＦが含有することによ
る増速拡散によってボロンがチャネル領域に達すると、
しきい値Ｖｔｈが低下する現象が生じる。従って、性能
の低下をもたらす（このようなＦの影響については、例
えば、Ｗ．Ｓ．Ｌｉｎｄｅｎｂｅｒｇｅｒ，ｅｔ．ａ
ｌ．，“Ｆｌｕｏｒｉｎｅ Ｅｆｆｅｃｔ Ｂｏｒｏｎ
Ｄｉｆｆｕｓｉｏｎ ｏｆ Ｐ＋Ｇａｔｅ Ｄｅｖｉ
ｃｅｓ”，ＩＥＤＭ ８９，ｐｐ４４７〜４５０参
照）。よってこのようなボロンの半導体基板への突き抜
けを防ぐため、酸化膜を窒化してかかる突き抜けを防止
することが試みられている。しかしこの技術では工程数
が増加し、かつトランジスタのＧｍの劣化を引き起こす
という問題が生じていた。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
技術にあっては、ボロンの突き抜けが生じないようなｐ
+ 多結晶シリコンゲート電極の形成は、ＢＦ2 + のイオ
ン打ち込みでは困難であり、また、ボロン突き抜けを防
止するため窒化酸化膜を形成する技術は、工程数の増加
やトランジスタのＧｍの劣化を引き起こしていたもので
ある。
技術にあっては、ボロンの突き抜けが生じないようなｐ
+ 多結晶シリコンゲート電極の形成は、ＢＦ2 + のイオ
ン打ち込みでは困難であり、また、ボロン突き抜けを防
止するため窒化酸化膜を形成する技術は、工程数の増加
やトランジスタのＧｍの劣化を引き起こしていたもので
ある。
【０００５】本発明は上記問題点を解決して、基板への
不純物の突き抜けを抑え、かつ工程増や性能の低下をも
たらすことなくｐ+ ゲート構造を形成できる半導体装置
の製造方法を提供することを目的とする。
不純物の突き抜けを抑え、かつ工程増や性能の低下をも
たらすことなくｐ+ ゲート構造を形成できる半導体装置
の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本出願の請求項１の発明
は、多結晶シリコン層と、シリサイド層とを備えるポリ
サイド構造のゲート電極を備える半導体装置の製造方法
であって、Ｂ+ のプロジェクションレンジをシリサイド
層の中に合わせて打ち込み、その後熱処理により、多結
晶シリコン中にボロンを拡散させることによりゲート電
極をｐ+ 化することを特徴とする半導体装置の製造方法
であって、これにより上記課題を解決するものである。
は、多結晶シリコン層と、シリサイド層とを備えるポリ
サイド構造のゲート電極を備える半導体装置の製造方法
であって、Ｂ+ のプロジェクションレンジをシリサイド
層の中に合わせて打ち込み、その後熱処理により、多結
晶シリコン中にボロンを拡散させることによりゲート電
極をｐ+ 化することを特徴とする半導体装置の製造方法
であって、これにより上記課題を解決するものである。
【０００７】本出願の請求項２の発明は、シリサイド層
がタングステンシリサイドから成り、該タングステンシ
リサイドから成るシリサイド層はジクロロシランＳｉＨ
2 Ｃｌ2 と６フッ化タングステンＷＦ6 とヘリウムＨｅ
ガスにより形成することを特徴とする請求項１に記載の
半導体装置の製造方法であって、これにより上記課題を
解決するものである。
がタングステンシリサイドから成り、該タングステンシ
リサイドから成るシリサイド層はジクロロシランＳｉＨ
2 Ｃｌ2 と６フッ化タングステンＷＦ6 とヘリウムＨｅ
ガスにより形成することを特徴とする請求項１に記載の
半導体装置の製造方法であって、これにより上記課題を
解決するものである。
【０００８】本出願の請求項３の発明は、シリサイド層
がチタンまたはコバルトのシリサイドから成り、該シリ
サイド層はスパッタリングにより形成することを特徴と
する請求項１に記載の半導体装置の製造方法であって、
これにより上記課題を解決するものである。
がチタンまたはコバルトのシリサイドから成り、該シリ
サイド層はスパッタリングにより形成することを特徴と
する請求項１に記載の半導体装置の製造方法であって、
これにより上記課題を解決するものである。
【０００９】本出願の請求項４の発明は、多結晶シリコ
ン中のＢ+ をＲＴＡにより活性化させることを特徴とす
る請求項１ないし３のいずれかに記載の半導体装置の製
造方法であって、これにより上記課題を解決するもので
ある。
ン中のＢ+ をＲＴＡにより活性化させることを特徴とす
る請求項１ないし３のいずれかに記載の半導体装置の製
造方法であって、これにより上記課題を解決するもので
ある。
【００１０】本出願の請求項５の発明は、ゲート電極と
なるｐ+ 化したポリサイド構造上に、オフセット絶縁膜
を堆積する構造としたことを特徴とする請求項１ないし
４のいずれかに記載の半導体装置の製造方法であって、
これにより上記課題を解決するものである。
なるｐ+ 化したポリサイド構造上に、オフセット絶縁膜
を堆積する構造としたことを特徴とする請求項１ないし
４のいずれかに記載の半導体装置の製造方法であって、
これにより上記課題を解決するものである。
【００１１】本発明の構成を、後記詳述する本発明の実
施例を示す図１ないし図４の例示を用いて説明すると、
次のとおりである。本発明は、図４に示すような多結晶
シリコン層２ａ，２ｂと、シリサイド層３ａ，３ｂとを
備えるポリサイド構造Ｉａ，Ｉｂのゲート電極を備える
半導体装置を製造する際、ゲート電極のｐ+ 化のために
Ｂ+ を用い、かつＢ+ のプロジェクションレンジをシリ
サイド層３の中に合わせて打ち込み（図１）、その後熱
処理により、多結晶シリコン中にボロンを拡散させる
（図４）ものである。
施例を示す図１ないし図４の例示を用いて説明すると、
次のとおりである。本発明は、図４に示すような多結晶
シリコン層２ａ，２ｂと、シリサイド層３ａ，３ｂとを
備えるポリサイド構造Ｉａ，Ｉｂのゲート電極を備える
半導体装置を製造する際、ゲート電極のｐ+ 化のために
Ｂ+ を用い、かつＢ+ のプロジェクションレンジをシリ
サイド層３の中に合わせて打ち込み（図１）、その後熱
処理により、多結晶シリコン中にボロンを拡散させる
（図４）ものである。
【００１２】この発明は、ゲート電極となるｐ+ 化した
ポリサイド構造Ｉａ，Ｉｂ上に、オフセット絶縁膜４
ａ，４ｂを堆積する構造とする（図３）態様を好ましく
採用できる。
ポリサイド構造Ｉａ，Ｉｂ上に、オフセット絶縁膜４
ａ，４ｂを堆積する構造とする（図３）態様を好ましく
採用できる。
【００１３】
【作用】本発明によれば、ｐ+ ゲート電極の形成の手段
は、Ｂ+ のイオン注入により多結晶シリコンをｐ+ 化す
るものであり、特にＢ+ をシリサイド層にプロジェクシ
ョンレンジを合わせて打ち込みを行ってその後熱処理す
る手法を用いるので、Ｂ+ のようなＦを含まないイオン
を用いる結果、ボロンの突き抜けが生じにくい。工程数
の増加もなくトランジスタ性能の低下の問題をもたらす
こともない。かつ、ポリサイド構造をとるので、ゲート
電極として低抵抗であり、かつ、Ｂ+ 注入後のアニール
により、ゲート電極となる多結晶シリコン中の空乏化を
防ぐことができる。
は、Ｂ+ のイオン注入により多結晶シリコンをｐ+ 化す
るものであり、特にＢ+ をシリサイド層にプロジェクシ
ョンレンジを合わせて打ち込みを行ってその後熱処理す
る手法を用いるので、Ｂ+ のようなＦを含まないイオン
を用いる結果、ボロンの突き抜けが生じにくい。工程数
の増加もなくトランジスタ性能の低下の問題をもたらす
こともない。かつ、ポリサイド構造をとるので、ゲート
電極として低抵抗であり、かつ、Ｂ+ 注入後のアニール
により、ゲート電極となる多結晶シリコン中の空乏化を
防ぐことができる。
【００１４】また、ゲート電極上にオフセット絶縁膜を
堆積させた後に、ＢＦ2 + のイオン注入によりＬＤＤと
ソース・ドレインを形成する方法を採用すると、その場
合のゲート電極中へのＦの注入を避けることができる。
堆積させた後に、ＢＦ2 + のイオン注入によりＬＤＤと
ソース・ドレインを形成する方法を採用すると、その場
合のゲート電極中へのＦの注入を避けることができる。
【００１５】
【実施例】以下本発明の実施例について、詳述する。但
し、当然のことではあるが、本発明は以下の実施例によ
り限定を受けるものではない。
し、当然のことではあるが、本発明は以下の実施例によ
り限定を受けるものではない。
【００１６】実施例１ この実施例は、本発明を、ｐ+ ポリサイドゲートＭＯＳ
ＦＥＴの製造に適用したものである。この実施例を図１
ないし図４に示す。
ＦＥＴの製造に適用したものである。この実施例を図１
ないし図４に示す。
【００１７】本実施例は、図４に示すような多結晶シリ
コン層２ａ，２ｂと、シリサイド層３ａ，３ｂとを備え
るポリサイド構造Ｉａ，Ｉｂのゲート電極を備える半導
体装置を製造する際、ゲート電極のｐ+ 化のためにＢ+
を用い、かつＢ+ のプロジェクションレンジをシリサイ
ド層３の中に合わせて打ち込み（図１）、その後熱処理
により、多結晶シリコン中にボロンを拡散させる（図
４）工程をとる。
コン層２ａ，２ｂと、シリサイド層３ａ，３ｂとを備え
るポリサイド構造Ｉａ，Ｉｂのゲート電極を備える半導
体装置を製造する際、ゲート電極のｐ+ 化のためにＢ+
を用い、かつＢ+ のプロジェクションレンジをシリサイ
ド層３の中に合わせて打ち込み（図１）、その後熱処理
により、多結晶シリコン中にボロンを拡散させる（図
４）工程をとる。
【００１８】本実施例では特に、ゲート電極となるｐ+
化したポリサイド構造Ｉａ，Ｉｂ上に、オフセット絶縁
膜４ａ，４ｂを堆積する構造とする（図３）態様をとっ
た。これによりＬＤＤ５やソース・ドレイン７の形成に
ＢＦ2 + のイオン注入を用いても、ゲート電極にＦの影
響を与えないようにした。
化したポリサイド構造Ｉａ，Ｉｂ上に、オフセット絶縁
膜４ａ，４ｂを堆積する構造とする（図３）態様をとっ
た。これによりＬＤＤ５やソース・ドレイン７の形成に
ＢＦ2 + のイオン注入を用いても、ゲート電極にＦの影
響を与えないようにした。
【００１９】また本実施例では、シリサイド層３がタン
グステンシリサイドから成り、該タングステンシリサイ
ドから成るシリサイド層はジクロロシランＳｉＨ2 Ｃｌ
2 と６フッ化タングステンＷＦ6 とヘリウムＨｅガスに
より形成した。
グステンシリサイドから成り、該タングステンシリサイ
ドから成るシリサイド層はジクロロシランＳｉＨ2 Ｃｌ
2 と６フッ化タングステンＷＦ6 とヘリウムＨｅガスに
より形成した。
【００２０】また、多結晶シリコン中のＢ+ をＲＴＡに
より活性化させる構成とした。
より活性化させる構成とした。
【００２１】更に詳しくは、本実施例は下記の工程によ
りＰＭＯＳＦＥＴを製造した。 ゲート酸化膜の形成 図１に示すように、Ｓｉ基板１０上にトランジスタのゲ
ート絶縁膜となる酸化膜１（ＳｉＯ2 ）を８５０℃で、
パイロジェニック酸化により、８ｎｍ厚形成する。酸化
膜１の形成後に、Ｎ2 雰囲気中で９００℃、１０分のア
ニールを行う。
りＰＭＯＳＦＥＴを製造した。 ゲート酸化膜の形成 図１に示すように、Ｓｉ基板１０上にトランジスタのゲ
ート絶縁膜となる酸化膜１（ＳｉＯ2 ）を８５０℃で、
パイロジェニック酸化により、８ｎｍ厚形成する。酸化
膜１の形成後に、Ｎ2 雰囲気中で９００℃、１０分のア
ニールを行う。
【００２２】ｐ+ ゲート電極の形成 更に、アンドープの多結晶シリコン２を８０ｎｍ堆積す
る。その後に、ＳＰＭ洗浄と希フッ酸処理により該多結
晶シリコン２上に成長した自然酸化膜を除去してから、
シリサイド層３としてＷＳｉｘを８０ｎｍ堆積し、ポリ
サイド構造とする。ＷＳｉｘは、ジクロロシランＳｉＨ
2 Ｃｌ2 と、６フッ化タングステンＷＦ6 と、ヘリウム
Ｈｅガスとによって形成した。条件は下記のとおりとし
た。
る。その後に、ＳＰＭ洗浄と希フッ酸処理により該多結
晶シリコン２上に成長した自然酸化膜を除去してから、
シリサイド層３としてＷＳｉｘを８０ｎｍ堆積し、ポリ
サイド構造とする。ＷＳｉｘは、ジクロロシランＳｉＨ
2 Ｃｌ2 と、６フッ化タングステンＷＦ6 と、ヘリウム
Ｈｅガスとによって形成した。条件は下記のとおりとし
た。
【００２３】温度 ５５０〜７８０℃ 圧力 ２０〜６０Ｐａ 使用ガス ＷＦ6 ：ＳｉＨ2 Ｃｌ2 ：Ｈｅ＝１０：５０
０：６０ｓｃｃｍ
０：６０ｓｃｃｍ
【００２４】この構造について、多結晶シリコン２をｐ
+ 型にするために、図１に矢印ＩＩで模式的に示すよう
に、Ｂ+ を、１５ｋｅＶで３Ｅ１５／ｃｍ2 の条件で、
シリサイド層３であるＷＳｉｘ中に打ち込む。ここで、
シリサイド層３であるＷＳｉｘ中にプロジェクションレ
ンジＲｐを合わせてＢ+ を打ち込む。これは後の熱処理
により、多結晶シリコン３中にボロンが拡散することに
なる。以上により、図１の構造とした。
+ 型にするために、図１に矢印ＩＩで模式的に示すよう
に、Ｂ+ を、１５ｋｅＶで３Ｅ１５／ｃｍ2 の条件で、
シリサイド層３であるＷＳｉｘ中に打ち込む。ここで、
シリサイド層３であるＷＳｉｘ中にプロジェクションレ
ンジＲｐを合わせてＢ+ を打ち込む。これは後の熱処理
により、多結晶シリコン３中にボロンが拡散することに
なる。以上により、図１の構造とした。
【００２５】オフセット絶縁膜の形成 ＳＰＭ洗浄を行った後、図２に示すように、オフセット
絶縁膜となる絶縁膜４を形成する。例えば、ＳｉＯ2 を
常圧ＣＶＤ法にて堆積して、このオフセット絶縁膜形成
用絶縁膜４とする。常圧ＣＶＤ法にて成膜するＳｉＯ2
の形成は比較的低温での成膜の下記条件とした。
絶縁膜となる絶縁膜４を形成する。例えば、ＳｉＯ2 を
常圧ＣＶＤ法にて堆積して、このオフセット絶縁膜形成
用絶縁膜４とする。常圧ＣＶＤ法にて成膜するＳｉＯ2
の形成は比較的低温での成膜の下記条件とした。
【００２６】使用ガス ＳｉＨ4 ：Ｏ2 ：Ｎ2 ＝３０：
１０００：２０００ｓｃｃｍ 温度 ４２０℃ 圧力 ７００〜７６０Ｔｏｒｒ
１０００：２０００ｓｃｃｍ 温度 ４２０℃ 圧力 ７００〜７６０Ｔｏｒｒ
【００２７】ゲート電極のパターニング、ＬＤＤの形
成 次に図３に示すように、マスクＭ１により、ゲート電極
形成用のポリサイドＩ（多結晶シリコン２とシリサイド
層３とから成る）とオフセット絶縁膜形成用絶縁膜４を
同時にパターニングするための異方性エッチングを行
う。パターニングされた後の多結晶シリコンを符号２
ａ，２ｂで示し、同じくシリサイド層を３ａ，３ｂで示
し、オフセット絶縁膜を４ａ，４ｂで示す。Ｉａ，Ｉｂ
はパターニングされた後のポリサイド構造、１ａ，１ｂ
は同じくゲート絶縁膜を示す。その後に、ＢＦ2 + を２
０ｋｅＶで２Ｅ１３／ｃｍ2 の条件で基板１０中に打ち
込む。これにより、ＰＭＯＳＦＥＴの低濃度不純物領域
であるＬＤＤ５を形成する。ここで、オフセット絶縁膜
４ａ，４ｂを堆積してあるため、ゲート電極中へのＦの
注入が抑えられる。以上により図３の構造を得た。
成 次に図３に示すように、マスクＭ１により、ゲート電極
形成用のポリサイドＩ（多結晶シリコン２とシリサイド
層３とから成る）とオフセット絶縁膜形成用絶縁膜４を
同時にパターニングするための異方性エッチングを行
う。パターニングされた後の多結晶シリコンを符号２
ａ，２ｂで示し、同じくシリサイド層を３ａ，３ｂで示
し、オフセット絶縁膜を４ａ，４ｂで示す。Ｉａ，Ｉｂ
はパターニングされた後のポリサイド構造、１ａ，１ｂ
は同じくゲート絶縁膜を示す。その後に、ＢＦ2 + を２
０ｋｅＶで２Ｅ１３／ｃｍ2 の条件で基板１０中に打ち
込む。これにより、ＰＭＯＳＦＥＴの低濃度不純物領域
であるＬＤＤ５を形成する。ここで、オフセット絶縁膜
４ａ，４ｂを堆積してあるため、ゲート電極中へのＦの
注入が抑えられる。以上により図３の構造を得た。
【００２８】側壁絶縁膜の形成、ソース・ドレインの
形成 側壁絶縁膜６となる絶縁膜を１００〜１２０ｎｍ堆積す
る。この絶縁膜６の材料としては例えば常圧ＣＶＤ法に
て成膜するＳｉＯ2 （形成条件は前掲）が挙げられる。
全面をエッチバックして側壁絶縁膜６を形成し、その後
に、ＢＦ2 + を３０ｋｅＶで４Ｅ１５／ｃｍ2 の条件で
基板１０中に打ち込み、ＰＭＯＳＦＥＴのソース・ドレ
イン７を形成する。以上により、図４で示す構造とし
た。
形成 側壁絶縁膜６となる絶縁膜を１００〜１２０ｎｍ堆積す
る。この絶縁膜６の材料としては例えば常圧ＣＶＤ法に
て成膜するＳｉＯ2 （形成条件は前掲）が挙げられる。
全面をエッチバックして側壁絶縁膜６を形成し、その後
に、ＢＦ2 + を３０ｋｅＶで４Ｅ１５／ｃｍ2 の条件で
基板１０中に打ち込み、ＰＭＯＳＦＥＴのソース・ドレ
イン７を形成する。以上により、図４で示す構造とし
た。
【００２９】熱処理（活性化） 次に、図示しないが更に層間膜を形成する。その後、１
０５０℃、１０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌ，急速加熱アニール）を用いて、熱処
理により多結晶シリコン２ａ，２ｂ中に拡散したＢ+ を
活性化する。
０５０℃、１０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌ，急速加熱アニール）を用いて、熱処
理により多結晶シリコン２ａ，２ｂ中に拡散したＢ+ を
活性化する。
【００３０】本実施例によれば、ＰＭＯＳＦＥＴにおけ
るｐ+ 電極の形成をＢ+ のイオン打ち込みで行うので、
例えばＢＦ2 + のイオン打ち込みにおいて問題であった
Ｆの影響を受けることなく、半導体装置を形成すること
ができる。
るｐ+ 電極の形成をＢ+ のイオン打ち込みで行うので、
例えばＢＦ2 + のイオン打ち込みにおいて問題であった
Ｆの影響を受けることなく、半導体装置を形成すること
ができる。
【００３１】また、本実施例によれば、ゲート電極とす
るポリサイド構造Ｉを形成後にオフセット絶縁膜形成用
絶縁膜４を堆積させ、これによるオフセット絶縁膜４
ａ，４ｂが存在する状態でＢＦ2 + のイオン注入により
ＬＤＤ５、ソース・ドレイン７を形成するので、このよ
うな拡散領域形成のためにはＢＦ2 + を用いても、オフ
セット絶縁膜４ａ，４ｂで保護されているのでゲート電
極へのＦの注入はこれを抑えることができる。
るポリサイド構造Ｉを形成後にオフセット絶縁膜形成用
絶縁膜４を堆積させ、これによるオフセット絶縁膜４
ａ，４ｂが存在する状態でＢＦ2 + のイオン注入により
ＬＤＤ５、ソース・ドレイン７を形成するので、このよ
うな拡散領域形成のためにはＢＦ2 + を用いても、オフ
セット絶縁膜４ａ，４ｂで保護されているのでゲート電
極へのＦの注入はこれを抑えることができる。
【００３２】また本実施例では、シリサイド層３をタン
グステンシリサイド層としたので、Ｂ+ 注入後のＲＴＡ
によるゲート多結晶シリコンのｐ+ 化がきわめて良好に
行えて、その空乏化を十分に防止できた。更に、常圧Ｃ
ＶＤ法によるＳｉＯ2 の堆積によりオフセット絶縁膜４
を形成したので、これの形成はそれ程高温にする必要が
ないので、ＷＳｉｘに対する悪影響はなかった。
グステンシリサイド層としたので、Ｂ+ 注入後のＲＴＡ
によるゲート多結晶シリコンのｐ+ 化がきわめて良好に
行えて、その空乏化を十分に防止できた。更に、常圧Ｃ
ＶＤ法によるＳｉＯ2 の堆積によりオフセット絶縁膜４
を形成したので、これの形成はそれ程高温にする必要が
ないので、ＷＳｉｘに対する悪影響はなかった。
【００３３】本実施例は更に様々な変形が可能であり、
例えば、別途、スパッタリングにより形成したＴｉ，Ｃ
ｏのシリサイドを用いて実施例１と同様にｐ+ ＭＯＳＦ
ＥＴを形成したところ、その場合もほぼ上記と同程度に
多結晶シリコンを十分にｐ+化できた。
例えば、別途、スパッタリングにより形成したＴｉ，Ｃ
ｏのシリサイドを用いて実施例１と同様にｐ+ ＭＯＳＦ
ＥＴを形成したところ、その場合もほぼ上記と同程度に
多結晶シリコンを十分にｐ+化できた。
【００３４】
【発明の効果】本発明によれば、基板への不純物の突き
抜けを抑え、かつ工程増や性能の低下をもたらすことな
くｐ+ ゲート構造を形成できる半導体装置の製造方法を
提供することができた。
抜けを抑え、かつ工程増や性能の低下をもたらすことな
くｐ+ ゲート構造を形成できる半導体装置の製造方法を
提供することができた。
【図１】本発明の一実施例を製造工程順に示した断面図
である（１）。
である（１）。
【図２】本発明の一実施例を製造工程順に示した断面図
である（２）。
である（２）。
【図３】本発明の一実施例を製造工程順に示した断面図
である（３）。
である（３）。
【図４】本発明の一実施例を製造工程順に示した断面図
である（４）。
である（４）。
１０ Ｓｉ基板 １，１ａ，１ｂ ゲート絶縁膜 ２，２ａ，２ｂ 多結晶ポリシリコン ３，３ａ，３ｂ シリサイド（ＷＳｉｘ） ４，４ａ，４ｂ オフセット絶縁膜 ５ ＬＤＤ ６ 側壁絶縁膜 ７ ソース・ドレイン領域 Ｉ ポリサイド構造（パターニング前） Ｉａ，Ｉｂ ポリサイド構造（パターニング後）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (5)
- 【請求項１】多結晶シリコン層と、シリサイド層とを備
えるポリサイド構造のゲート電極を備える半導体装置の
製造方法であって、 Ｂ+ のプロジェクションレンジをシリサイド層の中に合
わせて打ち込み、その後熱処理により、多結晶シリコン
中にボロンを拡散させることによりゲート電極をｐ+ 化
することを特徴とする半導体装置の製造方法。 - 【請求項２】シリサイド層がタングステンシリサイドか
ら成り、該タングステンシリサイドから成るシリサイド
層はジクロロシランＳｉＨ2 Ｃｌ2 と６フッ化タングス
テンＷＦ6 とヘリウムＨｅガスにより形成することを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】シリサイド層がチタンまたはコバルトのシ
リサイドから成り、該シリサイド層はスパッタリングに
より形成することを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項４】多結晶シリコン中のＢ+ をＲＴＡにより活
性化させることを特徴とする請求項１ないし３のいずれ
かに記載の半導体装置の製造方法。 - 【請求項５】ゲート電極となるｐ+ 化したポリサイド構
造上に、オフセット絶縁膜を堆積する構造としたことを
特徴とする請求項１ないし４のいずれかに記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266984A JPH08130305A (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266984A JPH08130305A (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130305A true JPH08130305A (ja) | 1996-05-21 |
Family
ID=17438447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6266984A Pending JPH08130305A (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130305A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072731A1 (en) * | 1999-05-26 | 2000-12-07 | Seung Ho Park | Pillow by which a user can easily convert lying posture |
| JP2003037265A (ja) * | 2001-07-24 | 2003-02-07 | Asahi Kasei Microsystems Kk | 半導体装置および半導体装置の製造方法 |
| JP2005286302A (ja) * | 2004-03-30 | 2005-10-13 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
-
1994
- 1994-10-31 JP JP6266984A patent/JPH08130305A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072731A1 (en) * | 1999-05-26 | 2000-12-07 | Seung Ho Park | Pillow by which a user can easily convert lying posture |
| JP2003037265A (ja) * | 2001-07-24 | 2003-02-07 | Asahi Kasei Microsystems Kk | 半導体装置および半導体装置の製造方法 |
| JP2005286302A (ja) * | 2004-03-30 | 2005-10-13 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |