JPH09312395A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】エクステンション領域及びゲートサイドウォー
ルを有するＭＩＳＦＥＴ型半導体装置の製造方法におい
て、エクステンション領域の抵抗を低減し、また、ゲー
ト電極の形状劣化を防止して、電流駆動力が大きく高性
能な半導体装置の製造方法を提供すること。 【解決手段】半導体基板１上にゲート電極５を形成した
後、半導体基板１表面上及びゲート電極１上に薄いシリ
コン窒化膜７を形成する。その後、熱工程としてＲＴＡ
を行い、シリコン窒化膜７中の水素をあらかじめ脱離さ
せ、それを介してエクステンション領域にイオン注入す
る。また、ゲート電極５には、ポリシリコン４とタング
ステン１６の積層により形成されているものを用いても
よい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法のうち、特にＭＩＳＦＥＴ（Metal-insulator-semi
conductor Field Effect Transistor ）型半導体装置の
製造方法に関する。

【０００２】

【従来の技術】従来、半導体装置の微細化及び集積化を
図るために、ＭＩＳＦＥＴ型半導体装置のゲート長を縮
小することが考えられている。既に、ゲート長０．１μ
ｍ以下のＣＭＯＳ型半導体装置が実現されており、高性
能な動作をすることが確認されている。しかし、ゲート
長の縮小に伴ってしきい値の絶対値が低下する短チャネ
ル効果が生じ、トランジスタのスイッチとしての機能が
失われる。この短チャネル効果を抑制する解決策として
有効な方法の一つが、ソースとドレインのｐｎ接合の深
さを小さくすることである。

【０００３】ソースとドレインのｐｎ接合の深さを小さ
くして短チャネル効果を抑制するためには、チャネル近
傍の不純物濃度を小さくして不純物の深さ方向の分布を
抑える必要がある。また、一方で、寄生抵抗を緩和した
り、サリサイド工程を用いる場合には、チャネルから離
れたところでソース及びドレインの不純物層の深さをあ
る程度以上に大きくする必要がある。

【０００４】このため、まずゲート電極及びフィールド
酸化膜をマスクにしてイオン注入を行い、浅い拡散層で
あるエクステンション領域を形成した後、ゲートサイド
ウォールを形成し、このゲートサイドウォールをマスク
にしてイオン注入をし、深い拡散層を形成するエクステ
ンション構造が考えられている。

【０００５】ここで、エクステンション構造を有する半
導体装置の製造方法について、図面を参照して説明す
る。図６は、従来の半導体装置の製造工程図である。ま
ず、図６（ａ）に示されるように、半導体基板１０１上
にフィールド酸化膜１０２を形成し素子領域を分離す
る。次に、ゲート絶縁膜となる酸化膜１０３を形成し、
その上にポリシリコン１０４を２００ｎｍ程度形成す
る。次に、例えばスパッタリング法によりタングステン
１０５を１００ｎｍ程度形成し、その上にゲート電極を
形成する際のマスクとなるシリコン窒化膜１０６をＬＰ
−ＣＶＤ法により２５０ｎｍ程度形成する。

【０００６】次に、図６（ｂ）に示されるように、パタ
ーニングした図示せぬレジストをマスクにして、シリコ
ン窒化膜１０６をＲＩＥ（Reactive Ion Etching）法に
よりエッチングする。レジストを除去した後、エッチン
グされたシリコン窒化膜１０６をマスクにして、シリコ
ン窒化膜１０６の開口部の酸化膜１０３、ポリシリコン
１０４及びタングステン１０５をエッチングし、ゲート
電極１０７を形成する。

【０００７】次に、図６（ｃ）に示されるように、半導
体基板１０１表面上及びゲート電極１０７のポリシリコ
ン１０４の側壁に、厚さ５ｎｍ程度のシリコン酸化膜１
０８を選択的に形成する。次に、ゲート電極１０７及び
フィールド酸化膜１０２をマスクにして、半導体基板１
０１中にＢＦ₂をドーズ量：５×１０Ｅ１４ｃｍ^-2、加
速エネルギー：１０ｋｅＶの条件でイオン注入を行い、
浅い拡散層であるエクステンション領域１０９を形成す
る。

【０００８】次に、図６（ｄ）に示されるように、半導
体基板１０１及びゲート電極１０７上にジシラン及びア
ンモニアの反応ガスを用いて、ＣＶＤ（Chemical Vapou
r Deposition）法によりシリコン窒化膜１１０を１００
ｎｍ程度形成する。

【０００９】次に、図６（ｅ）に示されるように、ゲー
ト電極１０７近傍を残してシリコン窒化膜１１０をＲＩ
Ｅ法によりエッチングし、ゲート側面部にゲートサイド
ウォール１１１を形成する。次に、このゲートサイドウ
ォール１１１、フィールド酸化膜１０２及びゲート電極
１０７をマスクにして、半導体基板１０１中にＢＦ₂を
ドーズ量：３×１０Ｅ１５ｃｍ^-2、加速エネルギー：３
５ｋｅＶの条件でイオン注入する。その後、温度：９０
０℃、時間：３０秒の条件でＲＴＡを行い、ソース領域
１１２及びドレイン領域１１３を形成する。

【００１０】次に、図６（ｆ）に示されるように、半導
体基板上に層間絶縁膜１１４を形成する。その後、ソー
ス領域１１２及びドレイン領域１１３の一部があらわれ
るようにコンタクトホール１１５を開口する。次に、表
面全体に金属膜を形成し、パターニングを行うことによ
り、各不純物領域に接続される金属配線１１６を形成す
る。以上により、従来の半導体装置の製造工程が終了す
る。

【００１１】

【発明が解決しようとする課題】従来、エクステンショ
ン領域１０９の形成には低加速エネルギーイオン注入工
程が用いられる。ｐＭＯＳＦＥＴの製造工程において、
ドーズ量５．０×１０Ｅ１４ｃｍ^-2のＢＦ₂イオンを注
入したときの半導体基板１０１内に実効的に存在してい
るホウ素の数の変化を図７に示す。図７に示されるよう
に、イオン注入した直後は注入時のドーズ量の約８０％
のホウ素が半導体基板１０１中に存在するが、その後、
ゲートサイドウォール１１１を形成する際の熱工程を経
ると、不純物濃度は、注入時の２５％から３０％程度に
低下してしまう。従って、不純物であるホウ素が、ゲー
ト電極１０７を形成した後に形成される５ｎｍ程度の酸
化膜を通りぬけて外方拡散することにより、エクステン
ション領域１０９の抵抗が増大して電流駆動力が低下し
てしまうという問題があった。

【００１２】また、従来、シリコン窒化膜１１０でゲー
トサイドウォール１１１を形成した後にエクステンショ
ン領域１０９の活性化アニールとして温度：９００℃、
時間：３０秒の条件でＲＴＡをおこなっている。このＲ
ＴＡを行うと、シリコン窒化膜１１０の形成時に導入さ
れたジシラン及びアンモニアガス内に含まれる水素と半
導体基板１０１中のホウ素が半導体基板１０１中で相互
作用して、不純物イオンであるホウ素の不活性化が生じ
ることが明らかになっている。図８のフーリエ変換法に
よる赤外線スペクトルの特性図に示されるように、波数
１８７０ｃｍ^-1付近で赤外線吸収量がピークに達してい
るが、これはＳｉ−Ｈの結合ができていることを示して
いる。従って、ＲＴＡを行うことで半導体基板１０１中
に水素が拡散され、この水素が半導体基板１０１中で不
純物としてふるまうことがわかる。この結果、図９のＲ
ＴＡ工程前後の拡散層抵抗の変化を示した特性図に示さ
れるように、ＲＴＡ工程後にはエクステンション領域１
０９の拡散層抵抗が増大し、電流駆動力が劣化し、デバ
イスとしての性能を低下させるという問題があった。

【００１３】また、従来、ゲート抵抗を低くするため
に、ポリシリコン１０４に抵抗の低いタングステン１０
５を組み合わせてゲート電極１０７として用いることが
ある。エクステンション形成領域にイオン注入した後
に、半導体基板１０１に生じる結晶欠陥を回復するため
に行うＲＴＡ時に、ＲＴＡを行う炉内の残留酸素によっ
てタングステン１０５が酸化されてしまい、その酸化物
が針状に突起したり膨張したりしてタングステン１０５
部の形状が崩れてしまうことがある。従って、この形状
のままゲートサイドウォール１１１を形成するためのシ
リコン窒化膜１１０を形成すると、ゲートサイドウォー
ル１１１がきれいに形成されず、適正な位置にソース領
域１１２及びドレイン領域１１３を形成することができ
ないという問題があった。また、タングステン１０５が
酸化されてしまうと、絶縁物になってしまい、ゲート電
極としての働きが劣化してしまうという問題があった。

【００１４】本発明は、上記のような事情を考慮し、エ
クステンション領域の抵抗を低減し、また、ゲート電極
の形状劣化を防止して、高性能な半導体装置の製造方法
を提供することを目的としている。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、半導体基板上にゲ
ート絶縁膜及びゲート電極を形成する工程と、前記半導
体基板上及び前記ゲート電極表面上に、第１不純物拡散
防止膜を形成する工程と、前記第１不純物拡散防止膜の
形成後、前記ゲート電極をマスクにして前記半導体基板
内に不純物を導入し、前記半導体基板のソース及びドレ
イン形成領域にエクステンション部を形成する工程と、
前記ゲート電極側面の前記第１不純物拡散防止膜の表面
上にゲートサイドウォールを形成する工程と、前記ゲー
ト電極及び前記ゲートサイドウォールをマスクにして前
記半導体基板内に不純物を導入し、ソース及びドレイン
領域を形成する工程とを具備したことを特徴とするもの
である。

【００１６】また、半導体基板上にゲート絶縁膜及びゲ
ート電極を形成する工程と、前記半導体基板上及び前記
ゲート電極表面上に、第１不純物拡散防止膜を形成する
工程と、前記第１不純物拡散防止膜の形成後、前記ゲー
ト電極をマスクにして前記半導体基板内に不純物を導入
し、前記半導体基板のソース及びドレイン形成領域にエ
クステンション部を形成する工程と、前記ゲート電極側
面の前記第１不純物拡散防止膜の表面上にゲートサイド
ウォールを形成する工程と、前記ゲートサイドウォール
表面上に第２不純物拡散防止膜を形成する工程と、前記
ゲート電極及び前記ゲートサイドウォールをマスクにし
て前記半導体基板内に不純物を導入し、ソース及びドレ
イン領域を形成する工程とを具備したことを特徴とする
半導体装置の製造方法がある。

【００１７】また、前記半導体基板上及び前記ゲート電
極表面上に、前記第１不純物拡散防止膜を形成する工程
の後に、熱処理により、前記第１不純物拡散防止膜中に
含まれた水素を脱離させることが望ましい。

【００１８】更に、前記第１または第２不純物拡散防止
膜、または、前記第１及び第２不純物拡散防止膜は、シ
リコン窒化膜により形成されることが望ましい。また、
前記シリコン窒化膜は減圧ＣＶＤ（Low Pressure−Chem
ical Vapor Deposition ）法により形成されることが望
ましい。

【００１９】更に、前記シリコン窒化膜は摂氏約７５０
度以上の条件下で形成されることが望ましい。また、前
記第１または第２拡散防止膜、または、前記第１及び第
２拡散防止膜は、シリコンカーバイドであることが望ま
しい。

【００２０】また、前記ゲート電極は、ポリシリコンと
高融点金属との積層により形成されていることが望まし
い。また、半導体基板上にゲート絶縁膜及びゲート電極
を形成する工程と、前記ゲート電極をマスクにして前記
半導体基板内に不純物を導入し、エクステンション部を
形成する工程と、前記ゲート電極の側面にゲートサイド
ウォールを形成する工程と、前記ゲート電極及び前記ゲ
ートサイドウォールをマスクにして前記半導体基板内に
ソース及びドレイン領域を形成する工程とを有する半導
体装置の製造方法において、前記ゲート電極を形成した
後に、前記半導体基板上及び前記ゲート電極表面上に、
前記半導体基板内から外方への前記不純物の拡散を防止
する膜または前記ゲートサイドウォールに含有する水素
の前記半導体基板内への拡散を防止する膜、または、前
記半導体基板内から外方への前記不純物の拡散を防止
し、且つ前記ゲートサイドウォールに含有する水素の前
記半導体基板内への拡散を防止する膜を形成することを
特徴とするものである。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明の第
１の実施の形態に係る半導体装置の製造方法について説
明する。図１（ａ）乃至（ｅ）は、本発明の第１の実施
の形態にかかる半導体装置の製造工程図である。

【００２２】まず、図１（ａ）に示されるように、半導
体基板1 上にフィールド酸化膜2 を形成し素子領域を分
離する。次に、ゲート絶縁膜となる酸化膜３を形成し、
その上にポリシリコン４を２０ｎｍ程度形成する。次
に、パターニングした図示せぬレジストをマスクにし
て、レジストの開口部の酸化膜３及びポリシリコン４を
エッチングする。その後、レジストを除去し、ゲート電
極５が形成される。

【００２３】次に、図１（ｂ）に示されるように、半導
体基板１及びゲート電極５上にシリコン酸化膜６を５ｎ
ｍ程度形成し、ゲート絶縁膜の信頼性を向上させる。次
に、ＬＰ−ＣＶＤ法により厚さ６．５ｎｍ程度のシリコ
ン窒化膜７を形成する。ここで、熱工程として温度：９
００℃、時間：３０秒の条件でＲＴＡを行うと、シリコ
ン窒化膜７内に含まれている水素を脱離させることがで
きる。その後、選択酸化膜２及びゲート電極５をマスク
にして、半導体基板１中にＢＦ₂をドーズ量：５×１０
Ｅ１４ｃｍ^-2、加速エネルギー：１５ｋｅＶの条件でイ
オン注入し、浅い拡散層であるエクステンション領域８
を形成する。

【００２４】次に、図１（ｃ）に示されるように、半導
体基板１上のシリコン窒化膜７の上に、ジシラン及びア
ンモニアの反応ガスを用いて、ＣＶＤ法によりシリコン
窒化膜９を１００ｎｍ程度形成する。

【００２５】次に、図１（ｄ）に示されるように、ゲー
ト電極５の両側を１００ｎｍ程度ずつ残してシリコン窒
化膜７，９をＲＩＥ法によりエッチングし、ゲート側面
部にゲートサイドウォール１０を形成する。次に、この
ゲートサイドウォール１０、フィールド酸化膜２及びゲ
ート電極５をマスクにして、半導体基板１中にＢＦ₂を
ドーズ量：３×１０Ｅ１５ｃｍ^-2、加速エネルギー：３
５ｋｅＶの条件でイオン注入する。その後、温度：９０
０℃、時間：３０秒の条件でＲＴＡを行い、ソース領域
１１及びドレイン領域１２を形成する。

【００２６】次に、図１（ｅ）に示されるように、半導
体基板１上に層間絶縁膜１３を形成する。その後、ソー
ス領域１１及びドレイン領域１２の一部があらわれるよ
うにコンタクトホール１４を開口する。次に、表面全体
に金属膜を形成し、パターニングを行うことにより、各
不純物領域に接続される金属配線１５を形成する。以上
により、本発明の第１の実施の形態にかかる半導体装置
の製造工程が終了する。

【００２７】温度：９００℃〜１０００℃におけるシリ
コン窒化膜７中の水素の拡散係数は、１×１０Ｅ−１３
ｃｍ²／ｓｅｃ．程度である。一般に、シリコン酸化膜
中の水素の拡散係数は６×１０Ｅ−６ｃｍ²／ｓｅｃ．
程度、単結晶シリコン中では４×１０Ｅ−５ｃｍ²／ｓ
ｅｃ．程度であるので、シリコン窒化膜７の水素拡散量
が小さいのは明らかである。従って、薄いシリコン窒化
膜７を半導体基板上に形成し、水素を脱離させてからゲ
ートサイドウォール１０を形成するための厚いシリコン
窒化膜９を形成することによって、厚いシリコン窒化膜
９を形成する際に用いるジシラン及びアンモニアの反応
ガス中の水素が半導体基板１中に拡散して不純物として
ふるまうのを軽減し、ホウ素の不活性化を防止すること
ができる。従って、水素による不純物の不活性化を抑制
でき、エクステンション領域８の拡散層抵抗を低減する
ことができる。

【００２８】また、図２の窒化シリコンの形成時間によ
るシート抵抗の特性図に示すように、窒化シリコンは、
形成温度が高いほど水素含有率が小さくなり、拡散層抵
抗の増大が軽減される。従って、本発明におけるシリコ
ン窒化膜７は、水素含有率が約５％以下となる約７５０
℃以上で形成することが望ましい。

【００２９】更に、シリコン窒化膜７をＬＰ−ＣＶＤ法
により形成することによって、シリコン窒化膜７が均一
なＳｉ₃Ｎ₄の状態で安定する。従って、ジシラン及びア
ンモニアの反応ガス中に含まれている余分な水素がシリ
コン窒化膜７中に入り込むのを防止することができる。

【００３０】シリコン窒化膜７を形成した後、窒素雰囲
気中かつ減圧条件下でＲＴＡを行うと、シリコン窒化膜
７中に含まれている水素をあらかじめ脱離させることが
できる。その結果、水素濃度が低下し、ソース及びドレ
イン形成領域に不純物をイオン注入した後に行われるＲ
ＴＡ工程によって不純物であるホウ素と水素が相互作用
するのを軽減させることができるので、不純物の不活性
化を防止することができる。従って、拡散層抵抗を低減
させることができ、半導体装置の電流駆動力を大きくす
ることができる。

【００３１】また、一般に、水素の拡散係数の小さい物
質は、他の不純物に対する拡散係数も小さい傾向にある
ため、シリコン窒化膜７は、更に、半導体基板１中に形
成したエクステンション領域のホウ素が外方拡散するの
を低減することもできる。

【００３２】更に、図３（ａ）及び（ｂ）のイオン注入
後の不純物濃度プロファイルに示すように、シリコン窒
化膜７を介してイオン注入する場合、図３（ｂ）の本発
明のように加速エネルギーを約１５ｋｅＶと大きくする
ことによって、プロファイルのピークを従来の図３
（ａ）の加速エネルギー１０ｋｅＶの場合と同程度にす
ることができる。従って、イオン注入の時間を増やさず
に従来と接合深さがほぼ等しいエクステンション領域８
を形成することができる。

【００３３】尚、本発明は、上記第１の実施の形態に限
定されず、例えば、ゲート電極５を形成した後のシリコ
ン酸化膜６の形成工程を省略してもよい。次に、本発明
の第２の実施の形態にかかる半導体装置の製造方法を図
４を参照して説明する。図４（ａ）乃至（ｆ）は、本発
明の第２の実施の形態にかかる半導体装置の製造工程図
である。

【００３４】まず、図４（ａ）に示されるように、半導
体基板1 上にフィールド酸化膜2 を形成し素子領域を分
離する。次に、ゲート絶縁膜となる酸化膜３を形成し、
その上にポリシリコン４を２００ｎｍ程度形成する。次
に、例えばスパッタリング法によりタングステン１６を
１００ｎｍ程度形成し、その上にゲート電極を形成する
際のマスクとなるシリコン窒化膜１７をＬＰ−ＣＶＤ法
により２５０ｎｍ程度形成する。

【００３５】次に、図４（ｂ）に示されるように、パタ
ーニングした図示せぬレジストをマスクにして、シリコ
ン窒化膜１７をＲＩＥ法によりエッチングする。レジス
トを除去した後、エッチングされたシリコン窒化膜１７
をマスクにして、シリコン窒化膜１７の開口部の酸化膜
３、ポリシリコン４及びタングステン１６をエッチング
し、ゲート電極５を形成する。

【００３６】次に、図４（ｃ）に示されるように、半導
体基板１表面上及びゲート電極５のポリシリコン４の側
壁にシリコン酸化膜６を５ｎｍ程度選択的に形成し、ゲ
ート絶縁膜の信頼性を向上させる。次に、ＬＰ−ＣＶＤ
法により厚さ６．５ｎｍ程度のシリコン窒化膜７を形成
する。ここで、熱工程として温度：９００℃、時間：３
０秒の条件でＲＴＡを行うと、シリコン窒化膜７内に含
まれている水素を脱離させることができる。その後、選
択酸化膜２及びゲート電極５をマスクにして、半導体基
板１中にＢＦ₂をドーズ量：５×１０Ｅ１４ｃｍ^-2、加
速エネルギー：１５ｋｅＶの条件でイオン注入する。そ
の後、温度：９００℃、時間：３０秒の条件でＲＴＡを
行い、浅い拡散層であるエクステンション領域８を形成
する。

【００３７】次に、図４（ｄ）に示されるように、半導
体基板１上のシリコン窒化膜７の上にジシラン及びアン
モニアの反応ガスを用いて、ＣＶＤ法によりシリコン窒
化膜９を１００ｎｍ程度形成する。

【００３８】次に、図４（ｅ）に示されるように、ゲー
ト電極５の両側を１００ｎｍ程度ずつ残してシリコン窒
化膜９をＲＩＥ（Reactive Ion Etching）法によりエッ
チングし、ゲート側壁にゲートサイドウォール１０を形
成する。次に、このゲートサイドウォール１０、フィー
ルド酸化膜２及びゲート電極５をマスクにして、半導体
基板１中にＢＦ₂をドーズ量：３×１０Ｅ１５ｃｍ^-2、
加速エネルギー：３５ｋｅＶの条件でイオン注入する。
その後、温度：９００℃、時間：３０秒の条件でＲＴＡ
を行い、ソース領域１１及びドレイン領域１２を形成す
る。

【００３９】次に、図４（ｆ）に示されるように、半導
体基板１上に層間絶縁膜１３を形成する。その後、ソー
ス領域１１及びドレイン領域１２の一部があらわれるよ
うにコンタクトホール１４を開口する。次に、表面全体
に金属膜を形成し、パターニングを行うことにより、各
不純物領域に接続される金属配線１５を形成する。以上
により、本発明の第２の実施の形態にかかる半導体装置
の製造工程が終了する。

【００４０】本実施の形態では、ゲート電極５をタング
ステン１６及びポリシリコン４により形成し、タングス
テン１６をシリコン窒化膜７，１７で覆うことによっ
て、タングステン１６がＲＴＡ時の炉内に存在する残留
酸素の影響を受けることを防止する。従って、タングス
テン１６の酸化を防止することができ、ゲート電極５の
信頼性が向上する。

【００４１】尚、第１の実施の形態と同様に、ゲートサ
イドウォール１０を形成するためのシリコン酸化膜９を
形成する前に、シリコン窒化膜７を６．５ｎｍ程度形成
することによって、半導体基板１中への水素の拡散を防
止し、ホウ素の不活性化を防止することができる。ま
た、同様に、半導体基板１からのホウ素の外方拡散も防
止することができる。

【００４２】更に、同様に、シリコン窒化膜７を形成し
た後にＲＴＡを行うことによって、シリコン窒化膜７中
に含まれている水素をあらかじめ脱離させ、シリコン窒
化膜７の水素濃度を低下させることができる。

【００４３】また、本発明は、上記第２の実施の形態に
限定されず、タングステン１６の代わりに他の高融点金
属、例えばチタン等を用いてもよい。次に、本発明の第
３の実施の形態にかかる半導体装置の製造方法を図５を
参照して説明する。図５（ａ）乃至（ｃ）は、本発明の
第３の実施の形態にかかる半導体装置の製造工程図であ
る。

【００４４】エクステンション領域６を形成する工程ま
では、第１の実施の形態の図１（ａ）及び（ｂ）と同様
であり、説明を省略する。尚、同一の構成については同
一の符号を付すものとする。

【００４５】次に、図５（ａ）に示されるように、半導
体基板１上に厚さ１００ｎｍ程度のシリコン酸化膜１８
を常圧ＣＶＤ法により形成する。次に、ゲート電極５の
両側を１００ｎｍ程度ずつ残してシリコン窒化膜７及び
シリコン酸化膜１８をＲＩＥ法によりエッチングし、ゲ
ートサイドウォール１０を形成する。その後、表面に更
にシリコン窒化膜１９を６．５ｎｍ程度形成する。

【００４６】次に、図５（ｂ）に示されるように、ゲー
ト電極５及びゲートサイドウォール１０上のみにシリコ
ン窒化膜１９が残るように、シリコン窒化膜１９をＲＩ
Ｅ法によりエッチングする。その後、このシリコン窒化
膜１９が形成されたゲートサイドウォール１０、ゲート
電極５及びフィールド酸化膜２をマスクにして、半導体
基板１中にＢＦ₂をドーズ量：３×１０Ｅ１５ｃｍ^-2、
加速エネルギー：３５ｋｅＶの条件でイオン注入する。
その後、温度：９００℃、時間：３０秒の条件でＲＴＡ
を行い、ソース領域１１及びドレイン領域１２を形成す
る。

【００４７】次に、図５（ｃ）に示されるように、半導
体基板１上に層間絶縁膜１３を形成する。その後、ソー
ス領域１１及びドレイン領域１２の一部があらわれるよ
うにコンタクトホール１４を開口する。次に、表面全体
に金属膜を形成し、パターニングを行うことにより、各
不純物領域に接続される金属配線１５を形成する。以上
により、本発明の第３の実施の形態にかかる半導体装置
の製造工程が終了する。

【００４８】シリコン酸化膜１８は、シリコン窒化膜９
に比べて含有する水素の絶対量が小さいので、ゲートサ
イドウォール１０にシリコン酸化膜１８を用いると、半
導体基板１中に不純物として拡散する水素とホウ素との
相互作用が起こりにくくなり、ホウ素の不活性化を防止
することができる。また、ゲートサイドウォール１０上
に、更にシリコン窒化膜１９を形成することによって、
サリサイド工程におけるブリッジングを防止することが
でき、また、ゲートセルフアライン工程等で必要なエッ
チング選択比を得ることが可能となる。

【００４９】また、本発明は、上記第３の実施の形態に
限定されず、ポリシリコン４に高融点金属を組み合わせ
たゲート電極５を有する半導体装置の製造に用いること
もできる。従来、タングステンの酸化を防止するため
に、ポリメタルゲートを有する半導体装置には、ゲート
サイドウォールにシリコン窒化膜が用いられていたが、
本発明によって、タングステンがシリコン窒化膜７で覆
われれば、ゲートサイドウォール１０にシリコン酸化膜
１８を用いることも可能である。

【００５０】尚、第１の実施の形態と同様に、ゲートサ
イドウォール１０を形成するためのシリコン酸化膜９を
形成する前に、シリコン窒化膜７を６．５ｎｍ程度形成
することによって、半導体基板１中への水素の拡散を防
止し、ホウ素の不活性化を防止することができる。

【００５１】更に、同様に、シリコン窒化膜７を形成し
た後にＲＴＡを行うことによって、シリコン窒化膜７中
に含まれている水素をあらかじめ脱離させ、シリコン窒
化膜７の水素濃度を低下させることができる。

【００５２】尚、本発明は、上記第１乃至第３の実施の
形態に限定されず、シリコン窒化膜７の代わりにシリコ
ン窒化膜７よりも密度が大きいシリコンカーバイド（Ｓ
ｉＣ）を用いることも可能である。

【００５３】また、ｎＭＯＳＦＥＴの製造工程に用いる
ことも可能であり、ＣＭＯＳ型半導体装置としての性能
を向上させることもできる。尚、ゲート絶縁膜には酸化
窒化膜を用いてもよく、また、ゲート電極の材料として
は、ポリシリコン４の代わりにポリサイドなどを用いて
もよい。

【００５４】

【発明の効果】本発明によれば、水素の拡散係数の小さ
い膜の上にゲートサイドウォールを形成することによっ
て、半導体基板中に水素が拡散するのを防止し、エクス
テンション領域の拡散層抵抗を低減させることが可能で
ある。更に、この膜によって、半導体基板中のホウ素が
外方拡散するのを防止することができる。また、ＲＴＡ
時にゲート電極のタングステンが酸化するのを防いで、
電流駆動力の大きい高性能な半導体装置の製造方法を提
供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる半導体装置
の製造工程図。

【図２】形成温度を変化させた場合の窒化シリコンの形
成時間に対するシート抵抗の特性図。

【図３】イオン注入後の不純物濃度プロファイル図。

【図４】本発明の第２の実施の形態にかかる半導体装置
の製造工程図。

【図５】本発明の第３の実施の形態にかかる半導体装置
の製造工程図。

【図６】従来の半導体装置の製造工程図。

【図７】熱工程履歴による基板中の不純物量の変化を示
した図。

【図８】フーリエ変換法による赤外線スペクトルの特性
図。

【図９】活性化ＲＴＡ前後の水素拡散によるＰ⁺型拡散
層抵抗の変化を示した図。

【符号の説明】

１，１０１…半導体基板、 ２, １０２…フィールド酸化膜、 ３，１０３…酸化膜、 ４，１０４…ポリシリコン、 ５，１０７…ゲート電極、 ６，１８，１０８…シリコン酸化膜、 ７，９，１７，１９，１０６，１１０…シリコン窒化
膜、 ８，１０９…エクステンション領域、 １０，１１１…サイドウォール、 １１，１１２…ソース領域、 １２，１１３…ドレイン領域、 １３，１１４…層間絶縁膜、 １４，１１５…コンタクトホール、 １５，１１６…金属配線、 １６…タングステン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｄ 29/43 29/62 Ｇ 29/78 ３０１Ｌ (72)発明者 樋浦 洋平 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜及びゲート
   電極を形成する工程と、 前記半導体基板上及び前記ゲート電極表面上に、第１不
   純物拡散防止膜を形成する工程と、 前記第１不純物拡散防止膜の形成後、前記ゲート電極を
   マスクにして前記半導体基板内に不純物を導入し、前記
   半導体基板のソース及びドレイン形成領域にエクステン
   ション部を形成する工程と、 前記ゲート電極側面の前記第１不純物拡散防止膜の表面
   上にゲートサイドウォールを形成する工程と、 前記ゲート電極及び前記ゲートサイドウォールをマスク
   にして前記半導体基板内に不純物を導入し、ソース及び
   ドレイン領域を形成する工程とを具備したことを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 半導体基板上にゲート絶縁膜及びゲート
   電極を形成する工程と、 前記半導体基板上及び前記ゲート電極表面上に、第１不
   純物拡散防止膜を形成する工程と、 前記第１不純物拡散防止膜の形成後、前記ゲート電極を
   マスクにして前記半導体基板内に不純物を導入し、前記
   半導体基板のソース及びドレイン形成領域にエクステン
   ション部を形成する工程と、 前記ゲート電極側面の前記第１不純物拡散防止膜の表面
   上にゲートサイドウォールを形成する工程と、 前記ゲートサイドウォール表面上に第２不純物拡散防止
   膜を形成する工程と、 前記ゲート電極及び前記ゲートサイドウォールをマスク
   にして前記半導体基板内に不純物を導入し、ソース及び
   ドレイン領域を形成する工程とを具備したことを特徴と
   する半導体装置の製造方法。
3. 【請求項３】 前記半導体基板上及び前記ゲート電極表
   面上に第１不純物拡散防止膜を形成する工程の後に、熱
   処理により、前記第１不純物拡散防止膜中に含まれた水
   素を脱離させることを特徴とする請求項１または請求項
   ２記載の半導体装置の製造方法。
4. 【請求項４】 前記第１及びまたは第２不純物拡散防止
   膜、または、前記第１及び第２不純物拡散防止膜はシリ
   コン窒化膜により形成されることを特徴とする請求項１
   乃至請求項３のいずれか記載の半導体装置の製造方法。
5. 【請求項５】 前記シリコン窒化膜は減圧ＣＶＤ（Low
   Pressure−Chemical Vapour Deposition）法により形成
   されることを特徴とする請求項４記載の半導体装置の製
   造方法。
6. 【請求項６】 前記シリコン窒化膜は摂氏約７５０度以
   上の条件下で形成されることを特徴とする請求項４記載
   の半導体装置の製造方法。
7. 【請求項７】 前記第１または第２不純物拡散防止膜、
   または、前記第１及び第２不純物拡散防止膜はシリコン
   カーバイドにより形成されることを特徴とする請求項１
   乃至請求項３のいずれか記載の半導体装置の製造方法。
8. 【請求項８】 前記ゲート電極は、ポリシリコンと高融
   点金属との積層により形成されていることを特徴とする
   請求項１乃至請求項７のいずれか記載の半導体装置の製
   造方法。
9. 【請求項９】 半導体基板上にゲート絶縁膜及びゲート
   電極を形成する工程と、 前記ゲート電極をマスクにして前記半導体基板内に不純
   物を導入し、エクステンション部を形成する工程と、 前記ゲート電極の側面にゲートサイドウォールを形成す
   る工程と、 前記ゲート電極及び前記ゲートサイドウォールをマスク
   にして前記半導体基板内にソース及びドレイン領域を形
   成する工程とを有する半導体装置の製造方法において、 前記ゲート電極を形成した後に、前記半導体基板上及び
   前記ゲート電極表面上に、前記半導体基板内から外方へ
   の前記不純物の拡散を防止する膜または前記ゲートサイ
   ドウォールに含有する水素の前記半導体基板内への拡散
   を防止する膜、または、前記半導体基板内から外方への
   前記不純物の拡散を防止し、且つ前記ゲートサイドウォ
   ールに含有する水素の前記半導体基板内への拡散を防止
   する膜を形成することを特徴とする半導体装置の製造方
   法。