JP2008294260A - 半導体装置とその製造方法並びに積層絶縁膜とその形成方法 - Google Patents

半導体装置とその製造方法並びに積層絶縁膜とその形成方法 Download PDF

Info

Publication number
JP2008294260A
JP2008294260A JP2007138740A JP2007138740A JP2008294260A JP 2008294260 A JP2008294260 A JP 2008294260A JP 2007138740 A JP2007138740 A JP 2007138740A JP 2007138740 A JP2007138740 A JP 2007138740A JP 2008294260 A JP2008294260 A JP 2008294260A
Authority
JP
Japan
Prior art keywords
silicon nitride
nitride film
forming
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007138740A
Other languages
English (en)
Inventor
Yasuyuki Shiga
康幸 志賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2007138740A priority Critical patent/JP2008294260A/ja
Publication of JP2008294260A publication Critical patent/JP2008294260A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】低誘電率化を実現しながら、酸性薬液耐性とアルカリ薬液耐性を両立できる積層絶縁膜とこれを用いた半導体装置並びにこれらの製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板20のチャネル形成領域上にゲート絶縁膜21とゲート電極22が形成され、ゲート電極22の両側部における半導体基板20中にソース・ドレイン領域(23,24)が形成され、ゲート電極22の両側部にサイドウォール10aが形成され、サイドウォール10aは、少なくとも1層の第1窒化シリコン膜11と、第1窒化シリコン膜と積層され、窒化シリコンのエッチング耐性を改質させる元素をドープされた少なくとも1層の第2窒化シリコン膜12とを有する構成とする。
【選択図】図3

Description

本発明は半導体装置とその製造方法並びに積層絶縁膜とその形成方法に関し、特に、窒化シリコンを積層させた積層絶縁膜とその形成方法と、それを用いた半導体装置とその製造方法に関するものである。
CMOS(complementary metal-oxide-semiconductor)デバイスの微細化に伴い、寄生容量の影響によるMOSトランジスタの速度性能や低消費電力性の劣化といった問題が顕在するようになってきたため、寄生容量低減に効果のあるフリンジ容量低減をすすめる必要がある。
例えばMOSトランジスタにおいて、特許文献1,2には、窒化シリコン膜を含む絶縁膜でゲート電極の両側部のサイドウォールを形成したMOSトランジスタが開示されている。
ここで、上記の容量低減のため、サイドウォールとして用いる窒化シリコン膜の低誘電率化が有効であると考えられ、検討されている。
例えば、窒化シリコン膜中にホウ素を添加して低誘電率化する方法が検討されている。
一方で、不純物の拡散によるMOSトランジスタ性能の劣化を抑制するために、MOSトランジスタ形成工程のサーマルバジェットの低減が検討されている。
例えば、500℃以下での低温処理で窒化シリコン膜を形成することが検討されている。
図5(a)は、窒化シリコン膜の比誘電率(k)、酸性薬液耐性(A)、アンモニア薬液耐性(B)の成膜温度依存性であり、図5(b)は、ホウ素を含む窒化シリコン膜の比誘電率(k)、酸性薬液耐性(A)、アンモニア薬液耐性(B)の成膜温度依存性である。
上記の窒化シリコン膜において、図5(a)に示すように、窒化シリコン膜の成膜温度の低温化により、例えばフッ酸洗浄処理などの酸性薬液への耐性は指数的に悪化することが分かっている。
一方、ホウ素を窒化シリコン膜中へ添加すると、成膜温度を500℃以下にした場合、酸性薬液への耐性が改善され、さらに低誘電率化を実現できる。
しかしながら、SC1洗浄(アンモニア過酸化水素水混合液処理)などのアルカリ性薬液への耐性の低下が顕著になってしまう。アルカリ性薬液への耐性低下は指数的に低下してしまうことが分かっている。
上記のような窒化シリコン膜において、低誘電率化を実現しながら、酸性薬液耐性とアルカリ薬液耐性を両立することが求められている。
特許文献3には、ALD(atomic layer deposition;原子層堆積)法によりゲート絶縁膜を形成する方法が開示されている。
特開2003−258241号公報 特開2002−353443号公報 特開2005−116727号公報
解決しようとする課題は、窒化シリコン膜において、低誘電率化を実現しながら、酸性薬液耐性とアルカリ薬液耐性を両立することが困難なことである。
本発明の半導体装置は、チャネル形成領域を有する半導体基板と、前記半導体基板のチャネル形成領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、前記ゲート電極の両側部に形成され、少なくとも1層の第1窒化シリコン膜と、前記第1窒化シリコン膜と積層され、窒化シリコンのエッチング耐性を改質させる元素をドープされた少なくとも1層の第2窒化シリコン膜とを有するサイドウォールとを有する。
上記の本発明の半導体装置は、チャネル形成領域を有する半導体基板のチャネル形成領域上にゲート絶縁膜とゲート電極が形成され、ゲート電極の両側部における半導体基板中にソース・ドレイン領域が形成され、ゲート電極の両側部に、少なくとも1層の第1窒化シリコン膜と、第1窒化シリコン膜と積層され、窒化シリコンのエッチング耐性を改質させる元素をドープされた少なくとも1層の第2窒化シリコン膜とを有するサイドウォールが形成されている。
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板の前記チャネル形成領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、前記ゲート電極の両側部において、少なくとも1層の第1窒化シリコン膜を形成し、窒化シリコンのエッチング耐性を改質させる元素をドープして、少なくとも1層の第2窒化シリコン膜を形成し、前記第1窒化シリコン膜と前記第2窒化シリコン膜を積層させて、サイドウォールを形成する工程とを有する。
上記の本発明の半導体装置の製造方法は、半導体基板のチャネル形成領域上にゲート絶縁膜とゲート電極を形成し、ゲート電極の両側部における半導体基板中にソース・ドレイン領域を形成し、ゲート電極の両側部において、少なくとも1層の第1窒化シリコン膜と窒化シリコンのエッチング耐性を改質させる元素をドープした少なくとも1層の第2窒化シリコン膜を形成して、第1窒化シリコン膜と第2窒化シリコン膜を積層させ、サイドウォールを形成する。
また、本発明の積層絶縁膜は、少なくとも1層の第1窒化シリコン膜と、前記第1窒化シリコン膜と積層され、窒化シリコンのエッチング耐性を改質させる元素をドープされた少なくとも1層の第2窒化シリコン膜とを有する。
上記の本発明の積層絶縁膜は、少なくとも1層の第1窒化シリコン膜が形成され、第1窒化シリコン膜と積層されて、窒化シリコンのエッチング耐性を改質させる元素をドープされた少なくとも1層の第2窒化シリコン膜が形成されている。
また、本発明の積層絶縁膜の形成方法は、少なくとも1層の第1窒化シリコン膜を形成する工程と、窒化シリコンのエッチング耐性を改質させる元素をドープして、少なくとも1層の第2窒化シリコン膜を形成する工程とを有し、前記第1窒化シリコン膜と前記第2窒化シリコン膜を積層させる。
上記の本発明の積層絶縁膜の形成方法は、少なくとも1層の第1窒化シリコン膜を形成し、窒化シリコンのエッチング耐性を改質させる元素をドープして、少なくとも1層の第2窒化シリコン膜を形成して、第1窒化シリコン膜と第2窒化シリコン膜を積層させる。
本発明の半導体装置によれば、アルカリ薬液耐性を有する第1窒化シリコン膜と酸性薬液耐性を有する第2窒化シリコン膜を積層させてサイドウォールを構成でき、低誘電率化を実現しながら、酸性薬液耐性とアルカリ薬液耐性を両立することができる。
本発明の半導体装置の製造方法によれば、アルカリ薬液耐性を有する第1窒化シリコン膜と酸性薬液耐性を有する第2窒化シリコン膜を積層してサイドウォールを形成でき、低誘電率化を実現しながら、酸性薬液耐性とアルカリ薬液耐性を両立することができる。
本発明の積層絶縁膜によれば、アルカリ薬液耐性を有する第1窒化シリコン膜と酸性薬液耐性を有する第2窒化シリコン膜を積層させた構成であり、低誘電率化を実現しながら、酸性薬液耐性とアルカリ薬液耐性を両立することができる。
本発明の積層絶縁膜の形成方法によれば、アルカリ薬液耐性を有する第1窒化シリコン膜と酸性薬液耐性を有する第2窒化シリコン膜を積層させて形成でき、低誘電率化を実現しながら、酸性薬液耐性とアルカリ薬液耐性を両立することができる。
以下に、本発明の積層絶縁膜とその形成方法、並びに、前記積層絶縁膜を用いた半導体装置とその製造方法の実施の形態について、図面を参照して説明する。
第1実施形態
図1は、本実施形態に係る積層絶縁膜の模式断面図である。
例えば、基板1上に、それぞれ複数層の第1窒化シリコン膜11と第2窒化シリコン膜12が交互に積層して、積層絶縁膜10が形成されている。
例えば、第1窒化シリコン膜11には不純物がドープされていない。一方、第2窒化シリコン膜12には、窒化シリコンのエッチング耐性を改質させる元素がドープされており、好ましくは窒化シリコンの酸性薬液に対するエッチング耐性を向上させる元素がドープされ、さらに好ましくは窒化シリコンの酸性薬液に対するエッチング耐性を向上させるとともに、窒化シリコンよりも比誘電率を低下させる元素がドープされており、このような元素として例えばホウ素がドープされている。
第1窒化シリコン膜11と第2窒化シリコン膜12は、例えばそれぞれ1〜数原子層の厚みを有し、これらはALD(原子層堆積)法によって交互に積層して形成することが可能である。
ALD法では、1回の吸着処理(1サイクル)では、面内では原子が吸着される箇所と未吸着箇所が存在する。通常、3サイクル程度のALD処理を行うことで、1原子層が形成される。例えば、第1窒化シリコン膜11のすべての層を形成するALD処理のサイクル数と、第2窒化シリコン膜12のすべての層を形成するALD処理のサイクル数のそれぞれを合計で92サイクル行う。その結果、積層された膜全体の厚みは8nm程度になる。
また第1窒化シリコン膜11と第2窒化シリコン膜は、実質的に同等の厚みであってもよく、また、いずれかの方が厚い構成であってもよい。
好ましくは、第1窒化シリコン膜11は、1層あたり少なくとも3原子層以上の厚みである。これは、第1窒化シリコン膜11が1層あたり1原子層または2原子層であると、その上層及び/または下層に形成されている第2窒化シリコン膜12に含まれている上記のホウ素などの元素が第1窒化シリコン膜11のどこからでも近い位置にあることとなり、第1窒化シリコン膜全体が実質的に第2窒化シリコン膜の性質となってしまうからである。3原子層以上あれば、最上層及び/または最下層が第2窒化シリコン的性質となっても、中間の1原子層以上の部分では第1窒化シリコンとしての性質が保持できる。
本実施形態に係る積層絶縁膜では、第1窒化シリコン膜11と第2窒化シリコン膜12は、それぞれ少なくとも1層ずつ形成されていればよい。
好ましくは、第1窒化シリコン膜11と第2窒化シリコン膜12がそれぞれ複数層交互に積層されており、さらに好ましくはそれぞれ3層以上交互に積層されている。
不純物がドープされていない第1窒化シリコン膜11は、成膜温度が500℃以下に下がるにつれて酸性薬液への耐性が低下してしまうが、十分なアルカリ薬液耐性を有している。
一方、ホウ素を窒化シリコン膜中へ添加した第2窒化シリコン膜12は、成膜温度が500℃以下に下がるにつれてアルカリ薬液への耐性が低下してしまうが、十分な酸性薬液耐性を有している。
本実施形態の積層絶縁膜10は、アルカリ薬液耐性を有する第1窒化シリコン膜11と酸性薬液耐性を有する第2窒化シリコン膜12を積層させた構成である。酸性薬液で処理した場合には、最表面に第1窒化シリコン膜11が存在する場合、これが除去されてしまうが、この結果直下の第2窒化シリコン膜12が最表面に現れてそれ以上のエッチングが停止される。また、アルカリ薬液で処理した場合には、最表面に第2窒化シリコン膜12が存在する場合、これが除去されてしまうが、直下の第1窒化シリコン膜11が最表面に現れてそれ以上のエッチングが停止される。
このようにして、酸性薬液耐性とアルカリ薬液耐性を両立することができ、さらに、ホウ素をドープした窒化シリコン膜を含んでいることから、絶縁膜の低誘電率化を実現できる。
例えば、フッ酸洗浄処理は酸性薬液処理であり、SC1洗浄(アンモニア過酸化水素水混合液処理)はアルカリ薬液処理であり、これらの薬液処理を交互に繰り返し行うようなプロセスに適用される場合でも、積層絶縁膜のエッチングを抑制できる。
次に、本実施形態の積層絶縁膜の形成方法について説明する。
図2(a)〜(d)は、本実施形態に係る積層絶縁膜の形成方法の工程を説明するための模式断面図である。
まず、図2(a)に示すように、例えば、シリコン基板などの基板1上に、ジクロロシランを原料ガスとしたALD法により、シリコンを1〜数原子層吸着、堆積させて第1シリコン膜11aを形成する。このとき、原料としてジクロロシランなどを用いることで、第1シリコン膜11a中には、実際にはシリコン原子とともに水素原子や塩素原子も吸着される。
上記のシリコン原子は、成膜圧力を変更することで吸着量を調整することができる。
この後、窒素パージによって未吸着ガスを除去する。
次に、図2(b)に示すように、例えば、アンモニアを原料ガスとしたプラズマ処理により、ラジカル化したアンモニアを第1シリコン膜11aに作用させ、第1シリコン膜11aを窒化して第1窒化シリコン膜11とする。
上記の第1窒化シリコン膜の形成工程において、窒化処理時間を変更することで、最終的に形成される第1窒化シリコン膜の薬液耐性を調整することができる。
この後、窒素パージによって未吸着ガスを除去する。
次に、図2(c)に示すように、例えば、第1窒化シリコン膜11上に、ジクロロシラン及び塩化ホウ素(BCl)を原料ガスとしたALD法により、ホウ素をドープしたシリコンを1〜数原子層吸着、堆積させて第2シリコン膜12aを形成する。このとき、原料としてジクロロシランや塩化ホウ素などを用いることで、第2シリコン膜12a中には、実際にはシリコン原子及びホウ素原子とともに水素原子や塩素原子も吸着される。
上記のシリコン原子は、成膜圧力を変更することで吸着量を調整することができる。
この後、窒素パージによって未吸着ガスを除去する。
次に、図2(d)に示すように、例えば、アンモニアを原料ガスとしたプラズマ処理により、ラジカル化したアンモニアを第2シリコン膜12aに作用させ、第2シリコン膜12aを窒化して第2窒化シリコン膜12とする。
第2窒化シリコン膜12を形成する工程においては、窒化シリコンのエッチング耐性を改質させる元素がドープして形成し、好ましくは窒化シリコンの酸性薬液に対するエッチング耐性を向上させる元素をドープし、さらに好ましくは窒化シリコンの酸性薬液に対するエッチング耐性を向上させるとともに、窒化シリコンよりも比誘電率を低下させる元素をドープして形成する。本実施形態においては、上記の元素としてホウ素をドープする。
上記の第2シリコン膜の形成工程において、原料ガスである塩化ホウ素の流量を、例えば2〜50sccmの範囲で変更することで、最終的に形成される第2窒化シリコン膜の比誘電率を調整することができる。
この後、窒素パージによって未吸着ガスを除去する。
上記の第1窒化シリコン膜11の形成工程と第2窒化シリコン膜12の形成工程を交互に繰り返すことで、図1に示すような積層絶縁膜を形成することができる。
上記において、第1窒化シリコン膜と第2窒化シリコン膜のいずれを先に形成してもよい。また、第1窒化シリコン膜と第2窒化シリコン膜のどちらを最後に形成してもよく、即ち、最表面にいずれの膜が存在するようにしてもよい。
また、第1窒化シリコン膜を連続して繰り返して形成したり、あるいは第2窒化シリコン膜を連続して繰り返して形成することもでき、これによって第1窒化シリコン膜と第2窒化シリコン膜の比率を調整することができる。
上記の積層絶縁膜の形成方法において、好ましくは、第1窒化シリコン膜11は、1層あたり少なくとも3原子層以上の厚みである。
また、本実施形態に係る積層絶縁膜の形成方法では、少なくとも1層の第1窒化シリコン膜11と少なくとも1層の第2窒化シリコン膜1を積層させて形成する。
好ましくは、第1窒化シリコン膜11と第2窒化シリコン膜12をそれぞれ複数層交互に積層し、さらに好ましくはそれぞれ3層以上交互に積層する。
本実施形態の積層絶縁膜の形成方法は、アルカリ薬液耐性を有する第1窒化シリコン膜と酸性薬液耐性を有する第2窒化シリコン膜を積層させて形成することで、酸性薬液耐性とアルカリ薬液耐性を両立することができ、さらに、ホウ素をドープした窒化シリコン膜を含んでいることから、絶縁膜の低誘電率化を実現できる。
第2実施形態
図3は、本実施形態に係る半導体装置の模式断面図である。
例えば、シリコン基板などのチャネル形成領域を有する半導体基板20のチャネル形成領域上に、酸化シリコンなどからなるゲート絶縁膜21が形成され、その上層にポリシリコンなどからなるゲート電極22が形成されている。
さらに、ゲート電極22の両側部における半導体基板20中に、第1不純物領域(エクステンション領域)23及び第2不純物領域24からなるソース・ドレイン領域が形成されている。
上記のようにして、MOSトランジスタが構成されている。
ここで、ゲート電極22の両側部に窒化シリコンのサイドウォール10aが形成されている。
サイドウォール10aは、それぞれ複数層の第1窒化シリコン膜11と第2窒化シリコン膜12が交互に積層してなる積層絶縁膜10から構成されている。
例えば、第1窒化シリコン膜11には不純物がドープされていない。一方、第2窒化シリコン膜12には、窒化シリコンのエッチング耐性を改質させる元素として、例えばホウ素がドープされている。
本実施形態に係るサイドウォール10aを構成する積層絶縁膜は、第1実施形態の積層絶縁膜と同様の構成であり、同様の特性を有する。
即ち、サイドウォール10aを構成する積層絶縁膜は、アルカリ薬液耐性を有する第1窒化シリコン膜11と酸性薬液耐性を有する第2窒化シリコン膜12を積層させた構成である。酸性薬液で処理した場合には、最表面に第1窒化シリコン膜11が存在する場合、これが除去されてしまうが、この結果直下の第2窒化シリコン膜12が最表面に現れてそれ以上のエッチングが停止される。また、アルカリ薬液で処理した場合には、最表面に第2窒化シリコン膜12が存在する場合、これが除去されてしまうが、直下の第1窒化シリコン膜11が最表面に現れてそれ以上のエッチングが停止される。
ここで、上記のサイドウォール10aにおいては、ゲート電極22の側面と平行な面に沿って積層した部分が存在しているが、少なくとも第1不純物領域23の直上の領域においては基板の主面と平行な面に沿って第1窒化シリコン膜11と第2窒化シリコン膜12が積層した構成となっており、この領域において上記のような酸性薬液とアルカリ薬液に対するエッチングの耐性を確保することができる。
このようにして、酸性薬液耐性とアルカリ薬液耐性を両立することができ、さらに、ホウ素をドープした窒化シリコン膜を含んでいることから、絶縁膜の低誘電率化を実現できる。
例えば、フッ酸洗浄処理は酸性薬液処理であり、SC1洗浄(アンモニア過酸化水素水混合液処理)はアルカリ薬液処理であり、半導体装置の製造工程において、これらの薬液処理を交互に繰り返し行うような場合でも、サイドウォールの大きな後退を抑制できる。
また、上記のサイドウォールの低誘電率化により、ゲート電極と半導体基板間などの寄生容量を低減することができる。
また、不純物をドープしていない第1窒化シリコン膜には、ソース・ドレイン領域と構成する導電性不純物の拡散防止能力があり、本実施形態のように第1窒化シリコン膜と第2窒化シリコン膜を積層したサイドウォールを用いることで、不純物拡散防止の機能を保持することができる。
次に、本実施形態の半導体装置の製造方法について説明する。
図4(a)〜(c)は、本実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
まず、図4(a)に示すように、例えば、シリコン基板などのチャネル形成領域を有する半導体基板20における活性領域を区分するように不図示の素子分離絶縁膜を形成する。
次に、例えば、半導体基板20のチャネル形成領域上に熱酸化法などによりゲート絶縁膜21を形成し、さらにゲート絶縁膜21の上層にCVD(化学気相成長)法などによりポリシリコンなどの導電層を堆積させ、フォトリソグラフィー工程によってゲート電極のパターンのレジスト膜を成膜し、RIE(反応性イオンエッチング)などのエッチング処理を行うことにより、ゲート電極22を形成する。このとき、ゲート絶縁膜21もゲート電極22のパターンに加工される。
次に、例えば、ゲート電極22をマスクとしてn型またはp型の不純物を半導体基板20の表層部分にイオン注入することで、第1不純物領域(エクステンション領域)23を形成する。
次に、図4(b)に示すように、例えば、ゲート電極22を被覆して半導体基板20の全面に、不純物がドープされていない第1窒化シリコン膜11の形成工程と、窒化シリコンのエッチング耐性を改質させる元素として、例えばホウ素がドープされた第2窒化シリコン膜12の形成工程を交互に繰り返し、第1窒化シリコン膜11と第2窒化シリコン膜12が複数層交互に積層した積層絶縁膜10を形成する。
上記の積層絶縁膜10の形成は、第1実施形態に記載の方法と同様に行うことができる。
次に、図4(c)に示すように、例えば、積層絶縁膜10を全面にエッチバックして、ゲート電極22の側部の部分を残してエッチング除去し、積層絶縁膜からなるサイドウォール10aを形成する。
次に、例えば、サイドウォール10a及びゲート電極22をマスクとしてn型またはp型の導電性不純物を半導体基板20の表層部分にイオン注入することで、第2不純物領域24を形成し、第1不純物領域23と第2不純物領域24からなるソース・ドレイン領域を形成する。
以上のようにして、図3に示す半導体装置を形成することができる。
以降の工程としては、例えば、ソース・ドレイン領域とゲート電極の表層に高融点金属シリサイド層を形成し、全面に酸化シリコンなどの層間絶縁膜を形成し、ソース・ドレイン領域とゲート電極に達するコンタクトを開口し、プラグを埋め込んで上層配線などを形成する。
本実施形態の半導体装置の製造方法において、サイドウォールとする積層絶縁膜を、アルカリ薬液耐性を有する第1窒化シリコン膜と酸性薬液耐性を有する第2窒化シリコン膜を積層させて形成することで、酸性薬液耐性とアルカリ薬液耐性を両立することができ、さらに、ホウ素をドープした窒化シリコン膜を含んでいることから、絶縁膜の低誘電率化を実現できる。
上記の製造方法の積層絶縁膜を形成する工程においては、第1窒化シリコン膜と第2窒化シリコン膜のいずれを先に形成してもよい。また、第1窒化シリコン膜と第2窒化シリコン膜のどちらを最後に形成してよく、即ち、最表面にいずれの膜が存在するようにしてもよい。
また、第1窒化シリコン膜を連続して繰り返して形成したり、あるいは第2窒化シリコン膜を連続して繰り返して形成することもでき、これによって第1窒化シリコン膜と第2窒化シリコン膜の比率を調整することができる。
上記の積層絶縁膜の形成方法において、好ましくは、第1窒化シリコン膜11は、1層あたり少なくとも3原子層以上の厚みである。
上記の積層絶縁膜の形成工程では、少なくとも1層の第1窒化シリコン膜11と少なくとも1層の第2窒化シリコン膜1を積層させて形成する。
好ましくは、第1窒化シリコン膜11と第2窒化シリコン膜12をそれぞれ複数層交互に積層し、さらに好ましくはそれぞれ3層以上交互に積層する。例えば、ある半導体装置の製造方法において、MOSトランジスタを形成した後に行う酸性薬液処理及びアルカリ薬液処理として、例えば酸性のフッ酸処理を1回、アルカリ性のSC1洗浄を3回行う。このような場合、第1窒化シリコン膜11と第2窒化シリコン膜12をそれぞれ3層以上交互に積層することで、サイドウォールが完全に除去されてしまうことが防止できる。
本発明は上記の説明に限定されない。
例えば、積層絶縁膜は、MOSトランジスタのサイドウォール以外の種々の絶縁膜など、特にエッチング耐性や低誘電率化が求められている絶縁膜に広く適用できる。
MOSトランジスタのゲート電極の構造や、ソース・ドレイン領域のプロファイルなどは適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、MOSトランジスタを有する半導体装置に適用できる。
本発明の半導体装置の製造方法は、MOSトランジスタを有する半導体装置の製造方法に適用できる。
本発明の積層絶縁膜は、MOSトランジスタのサイドウォールを構成する絶縁膜に適用できる。
本発明の積層絶縁膜の形成方法は、MOSトランジスタのサイドウォールを構成する絶縁膜を形成する方法に適用できる。
図1は本発明の第1実施形態に係る積層絶縁膜の模式断面図である。 図2(a)〜(d)は本発明の第1実施形態に係る積層絶縁膜の形成方法の工程を説明するための模式断面図である。 図3は本発明の第2実施形態に係る半導体装置の模式断面図である。 図4(a)〜(c)は本発明の第2実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。 図5(a)及び(b)は、従来例に係る窒化シリコン膜の比誘電率(k)、酸性薬液耐性(A)、アンモニア薬液耐性(B)の成膜温度依存性である。
符号の説明
1…基板、10…積層絶縁膜、10a…サイドウォール、11…第1窒化シリコン膜、11a…第1シリコン膜、12…第2窒化シリコン膜、12a…第2シリコン膜、20…半導体基板、21…ゲート絶縁膜、22…ゲート電極、23…第1不純物領域(エクステンション領域)、24…第2不純物領域

Claims (17)

  1. チャネル形成領域を有する半導体基板と、
    前記半導体基板のチャネル形成領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上層に形成されたゲート電極と、
    前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
    前記ゲート電極の両側部に形成され、少なくとも1層の第1窒化シリコン膜と、前記第1窒化シリコン膜と積層され、窒化シリコンのエッチング耐性を改質させる元素をドープされた少なくとも1層の第2窒化シリコン膜とを有するサイドウォールと
    を有することを特徴とする半導体装置。
  2. 前記第2窒化シリコン膜は、窒化シリコンの酸性薬液に対するエッチング耐性を向上させる元素がドープされている
    請求項1に記載の半導体装置。
  3. 前記第2窒化シリコン膜は、窒化シリコンの酸性薬液に対するエッチング耐性を向上させるとともに、窒化シリコンよりも比誘電率を低下させる元素がドープされている
    請求項2に記載の半導体装置。
  4. 前記元素がホウ素である
    請求項1に記載の半導体装置。
  5. 前記第1窒化シリコン膜と前記第2窒化シリコン膜が、それぞれ複数層交互に積層している
    請求項1に記載の半導体装置。
  6. 前記第1窒化シリコン膜と前記第2窒化シリコン膜が、それぞれ3層以上交互に積層している
    請求項1に記載の半導体装置。
  7. 前記第1窒化シリコン膜は、1層あたり少なくとも3原子層以上の厚みである
    請求項1に記載の半導体装置。
  8. チャネル形成領域を有する半導体基板の前記チャネル形成領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上層にゲート電極を形成する工程と、
    前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、
    前記ゲート電極の両側部において、少なくとも1層の第1窒化シリコン膜を形成し、窒化シリコンのエッチング耐性を改質させる元素をドープして、少なくとも1層の第2窒化シリコン膜を形成し、前記第1窒化シリコン膜と前記第2窒化シリコン膜を積層させて、サイドウォールを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  9. 前記第2窒化シリコン膜を形成する工程において、窒化シリコンの酸性薬液に対するエッチング耐性を向上させる元素をドープする
    請求項8に記載の半導体装置の製造方法。
  10. 前記第2窒化シリコン膜を形成する工程において、窒化シリコンの酸性薬液に対するエッチング耐性を向上させるとともに、窒化シリコンよりも比誘電率を低下させる元素をドープする
    請求項9に記載の半導体装置の製造方法。
  11. 前記第1窒化シリコン膜を形成する工程と前記第2窒化シリコン膜を形成する工程において、ALD(原子層堆積)法により前記第1窒化シリコン膜及び前記第2窒化シリコン膜を形成する
    請求項8に記載の半導体装置の製造方法。
  12. 前記第2窒化シリコン膜を形成する工程において、前記元素としてホウ素をドープする
    請求項8に記載の半導体装置の製造方法。
  13. 前記第1窒化シリコン膜を形成する工程と、前記第2窒化シリコン膜を形成する工程と、交互に複数回繰り返し、前記第1窒化シリコン膜と前記第2窒化シリコン膜をそれぞれ複数層交互に積層させる
    請求項8に記載の半導体装置の製造方法。
  14. 前記第1窒化シリコン膜を形成する工程と、前記第2窒化シリコン膜を形成する工程と、交互に3回以上繰り返し、前記第1窒化シリコン膜と前記第2窒化シリコン膜をそれぞれ3層以上交互に積層させる
    請求項8に記載の半導体装置の製造方法。
  15. 前記第1窒化シリコン膜を形成する工程において、1層あたり少なくとも3原子層以上の厚みで前記窒化シリコン膜を形成する
    請求項8に記載の半導体装置の製造方法。
  16. 少なくとも1層の第1窒化シリコン膜と、
    前記第1窒化シリコン膜と積層され、窒化シリコンのエッチング耐性を改質させる元素をドープされた少なくとも1層の第2窒化シリコン膜と
    を有することを特徴とする積層絶縁膜。
  17. 少なくとも1層の第1窒化シリコン膜を形成する工程と、
    窒化シリコンのエッチング耐性を改質させる元素をドープして、少なくとも1層の第2窒化シリコン膜を形成する工程と
    を有し、前記第1窒化シリコン膜と前記第2窒化シリコン膜を積層させる
    ことを特徴とする積層絶縁膜の形成方法。
JP2007138740A 2007-05-25 2007-05-25 半導体装置とその製造方法並びに積層絶縁膜とその形成方法 Pending JP2008294260A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007138740A JP2008294260A (ja) 2007-05-25 2007-05-25 半導体装置とその製造方法並びに積層絶縁膜とその形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007138740A JP2008294260A (ja) 2007-05-25 2007-05-25 半導体装置とその製造方法並びに積層絶縁膜とその形成方法

Publications (1)

Publication Number Publication Date
JP2008294260A true JP2008294260A (ja) 2008-12-04

Family

ID=40168668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007138740A Pending JP2008294260A (ja) 2007-05-25 2007-05-25 半導体装置とその製造方法並びに積層絶縁膜とその形成方法

Country Status (1)

Country Link
JP (1) JP2008294260A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011027481A1 (ja) * 2009-09-04 2011-03-10 パナソニック株式会社 半導体装置及びその製造方法
JP2012212721A (ja) * 2011-03-30 2012-11-01 Tokyo Electron Ltd シリコン酸化物膜及びシリコン窒化物膜の積層方法、並びに成膜装置及び半導体装置の製造方法
JP2018011067A (ja) * 2011-09-23 2018-01-18 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated プラズマ活性化されるコンフォーマル誘電体膜
US10559468B2 (en) 2010-04-15 2020-02-11 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US10679848B2 (en) 2016-07-01 2020-06-09 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US10741458B2 (en) 2012-11-08 2020-08-11 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US10804099B2 (en) 2014-11-24 2020-10-13 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US10957514B2 (en) 2016-06-30 2021-03-23 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US11133180B2 (en) 2010-04-15 2021-09-28 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US11646198B2 (en) 2015-03-20 2023-05-09 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312395A (ja) * 1996-05-23 1997-12-02 Toshiba Corp 半導体装置の製造方法
JP2003338507A (ja) * 2002-05-22 2003-11-28 Renesas Technology Corp Mis型半導体装置およびその製造方法
JP2004047956A (ja) * 2002-04-24 2004-02-12 Samsung Electronics Co Ltd 多層ナノラミネート構造を有する半導体装置の絶縁膜及びその形成方法
JP2004349381A (ja) * 2003-05-21 2004-12-09 Elpida Memory Inc 半導体装置の製造方法
JP2005260203A (ja) * 2004-02-09 2005-09-22 Toshiba Corp 半導体装置の製造方法
JP2006165081A (ja) * 2004-12-03 2006-06-22 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2006270016A (ja) * 2004-07-28 2006-10-05 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
JP2006287194A (ja) * 2005-03-09 2006-10-19 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312395A (ja) * 1996-05-23 1997-12-02 Toshiba Corp 半導体装置の製造方法
JP2004047956A (ja) * 2002-04-24 2004-02-12 Samsung Electronics Co Ltd 多層ナノラミネート構造を有する半導体装置の絶縁膜及びその形成方法
JP2003338507A (ja) * 2002-05-22 2003-11-28 Renesas Technology Corp Mis型半導体装置およびその製造方法
JP2004349381A (ja) * 2003-05-21 2004-12-09 Elpida Memory Inc 半導体装置の製造方法
JP2005260203A (ja) * 2004-02-09 2005-09-22 Toshiba Corp 半導体装置の製造方法
JP2006270016A (ja) * 2004-07-28 2006-10-05 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
JP2006165081A (ja) * 2004-12-03 2006-06-22 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2006287194A (ja) * 2005-03-09 2006-10-19 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011027481A1 (ja) * 2009-09-04 2011-03-10 パナソニック株式会社 半導体装置及びその製造方法
JP2011054878A (ja) * 2009-09-04 2011-03-17 Panasonic Corp 半導体装置及びその製造方法
US11133180B2 (en) 2010-04-15 2021-09-28 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US11011379B2 (en) 2010-04-15 2021-05-18 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US10559468B2 (en) 2010-04-15 2020-02-11 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
JP2012212721A (ja) * 2011-03-30 2012-11-01 Tokyo Electron Ltd シリコン酸化物膜及びシリコン窒化物膜の積層方法、並びに成膜装置及び半導体装置の製造方法
KR102084901B1 (ko) 2011-09-23 2020-03-05 노벨러스 시스템즈, 인코포레이티드 플라즈마 활성화된 컨포멀 유전체 막 증착
KR20190049906A (ko) * 2011-09-23 2019-05-09 노벨러스 시스템즈, 인코포레이티드 플라즈마 활성화된 컨포멀 유전체 막 증착
JP2018011067A (ja) * 2011-09-23 2018-01-18 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated プラズマ活性化されるコンフォーマル誘電体膜
US10741458B2 (en) 2012-11-08 2020-08-11 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US10804099B2 (en) 2014-11-24 2020-10-13 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US11646198B2 (en) 2015-03-20 2023-05-09 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US10957514B2 (en) 2016-06-30 2021-03-23 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10679848B2 (en) 2016-07-01 2020-06-09 Lam Research Corporation Selective atomic layer deposition with post-dose treatment

Similar Documents

Publication Publication Date Title
JP2008294260A (ja) 半導体装置とその製造方法並びに積層絶縁膜とその形成方法
US10211322B1 (en) Semiconductor device including channel pattern and manufacturing method thereof
JP7058962B2 (ja) 誘電膜の形成方法及び半導体装置の製造方法
US8350335B2 (en) Semiconductor device including off-set spacers formed as a portion of the sidewall
JP5811432B2 (ja) 高kゲート誘電体のための、不純物酸素を捕捉する半導体構造および該構造を形成する方法(高kゲート誘電体のための捕捉金属スタック)
JP5282419B2 (ja) 半導体装置及びその製造方法
US9384984B2 (en) Semiconductor structure and method of forming the same
JP5375362B2 (ja) 半導体装置の製造方法
US20120292720A1 (en) Metal gate structure and manufacturing method thereof
US8183644B1 (en) Metal gate structure of a CMOS semiconductor device
JP2012004577A (ja) 高誘電率のゲート絶縁膜を有する半導体装置及びそれの製造方法
KR20100003241A (ko) 반도체 장치 및 반도체 장치의 제조 방법
TWI408809B (zh) 半導體裝置
JP2006173432A (ja) 半導体装置およびその製造方法
TWI556447B (zh) 半導體裝置及其製作方法
TWI619176B (zh) 半導體裝置的製造方法、高介電常數介電結構及其製造方法
JP2010177265A (ja) 半導体装置の製造方法
JP2010171137A (ja) 半導体装置の製造方法及び半導体装置
JP2006024894A (ja) 高誘電率のゲート絶縁膜を有する半導体装置及びそれの製造方法
CN104681440A (zh) 一种半导体器件及其制备方法
JP2009054609A (ja) Pチャネルmosトランジスタ、nチャネルmosトランジスタ及び不揮発性半導体記憶装置
JP2008016522A (ja) 半導体装置の製造方法および半導体装置
JP2007318015A (ja) 半導体装置およびその製造方法
JP2010010266A (ja) 半導体装置の製造方法および半導体装置
US9054210B2 (en) Method of fabricating semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120814

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121211