JP2005260203A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 pウェル層2、nウェル層3に対して不純物イオンの注入を行う工程と、pウェル層2、nウェル層3に対して、立ち上がりからピークエネルギー値に到達するまでの時間が0.3ミリ秒以上であるパルス光を照射する工程とを含む。また、600℃以下の成膜温度でシリコン窒化膜10をゲート電極6が形成されたシリコン基板1上に形成する工程と、シリコン窒化膜10に対して補助加熱を施しながらフラッシュランプ光を照射する工程と、フラッシュランプ光を照射したシリコン窒化膜10がゲート側壁にのみ残置するように異方性エッチングする工程とを含む。
【選択図】 図3
Description
(イ)まず、第1導電型のシリコン基板1に第1導電型のウェル層2、及び第2導電型のウェル層3を形成する。ここで、「第1導電型」、「第2導電型」は互いに相反する導電型であり、第1導電型がn型であれば第2導電型はp型、第1導電型がp型であれば第2導電型はn型である。以下の説明では第1導電型をp型、第2導電型をn型として説明するが、p型とn型とは入れ替えてもよい。第1導電型のウェル層2の周囲と第2導電型のウェル層3の周囲に素子分離領域4を形成する。そして、図1(a)に示すように、シリコン基板1の表面にゲート絶縁膜5になるシリコン酸化(SiO2)膜を形成する。
ここで“T”は基板温度(℃)、“t”は加熱時間(秒)を意味する。
(1)エクステンション領域の形成
砒素(As)をイオン化し、加速エネルギー1keV、ドーズ量1×1015cm−2の注入条件で、pウェル層2表面にイオンを注入した。またボロンをイオン化し、加速エネルギー0.2keV、ドーズ量1×1015cm−2の注入条件で、nウェル層3表面にイオンを注入した。
燐(P)をイオン化し、加速エネルギー10keV、ドーズ量3×1015cm−2の注入条件でpウェル層2表面にイオンを注入した。またボロンをイオン化し、加速エネルギー4keV、ドーズ量3×1015cm−2の注入条件で、nウェル層3内にイオンを注入した。
ソース・ドレイン領域11,12の形成の際、パルスの半値幅0.5ミリ秒、パルスのピーク値到達時間0.2ミリ秒のフラッシュランプ光を使用した以外は、実施例1と同一の工程を経て半導体装置を製造した。
ソース・ドレイン領域11,12の形成の際、パルスの半値幅3.0ミリ秒、パルスのピーク値到達時間0.80ミリ秒のフラッシュランプ光を使用した以外は、実施例1と同一の工程を経て半導体装置を製造した。
ソース・ドレイン領域11,12の形成の際、パルスの半値幅3.0ミリ秒、パルスのピーク値到達時間0.08ミリ秒のフラッシュランプ光を使用した以外は、実施例1と同一の工程を経て半導体装置を製造した。
以上の実施例1、2、比較例1,2で製造された半導体装置を以下の方法で評価した。
シリコン基板1のウェーハに配置された複数の素子におけるpウェル層2とエクステンション領域7、ソース・ドレイン領域11とのpn接合、並びにnウェル層3とエクステンション領域8、ソース・ドレイン領域12とのpn接合の接合リーク電流のウェーハ面内の面内分布の累積確率を算出した。結果をそれぞれ図5、図6に示す。
アニール処理した試料をサンプルとし、その性状を観察した。観察は光学顕微鏡、走査型電子顕微鏡(SEM)、透過型電子顕微鏡(TEM)を用い、主としてアニール処理前後における基板の損傷の有無、結晶欠陥、転位発生など試料表面のダメージの有無を中心に行った。
実施例1及び実施例2におけるアニール処理後、不純物領域の活性化が十分進行していることを、ゲート電極6/エクステンション領域7,8,ソース・ドレイン領域11、12間のシート抵抗値で確認した。実施例1,2においてこれらは十分低く、特に実施例1においてシリコン基板1のウェーハに配置された複数の素子におけるこのシート抵抗の面内ばらつきσも1%未満に抑えられていた。
(イ)通常のp型(第1導電型)MOSトランジスタの製造方法に従って、シリコン基板1にシャロウ・トレンチ・アイソレーション(STI)などの素子分離領域4を形成した後に、pチャネル形MOSFETの形成予定領域(pMOS領域)にn型のウェル層3を形成する。さらに、ゲート絶縁膜5となるシリコン酸化膜、ゲート電極6となる多結晶シリコンを順に堆積、レジスト(図示せず)をマスクとしてRIE法によって多結晶シリコン及びシリコン酸化膜を選択的にエッチングし、図15(a)に示すようにゲート絶縁膜5とゲート電極6とからなるゲート電極部を形成する。
(1)エクステンション領域の形成
ボロン(B)をイオン化し、加速エネルギー0.2keV、ドーズ量1×1015cm−2の注入条件で、nウェル層3の表面にイオンを注入した。次に、半導体基板1の補助加熱温度450℃、パルス照射1回、照射エネルギー80J/cm2 、パルスの半値幅10ミリ秒、パルスのピーク値到達時間5ミリ秒の条件で、キセノンフラッシュランプを用い、注入した不純物イオンの活性化を行った。
LPCVD法によってシリコン酸化膜9を15nm堆積後、ヘキサクロロジシランを原料としたLPCVD法によって、成膜温度550℃で、シリコン窒化膜10を50nm堆積した。その後、基板を450℃に加熱した状態で、キセノンフラッシュランプの光を1パルス、シリコン窒化膜10の上から全面に照射した。パルスの半値幅は10ミリ秒、パルスのピーク値到達時間5ミリ秒、照射エネルギーは80J/cm2 であった。
ボロン(B)をイオン化し、加速エネルギー4keV、ドーズ量3×1015cm−2の注入条件で、イオンを注入した。次に、キセノンフラッシュランプを用い、半導体基板1の補助加熱温度450℃、パルス照射1回、照射エネルギー80J/cm2 、パルスの半値幅10ミリ秒、パルスのピーク値到達時間5ミリ秒の条件で、フラッシュランプ光を照射し、注入した不純物イオンの活性化を行った。
シリコン窒化膜10の形成においてキセノンフラッシュランプ光の照射を全く行わなかった点を除いては、実施例3と同一の工程を経て、第2の実施の形態に係る半導体装置を製造した。
シリコン窒化膜10の形成において照射エネルギーが25J/cm2 であった点を除いては、実施例3と同一の工程を経て、第2の実施の形態に係る半導体装置を製造した。
実施例3、実施例4、並びに比較例3で製造された半導体装置を以下の方法で評価した。
実施例3及び比較例3に従って製造された半導体装置のゲート絶縁膜5とゲート電極6とからなるゲート電極部の断面の様子を、走査型電子顕微鏡(SEM)を用いて観察した。
実施例4に従って製造された半導体装置のシリコン窒化膜10について、そのフラッシュランプ照射前後の希フッ酸溶液に対するエッチングレートの比較を行った。用いた希フッ酸溶液のフッ酸濃度は0.25wt%であった。結果を図18(“ドープせず”のデータ)に示す。
第2の実施の形態において、低温プロセスによってシリコン窒化膜10の堆積を行う工程(図16(a))の後、シリコン窒化膜10へのフラッシュランプ光照射の工程(図16(b))前に、ソース・ドレイン領域12を形成するためのイオン注入(図17(a))を、シリコン窒化膜10を介する形で実行する。このような工程順序を採用し、第2の実施の形態で説明した図17(a)に対応するイオン注入工程、並びに図17(b)に対応するフラッシュランプによるソース・ドレイン領域12の活性化工程を省く。
低温プロセスによってシリコン窒化膜10の堆積を行う工程の後、シリコン窒化膜10へのフラッシュランプ光照射の工程前に、加速エネルギー25keV、ドーズ量6×1015cm−2の条件で、シリコン窒化膜10の上から、その全面にボロンイオンを注入した。以上の工程を追加した点を除いては、実施例4と同様にして、シリコン窒化膜10形成のためのフラッシュランプ光を照射する工程(図16(a)に対応)まで実行し、第3の実施の形態に係る半導体装置の評価用試料5aを得た。
(シリコン窒化膜のフッ酸耐性)
実施例5に従って製造された評価用試料5a、5b、5cのシリコン窒化膜10について、そのフラッシュランプ照射前後の希フッ酸溶液に対するエッチングレートの比較を行った。フッ酸濃度は、実施例4で用いた希フッ酸溶液と同一である。結果を図18(それぞれ“リン”、“ボロン”、“ゲルマニウム”)に示す。
(イ)まず、図19(a)に示すように、第1導電型(ここではp型とする)のシリコン基板1のnMOS領域内にpウェル層2、pMOS領域内にnウェル層3を形成する。pウェル層2の周囲とnウェル層3の周囲に素子分離領域4を形成する。さらにシリコン基板1の表面にゲート絶縁膜5になるシリコン酸化膜を形成する。
10〜15nm程度の深さの浅い接合が得られる以下に示す10通りのイオン注入条件で不純物のイオン注入を行い、さらに第1のアニール処理を経て形成された試料1〜10のエクステンション領域7,8のシート抵抗値を調べた。結果を図21に示す。
さらに、試料1〜10で形成されたエクステンション領域7,8の不純物プロファイルを二次イオン質量分析法(SIMS)にて測定した。図24及び図25は、その結果を接合深さのデータとしてまとめたものである。横軸には後熱工程の温度をとり、後熱工程を行わない、第1のアニール処理直後の各試料における接合深さのデータ、及び各温度で行った後熱工程後の接合深さのデータが示されている。なお、各試料における接合深さの決定は、各々のSIMSに基づく不純物分布のプロファイルを検討し、不純物イオン密度が5×1018/cm3である深さを基準にして行った。
シリコン基板1中へ注入された不純物イオンの活性化過程では、不純物イオンを含むシリコン結晶格子の固層成長過程で、不純物イオンはシリコン原子の格子位置に取り込まれていく。この場合、与えられた時間が極短時間であれば、固相成長後の深さ方向の不純物分布は、不純物イオンの注入時のそれと変わらず、ほぼ同じ分布を維持する。これは、アニール温度における不純物の拡散速度が、固相成長速度に比べて著しく小さいことに起因する。
砒素(As)をイオン化し、加速エネルギー3keV、ドーズ量5×1014cm−2の注入条件で、pウェル層2表面にイオンを注入した。また、ゲルマニウム(Ge)をイオン化し、加速エネルギー5keV、ドーズ量1×1014cm-2の注入条件で、nウェル層3表面にイオンを注入した後、ホウ素(B)をイオン化し、加速エネルギー0.7keV、ドーズ量5×1014cm-2の注入条件で、nウェル層3表面にイオンを注入した。
砒素(As)をイオン化し、加速エネルギー1keV、ドーズ量2×1015cm-2の注入条件で、pウェル層2表面にイオンを注入した。また、ゲルマニウム(Ge)をイオン化し、加速エネルギー2keV、ドーズ量2×1015cm-2の注入条件で、nウェル層3表面にイオンを注入した後、ホウ素(B)をイオン化し、加速エネルギー0.2keV、ドーズ量2×1015cm-2の注入条件で、nウェル層3表面にイオンを注入した。
浅いエクステンション領域7,8及び深いソース・ドレイン領域11,12の形成の際、シリコン基板1の補助加熱温度を650℃にした以外は、実施例6と同一の工程を経て半導体装置を製造した。
実施例6及び比較例4、5で製造された半導体装置において、欠陥発生の確認を行った。確認には、透過型電子顕微鏡(TEM)を用い、主として第1のアニール処理後、及び第2のアニール処理後における結晶欠陥、及び転位の有無を中心に行った。
以上、本発明の第1から第4の実施の形態を説明した。しかし、本発明はこれら実施の形態に限定されるものではなく、その均等の範囲で種々変形が可能である。
2 pウェル層
3 nウェル層
4 素子分離領域
5 ゲート絶縁膜
6 ゲート電極
7 浅いn型エクステンション領域
8 浅いp型エクステンション領域
9 シリコン酸化膜
10 シリコン窒化膜
11,12 ソース・ドレイン領域
100 フォトレジスト膜
101 フォトレジスト膜
102 フォトレジスト膜
103 フォトレジスト膜
Claims (5)
- シリコン層に不純物イオンをイオン注入する工程と、
100ミリ秒以下のパルス幅を有し、かつ立ち上がりからピークエネルギー値に到達するまでの立ち上がり時間が0.3ミリ秒以上であるパルス光を前記シリコン層に照射して、前記注入された不純物イオンを活性化する工程と
を含むことを特徴とする半導体装置の製造方法。 - 2×1021個/cm3を超えない濃度で前記シリコン層に前記不純物イオンをイオン注入することを特徴とする請求項1に記載の半導体装置の製造方法。
- 2×1021個/cm3を超えない濃度でシリコン層に不純物イオンをイオン注入する工程と、
100ミリ秒以下のパルス幅を有するパルス光を前記シリコン層に照射して、注入した前記不純物イオンを活性化する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記シリコン層を200〜500℃の温度に補助加熱した状態で前記不純物イオンを活性化することを特徴とする請求項3に記載の半導体装置の製造方法。
- 600℃以下の成膜温度でシリコン窒化膜を、ゲート電極が形成された半導体基板上に形成する工程と、
前記シリコン窒化膜に対してパルス光を照射する工程と、
前記パルス光を照射後、前記シリコン窒化膜が前記ゲート電極の側壁に残置するように異方性エッチングする工程と
を含むことを特徴とする半導体装置の製造方法。
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