本発明の一側面は、ゲート電極の空乏化を抑制しながら半導体基板に低抵抗であり、しかも浅い不純物拡散領域を形成する高輝度光源を用いた光加熱方法である。以下、図面を参照して本発明の実施の形態を説明する。なお、以下で特に断りのない限り、パルス幅はエネルギー半値幅を意味する。
(第1の実施の形態)
シリコンなどの半導体基板1に通常のCMOSトランジスタの製造方法に従って、図1(a)に示すようにnMOS領域にpウエル領域(pwell)、pMOS領域にnウエル領域(nwell)を形成、さらにシリコン酸化物が埋め込まれたSTI(Shallow Trench Isolation)等の素子分離領域2を形成する。さらに半導体基板1の全面にわたってシリコン酸化膜などのゲート絶縁層3を形成する。
さらにゲート絶縁層3の上にポリシリコン層4を成膜する。この際典型的なポリシリコン層4の膜厚は、100〜200nmである。その後、ポリシリコン層4及びゲート絶縁層3を指向性の強いエッチング方法、例えば反応性イオンエッチング(RIE)法によって選択的に加工して、ポリシリコン層4及びゲート絶縁層が選択的に形成された図1(b)に示すような構造を得る。
図1(c)に示すようにpMOS領域にフォトレジスト16を成膜する。nMOS領域に選択形成したポリシリコン層4をマスクとして、半導体基板1のnMOS領域にn型不純物となるV族原子のイオン、例えば、As+(砒素イオン)をイオン注入する(第1のイオン注入)。第1のイオン注入によって、半導体基板1の表面領域にポリシリコン層4に隣接した浅い不純物領域5が形成される。
図1(d)に示すように、フォトレジスト16を除去した後、nMOS領域にフォトレジスト17を成膜する。pMOS領域に選択形成したポリシリコン層4をマスクとして、半導体基板1のpMOS領域にp型不純物となるIII族原子のイオン、例えばB+(ボロンイオン)をイオン注入する(第1のイオン注入)。第1のイオン注入により、半導体基板1の表面領域にポリシリコン層4に隣接した浅い不純物領域6が形成される。
フォトレジスト17を除去した後、半導体基板1を予備加熱して一定の温度に保つ。予備加熱方法は、例えば、ハロゲンランプ等によるランプ加熱、或いはホットプレート等によるヒーター加熱であってよい。予備加熱温度は、300〜600℃の範囲で定めることが望ましい。予備加熱温度が600℃を越えると不純物が拡散したり、二次欠陥が成長してしまうため、望ましくない。
半導体基板1を一定温度に保った状態で、図2(a)に示されるように波長選択光学フィルタ7を介してフラッシュランプから発せられた光18を半導体基板1の表面に照射する(第1のアニール処理)。フラッシュランプとしては、特にキセノン(Xe)フラッシュランプが好ましく用いられる。
フラッシュランプと半導体基板1との間に挿入する波長選択光学フィルタ7は、300nm以下の短波長側の光をカットできる光学フィルタであることが望ましい。波長選択光学フィルタ7は、より望ましくは400nm以下の短波長側の光をカットできる光学フィルタである。
光18のパルス幅は、0.1〜100ミリ秒であることが望ましく、より好ましくは1〜10ミリ秒であることが良い。光18の照射は、半導体基板1に対して典型的には1回行われる。光18の照射エネルギー密度(半導体基板1の表面に到達するエネルギー密度)は、100J/cm2程度以下の範囲で設定する。照射エネルギー密度が100J/cm2を越えるようであると、不純物原子が拡散したり、シリコン基板内部に発生する熱応力が増大し、スリップや破損等のダメージに繋がるため望ましくない。
第1のアニール処理は、ハロゲンランプを用いたRTA処理でも行うことができる。ハロゲンランプを用いる場合には、アニール条件は基板温度が900℃以下、加熱時間が30秒以下が望ましい。
第1のアニール処理によって、半導体基板1中に注入された不純物イオンが深くにまで拡散されることなく、活性化されるとともに、pウエル領域の不純物領域5、及びnウエル領域の不純物領域6の結晶欠陥が回復する。結果的に、選択形成されたポリシリコン層4に隣接してn型の導電型を有する浅いソース・ドレイン領域すなわちエクステンション領域8、及びp型の導電型を有する浅いソース・ドレイン領域すなわちエクステンション領域9が形成される。
エクステンション領域8,9を形成した後、選択的に形成したポリシリコン層4を被って半導体基板1の表面全面にシリコン窒化(Si3N4)膜10及びシリコン酸化(SiO2 )膜11を減圧化学気相堆積法(LPCVD)等の成膜方法により順に堆積する。続いて、シリコン窒化膜10及びシリコン酸化膜11がポリシリコン層4の側壁にのみ選択的に残置するよう、指向性の強いエッチング方法、例えばRIE法によって、シリコン窒化膜10及びシリコン酸化膜11をエッチングする。すると、図2(b)に示すような、シリコン窒化膜10及びシリコン酸化膜11からなる多層構造の側壁スペーサが形成される。
次に、選択的に形成したポリシリコン層4とシリコン窒化膜10及びシリコン酸化膜11からなる側壁スペーサとをマスクとして、nMOS領域にn型不純物となるV族原子のイオン、例えば燐イオン(P+)をイオン注入する(nMOS領域の第2のイオン注入)。pMOS領域には、p型不純物となるIII族原子、例えばボロンイオン(B+)をイオン注入する(pMOS領域の第2のイオン注入)。第2のイオン注入は、第1のイオン注入の場合と同様に、それぞれの領域にフォトレジストを塗布してマスクとし、順番にそれぞれのイオンを注入していけばよい。図2(c)に示すように第2のイオン注入によって、ゲート絶縁層3の端部から離間した深い不純物領域12,13が形成される。この際、ポリシリコン層4中にも、nMOS領域においてはP+が、pMOS領域においてはB+が注入される。
再度半導体基板1を予備加熱して一定温度に保つ。予備加熱温度は、300〜600℃の範囲で設定することが望ましい。予備加熱温度が600℃を越えると不純物原子が拡散したり、二次欠陥が成長してしまうため好ましくない。
予備加熱温度を維持したままで、図2(d)に示すように、波長選択光学フィルタ7を介して、フラッシュランプ(図示せず)から発せられた光19を、半導体基板1の表面の全面に照射する(第2のアニール処理)。フラッシュランプとしては、特にキセノンフラッシュランプが好ましく用いられる。
フラッシュランプと半導体基板1との間に配置する波長選択光学フィルタ7は、300nm以下の短波長の光をカットできる光学フィルタであることが望ましい。波長選択光学フィルタ7は、より望ましくは400nm以下の短波長の光をカットできる光学フィルタである。
フラッシュランプ光19のパルス幅は、0.1〜100ミリ秒程度が望ましく、より好ましくは1〜10ミリ秒であることが良い。パルス幅が短いと不純物領域の結晶欠陥が回復しきれないため好ましくない。またパルス幅が長いと不純物原子が拡散してしまうため好ましくない。光19の照射は典型的には一回行う。光19の照射エネルギー密度(半導体基板1の表面に到達するエネルギー密度)は、100J/cm2程度以下の範囲で設定する。照射エネルギー密度が100J/cm2を越えるようであると、不純物原子が拡散したり、シリコン基板内部に発生する熱応力が増大し、スリップや破損等のダメージに繋がるため望ましくない。
第2のアニール処理によって、イオン注入された不純物元素が活性化されるとともに、不純物領域12,13の結晶欠陥が回復する。また、選択形成されたポリシリコン膜4中の不純物元素はポリシリコン膜4の底の部分にまで拡散され、ポリシリコン膜4が高い導電性を有するようになる。こうして、図2(d)に示されるように、ゲート電極50及びゲート絶縁層3の端部から離間した深いソース・ドレイン領域14,15が形成される。
この後の工程は図示しないが、例えば、常圧CVD法により成膜温度400℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開口し、ソース・ドレイン電極及びゲート電極、配線等を形成する。
本発明の第1の実施の形態に係るMISトランジスタの製造方法によれば、波長選択光学フィルタ7を用いるので、ゲート電極50の空乏化を抑制しながら低抵抗且つ浅い不純物拡散領域8,9が形成できる上に、半導体基板1に形成されるゲート電極50の不純物領域を十分に拡散及び活性化することができ、不純物のプロファイルを精度良く制御することが可能になる。従って、微細化に対応した高性能なMISトランジスタを安定かつ容易に製造することができる。
〔実施例1〕
以下の条件で第1の実施の形態を具体的に実施した。
(1)第1のイオン注入
nMOS領域
As+、加速エネルギー1keV、ドーズ量1×1015cm−2
pMOS領域
B+、加速エネルギー0.2keV、ドーズ量1×1015cm−2
(2)第2のイオン注入
nMOS領域
P+、加速エネルギー15keV、ドーズ量3×1015cm−2
pMOS領域
B+、加速エネルギー4keV、ドーズ量3×1015cm−2
(3)第1及び第2のアニール処理
予備加熱温度:450℃
光源:キセノンフラッシュランプ
光のパルス幅:1ミリ秒
照射エネルギー密度:35J/cm2
波長選択光学フィルタ:300nm以下の波長成分を除去
実施例1で製造されたMOSFETのゲート電極50の膜厚は175nmであった。
〔比較例1〕
波長選択光学フィルタ7を使用しない以外は、照射エネルギー密度等その他の条件は実施例1と同一にして、MOSトランジスタを製造した。
〔比較例2〕
照射エネルギー密度を45J/cm2 とした以外は、比較例1と同一条件でMOSトランジスタを製造した。
図3(a)及び図3(b)は、横軸にゲート電圧(V)、縦軸にゲート容量(F/cm2 )をとり、実施例1及び比較例1で得られたMOSトランジスタにおけるゲート容量のゲート電圧依存性を表したグラフである。図3(a)及び(b)には、第1のアニール処理を従来のハロゲンランプを用いたRTA(900℃、10秒)によって行い、第2のアニール処理を従来のハロゲンランプを用いたRTA(1015℃、10秒)によって行って同様のMOSトランジスタを製造した場合の結果もあわせて示す。なお、図3(a)及び図3(b)を得るために行ったC−V測定は、図3(c)に示すように半導体基板1とゲート電極50との間に100kHzの交流電圧を印加して行った。
図3(a)及び図3(b)からわかるように、実施例1の場合、ゲート電圧2.5Vで約6×10−7F/cm2 のゲート容量が得られている。この値は、従来のハロゲンランプを用いたRTAによって製造されるMOSトランジスタのゲート容量値と同等程度であり、C−V曲線もほぼ一致している。これに対して比較例1では、ゲート電圧2.5Vでゲート容量が2×10−7〜3×10−7F/cm2 程度である。すなわち、実施例1に対して比較例1ではゲート容量が1/2未満に低下している。これは、比較例1のトランジスタでは、ゲート電極50下の絶縁膜3が見かけ上、厚く形成されていることを示唆している。キセノンフラッシュランプを用いてゲート電極50中に注入された不純物(P,B)を活性化させる際、短時間処理であるため、不純物(P,B)がゲート電極50深くまで拡散されずに、ゲート電極50の底に濃度の不十分なドーピング層が形成されたためと考えられる。仮に階段状の不純物分布を想定し、ゲート容量の実測値からゲート電極50の深いところで不純物濃度がゼロである領域を計算すると、その領域は、厚さ175nmのゲート電極50に対して20nm以上に及ぶ厚みを有すると見積もられる。
さらにこの結果を裏付けるデータが、図4に示したゲート電極50中の不純物濃度分布の図である。図4は、横軸にゲート電極50中の深さ(nm)、縦軸にボロン原子の数密度(cm−3)をとって、pMOS領域に形成したゲート電極50中における深さ方向の不純物濃度分布を示した図である。図4から、実施例1の場合には、不純物であるボロン原子が175nmの膜厚を有するゲート電極50にほぼ均一に含まれていることがわかる。対照的に比較例1では、ゲート電極50内で不純物濃度に変動があり、ゲート電極50の表面から底に向かって不純物の濃度が次第に減少していく傾向を示している。ゲート電極50の表面付近では逆に不純物濃度が実施例1の場合よりも大きい。
ゲート電極50の空乏化は、トランジスタの駆動力低下を招くだけでなく、トランジスタとして機能しない可能性もあり、実質的な解決が強く望まれる。比較例2は、比較例1に対してフラッシュランプ光の強度をより高めてゲート電極50の空乏化を抑えることを試みた例である。
比較例2では、特にここで具体的なデータを示さないが、光強度を高めたため、実施例1と同様なC−V特性が得られ、ゲート電極50の空乏化も実施例1と同程度に抑えることができる。しかし、他方で半導体基板1の表面温度が必要以上に高くなる。このため、エクステンション領域8,9の不純物が深部まで拡散してしまい、設計通りのMISトランジスタを製造することができない。図5は、横軸に半導体基板1の深さ(nm)、縦軸に注入したボロン原子の濃度(個/cm3)をとり、実施例1と比較例2について半導体基板1内の不純物分布を示したグラフである。比較例2では、不純物原子が拡散してしまったため、エクステンション領域8,9が深さ40nm付近にまで広がってしまっている。
以上の検討結果から分かるように、比較例1のように半導体基板1中の不純物の拡散を抑えるためにフラッシュランプの照射エネルギーを抑えてしまうと、ゲート電極50中の不純物の活性化が不十分で、ゲート電極50に空乏化した層が形成されてしまう。対照的に、比較例2のように空乏化を効果的に抑制するため、フラッシュランプの照射エネルギーを上げてしまうと、半導体基板1中の不純物をも拡散させてしまう。結局、単にフラッシュランプ光の光強度を調整するのみでは、ゲート電極50の空乏化の抑制、半導体基板1内の不純物原子の活性化、及び浅い拡散層の形成、といった複数の要求を満たすことが困難である。
図8は、Xeフラッシュランプの典型的な発光スペクトルである。横軸は波長(nm)、縦軸は任意単位である。Xeフラッシュランプが発するパルス光は、近紫外から近赤外領域に亘ってエネルギーを有する白色光である。他方図9は、横軸に波長(nm)、縦軸に消衰係数(k)をとり、結晶化の度合い(結晶化度、単位%)が異なる種々のシリコン材料について、近紫外から近赤外に亘る光の吸収のし易さを示したグラフである。消衰係数kは、波長をλとしたとき、光の吸収のし易さを示す吸収係数αと次式に示す密接な関係にある。
k=(λ/4π)α (1)
シリコンから成る材料であっても、その結晶化度によって、光の吸収特性は著しく異なる。図9から分かるように、結晶化度が増加する、すなわちシリコン材料がアモルファス相から順次結晶性が増すにつれて、370〜650nmの波長領域の消衰係数が減少し、一方で300nm以下の短波長側の消衰係数が増加することが分かる。特定の波長の光に着目すると、例えば波長が280nmの光は、単結晶性シリコンによって最も吸収されやすく、結晶化度が小さくなるに従って吸収されにくくなり、アモルファス状態のシリコン(a−Si)はこの波長の光を最も吸収しにくい。また可視光領域、例えばおおよそ370〜650nmの波長を有する光は、a−Siによって最も吸収されやすく、結晶化度が大きくなるほど吸収されにくくなる。単結晶シリコンはこの可視領域の光を最も吸収しない。
第1の実施の形態に係るMISトランジスタの製造方法は、ゲート電極50と半導体基板1とにおいて、このような結晶化度の相違に基づく吸収波長の相違を積極的に利用して、従来から望まれてきた課題の解決を図るものである。
波長が300nm程度より小さい光、例えば波長が280nm付近の光は、ゲート電極50に用いられるアモルファスシリコンや多結晶シリコンのような結晶性が不完全なシリコン材料によって吸収され難いが、半導体基板1に用いられる単結晶シリコンのように結晶の完全性の高いシリコン材料には吸収されやすい。このため、この短波長領域の光を照射光19から削減すれば、半導体基板1に対するエネルギー投入量を余分に減少させることができる。
逆に、波長が300nm程度以上の、例えば、370〜650nmの波長領域では、ゲート電極50に用いられるアモルファスシリコンや多結晶シリコンのような結晶性が不完全のものは光を吸収し易く、半導体基板に用いられる単結晶シリコンのように完全性の高いものは光を吸収し難い。従って、この長波長領域の光は削減せず、短波長領域の光のみを照射光19から削減すれば、単一の照射光19において、結晶性のより低いゲート電極50と結晶性のより高い半導体基板1とで、フラッシュランプ光を用いたアニール効果の調整を図ることができる。
第1の実施の形態では、半導体基板1に比べ、アモルファスシリコン、多結晶シリコンなどの結晶化度のより低いシリコン材料からなるゲート電極50が吸収し易い長波長領域の光を選択してアニール処理を行う。このため、第1の実施の形態に係るMISトランジスタの製造方法によれば、ポリシリコン層4が効率良く加熱され、ゲート空乏化が抑制される。なおかつ、半導体基板1中においては、不純物の拡散が抑制され、低抵抗を有する浅い拡散領域が得られる。
なお、ゲート空乏化を抑制するために、ゲート電極50内に不純物イオンを注入する際、不純物イオンの加速エネルギーを高めてイオン注入を行うことが考えられる。加速エネルギーを高めて、イオン注入によるポリシリコン膜4への不純物原子の進入深さと、半導体基板1への不純物原子の進入深さとがともに適正範囲に収まる加速エネルギーが見いだせれば、ゲート電極50においても半導体基板1においても良好な結果が得られるはずである。しかし、実際に加速エネルギーを上げてイオン注入を行うと、エクステンション領域8,9、及びソース・ドレイン領域14,15も深くなることが避けられない。この場合には更に横方向の拡散も進行して、ショートチャネル効果を誘発等の問題が発生する。さらに、ゲート電極50を通過してゲート絶縁層3内あるいはその下の半導体基板1の表面領域にまで不純物が拡散し、トランジスタの閾値電圧を変動させる問題も発生しかねない。
ハロゲンランプを用いたRTA処理によってゲート電極50内の空乏化を回避することは可能である。この点は図3(a)及び図3(b)を参照しながら既に説明したとおりである。しかし、この場合、ゲート電極50における空乏化の抑制と半導体基板1における活性化とは両立しない。ゲート電極50において不純物を十分拡散させ、有意に空乏化を抑制しようとすれば、ハロゲンランプを用いて1000℃以上のアニール処理が少なくとも10秒程度は必要である。数十ナノメートルの浅い不純物注入深度を達成しなければならない近年のMISトランジスタでは、10秒の加熱時間はきわめて長く、シリコン半導体基板1中に注入されたエクステンション領域8,9及びソース・ドレイン領域14,15の不純物は著しく拡散する。結果として、ショートチャネル効果を引き起こしてトランジスタとしての機能を失ってしまい、やはり第1の実施の形態に係るMISトランジスタの製造方法に依らなければ、良好な結果を得ることはできない。
〔基板へのダメージ発生〕
フラッシュランプ光によるアニール処理は短時間の高温プロセスであって、半導体基板1はその間急激な昇/降温、それに伴う応力発生を経験し、過酷な状況におかれる。このため、アニール処理に伴う変形、結晶転位や積層欠陥の発生など半導体基板1に発生し得る種々ダメージの点からもプロセスを評価することが望ましい。
実施例1、比較例1及び比較例2で作製した試料を微分干渉顕微鏡及び透過型電子顕微鏡(TEM)で観察し、半導体基板1表面の変形、結晶転位、積層欠陥の発生について評価を行った。この結果、実施例1ではこれらのダメージは観察されなかったのに対して、比較例1及び比較例2ではともに、シリコンの部分的な溶融の形跡を示す表面変形、転位、積層欠陥が形成されていることが分かった。
不純物をイオン注入した半導体基板1に対してフラッシュランプ光を照射して、注入した不純物イオンの活性化を図るとき、フラッシュランプ光の照射エネルギーが小さすぎると活性化が不十分となる。しかし、大きすぎるとダメージの発生につながる。このため、フラッシュランプ光を照射して半導体基板1のアニール処理を行うためには、注入した不純物原子の拡散の問題とともに、ダメージ発生の観点からも、照射エネルギーの上限を考慮しなければならない。
図6は、半導体基板1に対し、波長選択光学フィルタ7を装着したフラッシュランプ光19(パルス幅は1ミリ秒)を照射を行う場合において、活性化の達成の観点から下限を定め、ダメージの発生回避の観点から上限を定めて、フラッシュランプ光19の照射可能なエネルギー密度範囲(プロセスウィンド)を示した図である。なお、波長選択フィルタ7は300nm以下の波長成分をカットするものを使用した。実施例1は、半導体基板1の予備加熱温度が450℃、照射エネルギー密度が35J/cm2 の条件で行ったが、これは図示したプロセスウィンド内に含まれる。
図7は、波長選択光学フィルタ7を装着せず、フラッシュランプからのパルス光19(パルス幅は1ミリ秒)をそのまま半導体基板1に照射する場合の図である。比較例1は、予備加熱温度が450℃、照射エネルギー密度が35J/cm2 の条件で、比較例2は、予備加熱温度が450℃、照射エネルギー密度が45J/cm2の条件で行ったが、これらは図示したプロセスウィンドの上部で、範囲外に位置する。
図6及び図7から、波長選択光学フィルタ7の使用の有無に関わらず、予備加熱温度が高いほど活性化に必要な照射エネルギーは低く抑えられる。しかし、同時に半導体基板1中にダメージが発生する照射エネルギーも小さくなることが分かる。但し、波長選択光学フィルタ7を使用した方がプロセスウィンドウ(プロセス条件)はより広い。
波長選択光学フィルタ7を用いず、図8に示されるようなフラッシュランプからの光19をそのままアニール処理に用いる場合には、図9に示されるように波長370nm以下の短波長側の、結晶性シリコンが高い吸収係数を示す領域の光、特にシリコン(Si)のバンド構造の臨界点に寄与する波長270nm付近の光が、主に半導体基板1内に吸収されることになる。
図10は、単一波長光が多結晶シリコンから形成されたゲート電極50及び素子分離領域(STI)において屈折した場合の伝搬波の山と谷、さらに隣接するゲート電極50及びSTIにおける屈折波同士の干渉により生じた光エネルギーが集中するホットスポットの位置を示す概念図である。フラッシュランプ光をそのまま用いた場合には、光の干渉性が高まるので、図10に示すようなホットスポットが半導体基板1内に発生し、アニール処理に伴って発生する基板ダメージ(割れ、部分的な溶融、スリップ、積層欠陥、転位など)の原因になる。
波長選択光学フィルタ7を用いた場合には、吸収係数の特異点を避けた緩やかな変化を示すスペクトルの波長領域(370〜650nm)を選択してアニール処理しているため、半導体基板1内での光の干渉性は弱まり、ホットスポットの発生及び強度を低減できるので基板ダメージの抑制効果がある。
第1の実施の形態にかかるMISトランジスタの製造方法に依れば、スリップ、クラック発生など基板へのダメージを与えることなく、ゲート空乏化を抑制するとともに、高濃度で浅い拡散領域を形成することができる。しかもこのような結果を得ることができる条件範囲(プロセスウィンド)は大幅に拡張されている。第1の実施の形態のこのような特徴は、プロセスの安定化に繋がる。このため、次世代LSIの性能を大幅に引き出せる微細なMISトランジスタを製造することができる。
(第2の実施の形態)
第2の実施の形態に係る半導体装置の製造方法は、一般にアニール処理温度及び時間の異なる複数のアニール処理工程を含む。エクステンション領域及び深いソース・ドレイン領域を形成する前に、半導体基板表面に形成したポリシリコン層に不純物をイオン注入し、アニール処理してゲート電極を形成する。アニール処理は低温かつ長時間アニールであることが望ましい。その後に、半導体基板の露出面を作り、露出面から半導体基板中へ不純物をイオン注入し、かつフラッシュランプ光などを用いた高輝度且つ極短時間のアニール処理を行って、エクステンション領域及び深いソース・ドレイン領域を形成する。典型的には、エクステンション領域及び深いソース・ドレイン領域は、半導体基板表面に選択的に形成されたゲート電極、或いはさらにその側壁に形成した側壁スペーサによるマスク効果によって、半導体基板への不純物のイオン注入及びその後のアニール処理の工程を経て、自己整合的に形成される。
第2の実施の形態は、第1の実施の形態と異なり、波長選択光学フィルタを用いてフラッシュランプ光の波長分布を調整することは必要としない。第2の実施の形態によっても低抵抗且つ浅い不純物拡散領域を形成し、同時に多結晶ゲート電極の空乏化を防ぐことができる。
まず、通常のCMOSトランジスタの製造方法に従って、図11(a)に示すように、シリコン単結晶からなる半導体基板21のnチャネルMOSFETの形成予定領域(以下、nMOS領域という)にp型ウエル領域(p−well)、pチャネルMOSFETの形成予定領域(以下、pMOS領域という)にn型ウエル領域を形成する。また、シリコン酸化膜などが埋め込まれたSTIなどの素子分離領域22を形成する。半導体基板21及び素子分離領域22の表面には、全面にわたってシリコン酸化膜などのゲート絶縁層23を形成する。
図11(b)に示すように、ゲート絶縁層23の上にさらにポリシリコン層24を成膜する。さらにポリシリコン層24の上に、pMOS領域に限定してフォトレジスト膜36を形成する。フォトレジスト膜36をマスクとして、nMOS領域に存在するポリシリコン層24にn型不純物となるV族原子、例えば燐原子のイオン(P+)を1019cm−3以上の濃度となるようにイオン注入する(nMOS領域の第1のアニール処理)。
フォトレジスト36を除去した後、図11(c)に示すようにnMOS領域のポリシリコン層24の上にフォトレジスト膜37を形成する。フォトレジスト膜37をマスクとして、pMOS領域に存在するポリシリコン層24にp型不純物となるIII族原子、例えばボロン原子のイオン(B+)を1019cm−3以上の濃度となるようにイオン注入する(pMOS領域の第1のアニール処理)。
フォトレジスト37を除去してポリシリコン層24を露出させた後、ポリシリコン層24及びゲート絶縁層23を指向性の強いエッチング方法、例えば反応性イオンエッチング(RIE)法によって選択的に加工する。その結果、図11(d)に示されるように、半導体基板21の上に選択形成されたゲート絶縁層23とポリシリコン層24とから成る積層構造を得る。
さらにアニール処理を行って、注入した不純物をポリシリコン層24全体に均一に拡散させてゲート電極25を形成する(第1のアニール処理)。第1のアニール処理は低温長時間アニールであってよく、例えば1000℃の加熱時間で少なくとも10秒程度である。一般的には、均一に拡散及び活性化させるために望ましいアニール処理条件は、発明者らによって経験的に見いだされている。図17は、横軸に加熱温度T(℃)、縦軸にアニール処理時間t(秒)をとって、この範囲を示した図である。境界の実線で区分され、斜線で示した領域が、エネルギー的に十分な処理条件の範囲である。これを外れた領域では加熱時間又は加熱温度が不足し、ゲート空乏化が起こる恐れがある。従って、望ましくは、アニール処理は、少なくとも斜線で示した領域で行う。斜線の領域はまた次式で表すことができる。
t≧5×10−8exp[2.21×104/(T+275)] (2)
第1のアニール処理は、ポリシリコン層24及びゲート絶縁層23の選択的加工の前に行ってもよい。この場合には、アニール処理の後にポリシリコン層24及びゲート絶縁層23の選択加工を行う。
第1のアニール処理の後、図12(a)に示されるように、pMOS領域に限定してフォトレジスト38を形成する。フォトレジスト38及びnMOS領域のゲート電極25をマスクとして、露出したnMOS領域の半導体基板21表面にn型不純物となる原子のイオン、例えば砒素イオン(As+)を注入する(nMOS領域の第2のイオン注入)。nMOS領域の第2のイオン注入によって、nMOS領域の半導体基板21にゲート電極25の端部に隣接した不純物領域26が形成される。この時、nMOS領域のゲート電極25中にもイオン注入される。
フォトレジスト38を除去した後、図12(b)に示されるようにnMOS領域に限定してフォトレジスト39を形成する。フォトレジスト39及びpMOS領域のゲート電極25をマスクとして、露出したpMOS領域の半導体基板21表面に、p型の不純物となる原子のイオン、例えばボロンイオン(B+)をイオン注入する(pMOS領域の第2のイオン注入)。pMOS領域の第2のイオン注入によって、pMOS領域の半導体基板21に、ゲート電極25の端部に隣接した不純物領域27が形成される。この時、pMOS領域のゲート電極25中にもイオン注入される。
フォトレジスト39を除去した後、例えば450℃程度の温度に加熱した状態で、図12(c)に示されるように半導体基板21の上方からフラッシュランプの光40を照射する(第2のアニール処理)。フラッシュランプとしてはキセノンフラッシュランプが望ましい。
第2のアニール処理によって、イオン注入された不純物元素が活性化されるとともに、不純物領域26,27の結晶欠陥が回復し、ゲート電極25の端部に隣接する浅いソース・ドレイン領域、すなわちエクステンション領域28,29が形成される。
注入された不純物を高濃度に活性化させるためには、第2のアニール処理はフラッシュランプ光の照射によることが望ましい。しかし、ハロゲンランプを用いたRTA法によって行うこともできる。この場合のアニール条件は、例えば基板温度が900℃以下、加熱時間は30秒以下が望ましい。半導体基板に注入された不純物の拡散を抑え、かつ活性化させることができる望ましい第2のアニール処理の条件は、発明者らによって経験的に見いだされており、一般には図18のように示される。図中、斜線で示した領域が望ましい領域であって、次式で表すことができる。
t≦6×10−13exp[3.74×104/(T+275)] (式3)
ハロゲンランプによっても、不純物が半導体基板21深くまで拡散することなく、不純物元素が活性化されると共に、不純物領域26,27の結晶欠陥が回復し、エクステンション領域28,29を形成することができる。
第2のアニール処理の後、CVD法等の膜堆積方法によって、シリコン窒化(Si3N4)膜30及びシリコン酸化(SiO2 )膜31を、試料の全面にこの順に堆積する。その後、図12(d)に示すように、指向性の強いエッチング方法、例えばRIE法によって、シリコン窒化膜30及びシリコン酸化膜31をゲート電極25の側壁に選択的に残置させ、多層構造の側壁スペーサを形成する。
図13(a)に示すように、pMOS領域に限定してフォトレジスト41を形成する。フォトレジスト41、nMOS領域のゲート電極25、及び選択残置したシリコン窒化膜30とシリコン酸化膜31とからなる側壁スペーサをマスクとして、nMOS領域にn型不純物となるV族原子のイオン、例えばP+ をイオン注入する(nMOS領域の第3のイオン注入)。nMOS領域の第3のイオン注入により、nMOS領域において、ゲート電極25の端部から離間した深い不純物領域32が形成される。
フォトレジスト41を除去した後、図13(b)に示されるように、nMOS領域に限定してフォトレジスト42を形成する。フォトレジスト42、pMOS領域のゲート電極25、及びシリコン窒化膜30とシリコン酸化膜31からなる側壁スペーサをマスクとして、p型不純物となるIII族原子のイオン、例えばB+をイオン注入する(pMOS領域の第3のイオン注入)。pMOS領域の第3のイオン注入により、pMOS領域において、ゲート電極25の端部から離間した深い不純物領域33が形成される。
フォトレジスト42を除去した後、試料全体を例えば450℃に予備加熱した状態で、図13(c)に示すようにフラッシュランプの光43を試料の全面に照射する(第3のアニール処理)。予備加熱温度は、300〜600℃の範囲で設定することが望ましい。予備加熱温度が600℃を越えると不純物原子が拡散したり、二次欠陥が成長してしまうため好ましくない。フラッシュランプとしてはキセノンフラッシュランプが望ましい。また、フラッシュランプのパルス幅は、第1の実施の形態で説明した理由と同様の理由で、0.1〜100ミリ秒程度が望ましい。この光照射により、イオン注入された不純物元素が活性化されるとともに、不純物領域32,33の結晶欠陥が回復し、ゲート電極25の端部から離間した深いソース・ドレイン領域34,35が形成される。
この後の工程は図示しないが、例えば常圧CVD法により成膜温度400℃で、半導体基板21全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開口し、ソース・ドレイン電極及びゲート電極25に配線を形成する。
本発明の第2の実施の形態に係るMISトランジスタの製造方法によれば、半導体基板21に不純物を注入する前にゲート電極25となる上層のポリシリコン層24に不純物を注入し、不純物を拡散し及び活性化させているので、ゲート電極25の空乏化を抑制しながら低抵抗且つ浅い不純物拡散領域28,29が形成できる上に、半導体基板21に形成されるゲート電極25の不純物領域を十分に拡散及び活性化することができるようになり、不純物のプロファイルを精度良く制御することが可能になる。従って、微細化に対応した高性能なMISトランジスタを安定且つ容易に製造することができる。
〔実施例2〕
第2の実施の形態を以下の具体的条件で実施した。
第1のイオン注入を、nMOS領域では、P+を加速エネルギー10keVで、半導体基板21中の濃度が1×1020cm−3になるまで、pMOS領域では、B+を加速エネルギー4keVで、半導体基板21中の濃度が1×1020cm−3になるまで実行した。第1のアニール処理については、ハロゲンランプ光を半導体基板21の上から照射することによって、1000℃、10秒程度の加熱を行った。
第2のイオン注入は、As+を加速エネルギー1keV、ドーズ量1×1015cm−2 で、B+を加速エネルギー0.2keV、ドーズ量1×1015cm−2 で行った。第2のアニール処理は、基板の予備加熱温度450℃、キセノンフラッシュランプ光を照射時間1ミリ秒、エネルギー密度28J/cm2で行った。
第3のイオン注入は、nMOS領域においては、P+を15keV、ドーズ量3×1015cm−2で、pMOS領域においては、B+ を4keV、3×1015cm−2で行った。第3のアニール処理は、基板の予備加熱温度450℃、キセノンフラッシュランプ光を照射時間1ミリ秒、エネルギー密度28J/cm2で行った。実施例2によって製造されたMOSトランジスタのゲート電極25の膜厚は150nmであった。
〔比較例3〕
第1のイオン注入を行わなかった以外は、実施例2と同じ工程を経て半導体装置を製造した。これを比較例3とする。
図14(a)及び図14(b)は、横軸にゲート電圧(V)、縦軸にゲート容量(mF/cm2 )をとって、実施例2及び比較例3で得られたMOSFETのゲート容量を示す。図14(a)はnチャネルMOSFETについて、図14(b)はpチャネルMOSFETについてのものであり、いずれも周波数100kHzの交流電圧を半導体基板21とゲート電極25との間に印可して得られた測定結果である。
図14(a)及び図14(b)から理解されるように、nチャネル型のMOSFETの場合、ゲート電圧が例えば+1.5Vの時、実施例2ではゲート容量は約1.1mF/cm2 であるのに対して、比較例3では0.13mF/cm2 と極めて低い。pチャネル型のMOSFETの場合も同様であって、ゲート電圧が例えば−1.5Vの時、実施例2では約1.0mF/cm2 であるのに対して、比較例3では0.2mF/cm2 である。
この結果は、第1のイオン注入を行わなかったことに起因して比較例3では、ゲート絶縁層23が見かけ上、厚く形成されていることを示唆する。キセノンフラッシュランプを用いてポリシリコン層24中に注入された不純物(P,B)を活性化させる際、高温である時間が短時間すぎ、不純物(P,B)がポリシリコン膜24の底深くにまで拡散されずに、ポリシリコン膜24の下方部分に濃度の不十分なドーピング層が形成されてしまったためと考えられる。仮に階段状の不純物分布を想定し、ゲート容量の実測値からゲート電極25の深いところで不純物濃度が実質的にゼロのである領域を計算すると、その領域は、厚さ150nmのゲート電極25に対して少なくとも20nmの厚みを有すると見積もられる。
さらにこの結論を裏付けるため、ゲート電極25内の不純物の濃度分布を二次イオン質量分析法(SIMS)によって調べた。結果を図15(a)及び(b)に示す。図15(a)及び(b)は、横軸にゲート電極25内部の深さ、すなわちゲート電極25の最上部からの下方に測った距離(nm)、縦軸に不純物濃度(cm−3)をとって、ゲート電極25内部での不純物原子の分布の様子を示した図である。図15(a)は、nチャネルMOSFETについて、図15(b)は、pチャネルMOSFETについてのデータである。
図15(a)及び(b)から理解されるように、実施例2の場合には、ゲート電極25の表面近傍及びゲート絶縁層23との接する界面付近の特異点を除き、不純物である燐又はボロンの原子が150nmの膜厚を有するゲート電極25に、ほぼ均一に分布している。対照的に比較例3では、ゲート電極25内で不純物濃度が全く一定に定まらず、表面付近からゲート絶縁層23と接する界面付近まで不純物濃度が徐々に低下する傾向を示す。このようなゲート電極25内での不純物濃度の低下がゲート電極25の空乏化を招き、ゲート絶縁層23の実質的な膜厚増大となってトランジスタの電気的特性に現れる。
なお、第3のアニール処理はハロゲンランプによるRTAでなく、フラッシュランプの発光を用いて実行する。但し、第1の実施の形態の場合のように波長選択光学フィルタなどを用いた波長変更は必要でない。ハロゲンランプによるRTAで第3のアニールを実行し、ゲート空乏化を抑制し、かつゲート電極25の所望の抵抗値を得ようとすると、アニール温度1000℃以上、加熱時間が少なくとも10秒程度は必要とされる。
図16(a)及び(b)は、ハロゲンランプを用いたRTA処理によって第3のアニール処理を実行した場合と、実施例2の場合とにおける、エクステンション領域28,29内の不純物濃度プロファイルを示した図である。図16(a)は、nチャネルのMOSFETの場合、図16(b)は、pチャネルのMOSFETの場合であって、ともに横軸に半導体基板21表面からの深さ(nm)、縦軸に不純物原子の濃度(cm-3)をとって示したものである。ハロゲンランプを用いたRTA処理の場合は、実施例2の場合と比較し、加熱時間が10秒と非常に長い。このため、この時間内に、浅く注入した不純物原子が更に深部に拡散し、エクステンション領域28,29が2倍以上の深くにまで広がってしまう。
第2の実施の形態では、シリコン単結晶からなる半導体基板21に不純物をイオン注入する前に、半導体基板21上に形成されたポリシリコン層24に不純物をイオン注入して、予め十分に拡散及び活性化処理を行う。この後半導体基板21中の不純物は強すぎない適正なエネルギー密度を有するフラッシュランプ光によって、短時間内に活性化処理を行う。このため、エクステンション領域28,29内の不純物の接合深さ(不純物原子濃度が1018cm−3程度以上の領域)は20nm以下に抑えられ、拡散層抵抗の低減化も図れ、同時にゲート電極の空乏化も回避することができる。
第2の実施の形態によれば、ゲート空乏化を防止しつつ、ショートチャネル効果の影響も低減させることが可能である。さらに、次世代LSIの性能を大幅に引き出せる微細なMOSトランジスタを容易に製造することができる。
以上、好ましい実施の形態を挙げて本発明を説明した。しかし、本発明はこれらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない範囲で種々変形が可能である。
例えば、第1の実施の形態では、ゲート電極の形成とソース・ドレイン拡散領域の形成方法に適用した場合について、本発明を説明した。しかし、本発明はこれに限定されるものではなく、チャネル領域の形成やゲート酸化膜の形成、その他アニール処理が必要な工程にも適用可能である。また、光源としてフラッシュランプを使ったアニール装置の場合について説明したが、本発明はこれに限定されるものではない。可視領域から紫外領域に亘って発光する光源ランプを用いる場合にも勿論適用することが可能である。
更に、第1の実施の形態では、波長選択手段として光学フィルタを用いたが、光源として用いたフラッシュランプに封入されるガス量(すなわちガス圧)を調整する手段を用いることができる。即ち、フラッシュランプのガス封入量と発せられる光の波長特性との関係を把握して置き、半導体基板の所定のアニール処理に必要な光の波長特性を決め、その波長特性からフラッシュランプに封入するガスのガス量を決定する。決定した量のガスを封入してフラッシュランプを光源として用いる方法も本発明の範囲に含まれる。
第2の実施の形態では、不純物を添加しない多結晶シリコンを成膜した後、nMOS領域及びpMOS領域に各々n型不純物及びp型不純物をイオン注入で打ち分けてゲート電極を作成した。しかし、ポリシリコン層の成膜時に半導体基板の全面にP+をドーピングして、その後pMOS領域のみにB+をイオン注入することによってpMOS領域をn型からp型の導電型に変えてもよい。或いは、B+を先に半導体基板の全面にドーピングしておいて、その後にnMOS領域のみにP+をイオン注入することによってnMOS領域をp型からn型の導電型に変えてもよい。
フラッシュランプ以外の光源を用いることも可能である。Xeランプ以外の光源には、具体的には例えば、エキシマレーザーやYAGレーザー、メタルハライドランプ、Krランプ、或いは水銀ランプ、水素ランプを用いることが可能である。YAGレーザーやエキシマレーザー等を用いる場合、さらにこれらを励起源とした色素レーザーによって、出射光に波長選択光学フィルタと同様の波長選択性をもたせることができる。照射時間は100ミリ秒以下、より望ましくは10ミリ秒以下で調整できる光源が望ましい。