以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本発明の実施の形態に係る熱処理装置は、図1に示すように、シリコン(Si)等の半導体基板1に注入された不純物を活性化するための熱処理を行う処理室30と、処理室30内に配置され、半導体基板1を載置するサセプタ31と、処理室30に雰囲気ガスを供給する導入配管35と、処理室30から雰囲気ガスを排気する排気配管36と、処理室30の上部にサセプタ31に対向して配置される透明窓37と、透明窓37から半導体基板1表面をパルス状に光照射する光源38とを備えている。
処理室30は、例えばステンレススチール等の金属製である。半導体基板1を載置するサセプタ31は、処理室30の底部に垂直に設置された支持軸33の上部に配置されている。サセプタ31には、アルミニウムナイトライド(AlN)、セラミックスあるいは石英等が用いられ、サセプタ31の内部に半導体基板1を加熱する加熱源32が備えられている。サセプタ31としては、AlN、セラミックスあるいはステンレススチール等の表面を石英で保護したものでもよい。加熱源32としては、ニクロム線等の埋め込み金属ヒータや加熱ランプ等が用いられ、処理室30の外部に設置されている制御システム(図示省略)により温度制御が行われる。支持軸33は、制御システムによりサセプタ31を回転させることも可能である。導入配管35には、半導体基板1の熱処理時に供給する不活性ガス等のガス源を備えるガス供給系34が接続されている。
更に、処理室30上には、半導体基板1表面をパルス状に光照射して加熱するフラッシュランプ等の光源38が、合成石英等の透明窓37を介して配置されている。光源38には、光源38を極短パルス状に駆動するパルス電源等の光源電源39が接続されている。透明窓37は、半導体基板1を照射する光源38の出射光を透過させると共に、処理室30を光源38から隔離して気密保持の働きもする。
光源38に用いているXeフラッシュランプによる加熱の温度プロファイルは、図2に示すように、RTAで使用されるハロゲンランプ等の赤外線ランプに比べて急峻な温度上昇と温度降下が得られる。Xeフラッシュランプの発光スペクトルは、白色光に近く、ピーク波長は、400nm〜500nmである。なお、半導体基板1の表面温度は、高速パイロメータにより測定している。例えば、ハロゲンランプ光では、500℃〜1050℃間の昇降温時間は10秒以上、例えば約15秒である。その上、950℃〜1050℃の100℃間の昇/降温時間が2〜3秒必要である。一方、フラッシュランプ光では、450℃〜1200℃間の昇降温時間は、0.1m秒〜100m秒、望ましくは0.5m秒〜50m秒の間である。昇/降温時間が0.1m秒未満では、最高到達温度が900℃未満となり、半導体基板1に注入された不純物の活性化が不十分となる。また、昇/降温時間が100m秒を越えると、到達温度が1400℃を越えてしまう。半導体基板1が1400℃を越えて加熱されると、注入された不純物の拡散が顕著となる。その結果、半導体基板1に注入された不純物の拡散のために、半導体基板1の表面近傍に浅いpn接合を形成することが困難となる。
本発明の実施の形態のフラッシュランプ光では、図3に示すように、450℃〜1050℃間の昇降温時間は、約5m秒である。また、950℃〜1050℃の100℃間の昇/降温時間は、例えば約1m秒である。したがって、本発明の実施の形態によれば、半導体基板1に注入された不純物の活性化熱処理を、例えば900℃以上の高温で極短時間で実施することができるため、活性化熱処理による不純物の拡散長を5nm以下にでき、浅いpn接合の形成が可能になる。なお、活性化熱処理では、サセプタ31に載置された半導体基板1は、加熱源32により、例えば300〜600℃、望ましくは400〜500℃の範囲で予備加熱されている。予備加熱時間は、例えば10秒〜120秒程度が望ましい。予備加熱により、イオン注入によって半導体基板1に形成される損傷層が半導体基板1の表面までは回復されない温度と時間に設定されている。また、予備加熱温度が300℃より低いと、最高到達温度が900℃未満となる場合があり、半導体基板1に注入された不純物の活性化が不十分となる。また、予備加熱温度が600℃を越えると、到達温度が1400℃より高くなり、注入された不純物の拡散のために、半導体基板1の表面近傍に浅いpn接合を形成することが困難となる。
本発明の実施の形態に係る不純物添加方法では、半導体基板1に、導電性に寄与する第1不純物元素よりも原子量が小さく、且つ導電性に寄与しない第2不純物元素のイオンを注入して半導体基板の表面近傍に損傷層を形成する。損傷層を通して半導体基板に第1不純物元素のイオンを注入して不純物注入層を形成する。その後、半導体基板表面を0.1m秒〜100m秒のパルス幅で加熱して、第1不純物元素のイオンを活性化させる。本発明の実施の形態に係る不純物添加方法を、半導体装置のpMOSトランジスタの製造工程を例にして説明する。
(イ)まず、例えばp型Si等の半導体基板1にn型不純物のV族原子、例えばAsをイオン注入し、nウェル層3が形成される。nウェル層3の周囲に、フォトリソグラフィ及び反応性イオンエッチング(RIE)法等を用いてトレンチが形成される。設けられたトレンチに、例えば減圧気相成長(LPCVD)法により酸化シリコン(SiO2)等の絶縁膜が堆積して埋め込まれる。その後、化学機械研磨(CMP)法等により半導体基板1表面に堆積した絶縁膜を除去し、図4に示すように、素子分離領域4が形成される。素子分離領域4の間に素子領域が形成される。
(ロ)半導体基板1の素子領域表面に、例えば熱酸化膜等の絶縁膜が形成される。絶縁膜上に、例えばLPCVD法により多結晶Si(poly−Si)膜が堆積される。フォトリソグラフィ及びRIE法によりpoly−Si膜及び絶縁膜を選択的に除去し、図5に示すように、ゲート電極6及びゲート絶縁膜5が形成される。
(ハ)ゲート電極6をマスクとして、半導体基板1が露出した表面にプラズマイオン注入法により、半導体基板1の導電性に寄与する第1不純物元素よりも原子量が小さく、且つ導電性に寄与しない第2不純物元素、例えばヘリウム(He)のイオンが注入される。プラズマイオン注入法では、減圧下のプラズマイオン注入装置に導入されたHeガスが高周波電力によりプラズマ化される。発生したプラズマに対して、負の高パルス電圧が印加されたステージに搭載された半導体基板1の周囲にイオンシースが形成される。プラズマ中のHe+がイオンシース内で、例えば100eVの加速エネルギで加速され、1×1015cm-2のドーズ量で半導体基板1に注入される。その結果、図6に示すように、ゲート絶縁膜5の両端及び素子分離領域4の間に、半導体基板1の表面から15nm以下、例えば約10nmの深さの非晶質化した損傷層7が形成される。注入されたHeのピーク濃度は、1×1019cm-3〜1×1021cm-3である。Heのプラズマイオン注入の過程で、プラズマに曝された半導体基板1、ゲート電極6、及び素子分離領域4のそれぞれの表面がスパッタされて、微細な凹凸が形成される。形成された凹凸の周期は、ゲート電極6や素子分離領域4のパターン周期に比べ小さい。例えば、パターン周期は100nm〜1000nmと、フラッシュランプ光のピーク波長の400nm〜500nmに近い。一方、形成された凹凸の周期は、フラッシュランプ光のピーク波長の1/10以下である。
(ニ)引き続き、Heガスに代えて、半導体基板1の導電性に寄与する第1不純物元素、例えばBを含むジボラン(B2H6)やデカボラン(B10H14)等の水素化ボロンガスがプラズマイオン注入装置に導入される。プラズマイオン注入法によりゲート電極6をマスクとして、半導体基板1に形成された損傷層7を通してB+が、例えば加速エネルギが200eV、ドーズ量が1×1015cm-2で注入される。Bのプラズマイオン注入により、図7に示すように、ゲート絶縁膜5の両端及び素子分離領域4の間に、半導体基板1の表面から約15nmの深さの不純物注入層9が形成される。また、半導体基板1、ゲート電極6、及び素子分離領域4のそれぞれの表面には、Bが堆積した不純物層21が形成される。
(ホ)半導体基板1を、図1に示した熱処理装置のサセプタ31に載置する。活性化熱処理では、サセプタ31の加熱源32により半導体基板1が裏面側から、例えば450℃で予備加熱される。半導体基板1を450℃の予備加熱温度で維持しながら、光源38のフラッシュランプ光を半導体基板1の表面側から、例えばパルス幅が1ms及び照射エネルギが25J/cm2の条件で照射して活性化熱処理が行われる。活性化熱処理により、不純物注入層9及び損傷層7の再結晶化中に注入されたBが格子位置に置換して取り込まれ、活性化する。その結果、図8に示すように、ゲート絶縁膜5の両端及び素子分離領域4の間にp型のエクステンション領域11が形成される。なお、半導体基板1、ゲート電極6、及び素子分離領域4のそれぞれの表面に堆積した不純物層21の一部は、活性化熱処理により気化したり、あるいはエクステンション領域11の中に拡散する。表面に残留した不純物層21は、ウェットあるいはドライエッチング等により除去される。
本発明の実施の形態に係る不純物添加方法によれば、図6に示したように、Heのプラズマイオン注入の過程で非晶質化した損傷層7が形成される。また、プラズマイオン注入の過程で、図7に示したように、不純物注入層9、ゲート電極6、及び素子分離領域4のそれぞれの表面には、スパッタによる微細な凹凸が形成され、また、不純物層21が堆積している。フラッシュランプ光に対する損傷層7の吸収係数は、単結晶の半導体基板1よりも増加する。また、不純物注入層9、ゲート電極6、及び素子分離領域4のそれぞれの表面には、不純物層21が堆積しているため、異種材料間のフラッシュランプ光の吸収効率の差が均等化される。更に、不純物注入層9、ゲート電極6、及び素子分離領域4のそれぞれの表面に形成された微細な凹凸は、ゲート電極6及び素子分離領域4の繰り返しパターンよりも短い周期である。微細な凹凸を介して入射したフラッシュランプ光は、不純物注入層9、ゲート電極6、及び素子分離領域4のそれぞれの内部でランダムな方向に散乱される。このように、不純物注入層9でのフラッシュランプ光の吸収係数が増大する。不純物注入層9に注入された不純物の活性化熱処理では、照射エネルギは25J/cm2と、通常必要とされる30J/cm2以上の照射エネルギに比べ小さくでき、異種材料間の熱特性の相異による熱応力が抑制される。また、半導体基板1に入射したフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。その結果、半導体基板に発生する結晶欠陥を抑制して、浅いpn接合を形成することが可能となる。なお、上記の説明では、損傷層7は非晶質化しているとしている。しかし、損傷層7は、完全に非晶質化していなくてもよい。例えば、結晶欠陥を多数含み一部が非晶質化した層でもよい。また、結晶欠陥を多数含んだ単結晶層であってもよい。結晶欠陥により、フラッシュランプ光の吸収係数は増加するためである。
本発明の実施の形態に係る不純物添加方法の説明では、損傷層7及び不純物注入層9は、プラズマイオン注入法により形成している。しかし、通常のビームラインイオン注入法を用いることも可能である。例えば、イオン化室で第2不純物元素、例えばHeガスをプラズマ化させ、図9に示すように、ゲート電極6をマスクとしてHe+が注入される。Heのイオン注入の条件は、例えば、加速エネルギが0.1keVで、ドーズ量が1×1015cm-2である。He+は、例えば半導体基板1の表面から約10nmの深さ及び1×1019cm-3〜1×1021cm-3の濃度で注入される。その結果、ゲート絶縁膜5の両端及び素子分離領域4の間に、半導体基板1の表面から約10nmの深さの非晶質化した損傷層17が形成される。引き続き、第1不純物元素としてp型不純物となるIII族元素、例えばBがイオン化され、図10に示すように、ゲート電極6をマスクとしてB+が注入される。Bのイオン注入の条件は、例えば、加速エネルギが0.2keVで、ドーズ量が1×1015cm-2である。その結果、ゲート絶縁膜5の両端及び素子分離領域4の間に、半導体基板1の表面から約15nmの深さの不純物注入層19が形成される。
不純物注入層19の損傷層17では、フラッシュランプ光の吸収係数が増加している。したがって、不純物注入層19に注入された不純物の活性化熱処理では、照射エネルギは25J/cm2と、通常必要とされる30J/cm2以上の照射エネルギに比べ小さくできる。フラッシュランプ光の照射エネルギを25J/cm2に減少させたため、半導体基板1の中でのフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。このように、ビームラインイオン注入法を用いても、半導体基板に発生する結晶欠陥を抑制して、浅いpn接合を形成することが可能となる。
本発明の実施の形態に係る不純物添加方法で製造したpMOSトランジスタでは、不純物注入層9に注入された不純物が十分に活性化されるため、エクステンション領域11のシート抵抗は低減する。例えば、プラズマイオン注入法及びビームラインイオン注入法で形成したエクステンション領域11のB濃度分布を二次イオン質量分析法(SIMS)で測定した結果、図11に示すように、エクステンション領域11のpn接合深さは約12nmとなっている。エクステンション領域11のシート抵抗は、例えばビームラインイオン注入法で形成した場合で1200Ω/□である。一方、プラズマイオン注入法で形成した場合では700Ω/□まで低減させることができている。半導体基板1に配置された複数のエクステンション領域11のシート抵抗の面内ばらつきσも1%未満に抑えられ、半導体装置の素子特性の向上が可能となる。なお、図11に示した比較例では、図9に示した損傷層17がHeのイオン注入で形成されているのに対し、Geをビームラインイオン注入法で注入している点が異なる。Geのイオン注入条件は、例えば加速エネルギが5keVで、ドーズ量が1×1014cm-2である。比較例でも、フラッシュランプ光で活性化熱処理を行うことにより、図11に示したように、本発明の実施の形態に係る不純物添加方法で形成されたエクステンション領域11と同等のpn接合深さが実現できる。また、シート抵抗値も900Ω/□に抑えることができる。このように、フラッシュランプ光で活性化熱処理を行うことにより、15nm以下の浅いpn接合を形成することができる。
本発明の実施の形態に係る不純物添加方法で製造したpMOSトランジスタでは、異種材料間の熱特性の違いによる熱応力が抑制され、半導体基板1にスリップや転位等の結晶欠陥は形成されない。図12に、半導体基板1に作製された複数のpMOSトランジスタのエクステンション領域11のpn接合のリーク電流の半導体基板1の面内分布の累積確率が示されている。本発明の実施の形態に係る不純物添加方法で製造されたpMOSトランジスタの方が比較例よりもpn接合のリーク電流が小さく良好なpn接合が形成されていることが確認できる。例えば透過型電子顕微鏡(TEM)により、エクステンション領域11のpn接合近傍の結晶欠陥の評価が実施されている。本発明の実施の形態に係る不純物添加方法で製造されたpMOSトランジスタのエクステンション領域11に相当する半導体基板の断面TEM像には、図13に示すように、結晶欠陥はなく十分に結晶回復がなされていることが確認されている。なお、半導体基板1の表面には、配線のための絶縁膜が形成されている。一方、図14に示すように、比較例のエクステンション領域の断面TEM像では、Ge注入起因による転位等の欠陥がクラスタ化したエンドオブレンジ(EOR)欠陥がエクステンション領域のpn接合の境界に残留していることが確認されている。このように、比較例の場合には、結晶欠陥がpn接合境界で電流パスをつくり、リーク電流の増大の原因となっていることが確認できる。
比較例では、損傷層を形成するイオン注入に半導体基板1と同じIV族元素のGeが用いられている。活性化熱処理で損傷層が再結晶化する際に、注入されたGeが半導体基板の格子位置に置換しても、例えば比較例のエクステンション領域で低シート抵抗が実現されているように、導電性に悪影響は及ぼさない。また、Geに代えて、半導体基板の母体原子であるSiを用いても同様の効果が得られる。しかし、本発明の実施の形態で用いているHeに比べ、GeやSi等のIV族元素の原子量は大きく、損傷層の近傍の半導体基板にクラスタ化した結晶欠陥を生成しやすい。Heのイオン注入で形成された損傷層7では、損傷層7の近傍に生成される結晶欠陥は少なく、クラスタ化する確率は小さい。更に、HeのSi結晶中の拡散係数は、活性化熱処理温度の範囲では第1不純物元素のB、P、やAs等に比べて約6桁大きい。活性化熱処理中にHeの内方拡散あるいは外方拡散が生じ、エクステンション領域11の近傍での不純物のクラスタ化も生じない。したがって、本発明の実施の形態に係る不純物添加法によれば、半導体基板1に発生する結晶欠陥を抑制して、浅いpn接合を形成することが可能となる。
本発明の実施の形態に係る不純物添加法によれば、図11に示したように、エクステンション領域11の表面から2nm以上の深さでは、B濃度が比較例に比べて高くできる。特に、プラズマイオン注入法を用いれば、B濃度が顕著に高くでき、電気的に活性なB濃度の増加が可能となる。したがって、本発明の実施の形態では、プラズマイオン注入法を用いて形成したエクステンション領域11のキャリア濃度の増大により、低抵抗化が実現されている。通常のビームラインイオン注入法に比べ、水素化ボロンガスをプラズマ化してドーピングするプラズマイオン注入法の場合には、不純物が不純物注入層9の中にガウス分布に近い形で散在するように注入されている。そのため、注入された不純物や結晶欠陥のクラスタ化が抑制され、空格子や格子間不純物原子等の点欠陥が不純物注入層9内に均等に散在している。フラッシュランプ光による極短時間の活性化熱処理でも、格子間不純物原子が近傍に存在する空格子に移動する確率が高い。このように、空格子や格子間不純物原子等の点欠陥が消失し、不純物の活性化が可能になるため、結晶欠陥のない良質かつ低抵抗な浅いpn接合を形成することが可能となる。
本発明の実施の形態に係る不純物添加方法では、図7に示した不純物注入層9の活性化熱処理にフラッシュランプ光が用いられている。不純物注入層9の活性化熱処理を、フラッシュランプ光に代えてハロゲンランプによるスパイクRTAで行って、エクステンション領域11のB濃度分布がSIMSで測定されている。「スパイクRTA」とは、最高到達温度での保持時間を0とするRTAである。1050℃でスパイクRTAを実施した結果、図15に示すように、エクステンション領域のpn接合深さは約23nmとなっている。図11に示したフラッシュランプ光による不純物注入層9の活性化熱処理に比べ、pn接合深さが約2倍深くなっている。図15には、図11で示した比較例による不純物注入層にスパイクRTAを適用したエクステンション領域のB濃度分布も示してある。比較例のエクステンション領域のpn接合深さも約24nmと、本発明の実施の形態によるエクステンション領域のpn接合深さと差異がないことが確認できる。また、本発明の実施の形態及び比較例によるエクステンション領域のシート抵抗についても、1780Ω/□及び1850Ω/□と同様の値を示している。このように、浅いpn接合は、単にビームラインイオン注入やプラズマイオン注入により形成された浅い不純物注入層によって導きだされる現象ではない。本発明の実施の形態に係る不純物添加方法では、フラッシュランプ光による0.1ms〜100msの極短時間の活性化熱処理を適用することにより、浅いpn接合の形成が可能となる。
次に、本発明の実施の形態に係る不純物添加方法を用いた半導体装置の製造方法を、半導体装置の基本素子の一つである相補型MOS(CMOS)トランジスタの製造工程を例にして説明する。なお、半導体装置の基本素子は、CMOSトランジスタに限定されない。例えば、上述したpMOSトランジスタやnMOSトランジスタ等であってもよい。また、酸化膜(SiO2)に代えて、酸窒化シリコン(SiON)膜、窒化シリコン(Si3N4)膜等の絶縁膜や、SiO2膜と、SiON膜、Si3N4膜、及び各種の金属酸化膜等との複合絶縁膜を用いた金属・絶縁膜・半導体(MIS)トランジスタであってもよいことは勿論である。
(イ)まず、図16に示すように、例えばp型Si等の半導体基板1のnMOS領域内にpウェル層2を形成し、pMOS領域内にnウェル層3を形成する。pウェル層2の周囲とnウェル層3の周囲に素子分離領域4を形成する。素子領域として、nMOS領域及びpMOS領域が素子分離領域4により分離される。そして、半導体基板1の表面に、例えば熱酸化膜等の絶縁膜55を形成する。
(ロ)絶縁膜55上に、例えばLPCVD法によりpoly−Si膜を堆積する。フォトリソグラフィ及びRIE法により、図17に示すように、poly−Si膜及び絶縁膜55を選択的に除去し、nMOS領域及びpMOS領域のそれぞれに、ゲート電極6a及び6b、ゲート絶縁膜5a及び5bを形成する。
(ハ)フォトリソグラフィにより、半導体基板1のpMOS領域にフォトレジスト膜16aを形成する。プラズマイオン注入法により、フォトレジスト膜16aとnMOS領域のゲート電極6aをマスクとして、半導体基板1の導電性に寄与する第1不純物元素より原子量が小さく、且つ導電性に寄与しない第2不純物元素、例えばHeのイオンが注入される。イオン注入条件は、例えば加速エネルギが100eV、ドーズ量が1×1015cm-2である。Heは、半導体基板1の表面から約10nmの深さ及び1×1019cm-3〜1×1021cm-3の濃度で注入されている。引き続き、プラズマイオン注入法により第1不純物元素としてn型不純物のV族元素、例えばAsが、アルシン(AsH3)ガスのプラズマにより、フォトレジスト膜16aとnMOS領域のゲート電極6aをマスクとして注入される。イオン注入条件は、例えば加速電圧が1keV、ドーズ量が1×1015cm-2である。Asは、半導体基板1の表面から約15nmの深さで注入されている。He及びAsのプラズマイオン注入により、図18に示すように、ゲート絶縁膜5aの両端及び素子分離領域4の間に、半導体基板1の表面から約10nmの深さの損傷層7a及び約15nmの深さのn型の不純物注入層8が形成される。また、半導体基板1、ゲート電極6a、素子分離領域4、及びフォトレジスト膜16aのそれぞれの表面には、Asが堆積した不純物層20が形成される。その後、フォトレジスト膜16aが除去される。
(ニ)フォトリソグラフィにより、半導体基板1のnMOS領域にフォトレジスト膜16bを形成する。プラズマイオン注入法によりフォトレジスト膜16bとnMOS領域のゲート電極6bをマスクとして、半導体基板1の導電性に寄与しない第2不純物元素、例えばHeのイオンが注入される。イオン注入条件は、例えば加速エネルギが100eV、ドーズ量が1×1015cm-2である。Heは、半導体基板1の表面から約10nmの深さ及び1×1019cm-3〜1×1021cm-3の濃度で注入されている。引き続き、プラズマイオン注入法により第1不純物元素としてp型不純物のIII族元素、例えばBが水素化ボロンガスのプラズマにより、フォトレジスト膜16bとnMOS領域のゲート電極6bをマスクとして注入される。イオン注入条件は、例えば加速エネルギが200eV、ドーズ量が1×1015cm-2である。Bは、半導体基板1の表面から約15nmの深さで注入されている。He及びBのプラズマイオン注入により、図19に示すように、ゲート絶縁膜5bの両端及び素子分離領域4の間に、半導体基板1の表面から約10nmの深さの損傷層7b及び約15nmの深さのp型の不純物注入層9が形成される。また、半導体基板1、ゲート電極6b、素子分離領域4、及びフォトレジスト膜16bのそれぞれの表面には、Bが堆積した不純物層21が形成される。その後、フォトレジスト膜16bが除去される。
(ホ)半導体基板1を、図1に示した熱処理装置のサセプタ31に載置する。活性化熱処理では、サセプタ31の加熱源32により半導体基板1が裏面側から、例えば450℃で予備加熱される。半導体基板1を450℃の予備加熱温度で維持しながら、光源38のフラッシュランプ光を半導体基板1の表面側から、例えばパルス幅が1ms及び照射エネルギが25J/cm2の条件で照射して活性化熱処理が行われる。活性化熱処理により、不純物注入層8、9の損傷層7a、7bの再結晶化中に注入されたAs及びBが格子位置に置換して取り込まれ、活性化する。その結果、図20に示すように、ゲート絶縁膜5a、5bのそれぞれの両端及び素子分離領域4の間にn型のエクステンション領域10及びp型のエクステンション領域11が形成される。なお、半導体基板1、ゲート電極6a、6b、及び素子分離領域4のそれぞれの表面に堆積した不純物層20、21の一部は、活性化熱処理により気化したり、あるいはエクステンション領域10、11の中に拡散する。表面に残留した不純物層20、21は、ウェットあるいはドライエッチング等により除去される。
(ヘ)半導体基板1上に、図21に示すように、SiO2膜等の第1の絶縁膜12a及びSi3N4膜等の第2の絶縁膜12bをLPCVD法により順次堆積する。RIE等の指向性エッチングにより、第1及び第2の絶縁膜12a、12b膜をエッチバックする。その結果、第1及び第2の絶縁膜12a、12bが、ゲート電極6a、6bとゲート絶縁膜5a、5bの側面にそれぞれ選択的に残り、図22に示すように、Si3N4膜及びSiO2膜の多層構造の側壁スペーサ13a及び13bがそれぞれ形成される。
(ト)pMOS領域をフォトレジスト膜で覆い、ビームラインイオン注入法により、ゲート電極6a及び側壁スペーサ13aをマスクとして、nMOS領域にn型のソース・ドレイン不純物となるV族元素、例えばPのイオンを注入する。イオン注入の条件は、加速エネルギ10keV、ドーズ量3×1015cm-2である。同様に、nMOS領域をフォトレジスト膜で覆い、ビームラインイオン注入法により、ゲート電極6b及び側壁スペーサ13bをマスクとして、pMOS領域にp型のソース・ドレイン不純物となるIII族元素、例えばBのイオンを注入する。イオン注入の条件は、加速エネルギ4keV、ドーズ量3×1015cm-2である。その結果、側壁スペーサ13aの端部及び素子分離領域4の間に、エクステンション領域10より深くPイオンが注入された不純物注入層が、半導体基板1のnMOS領域内に形成される。同様に、側壁スペーサ13bの端部及び素子分離領域4の間に、エクステンション領域11より深くBイオンが注入された不純物注入層が、pMOS領域内に形成される。また、nMOS領域ではゲート電極6a中にPイオンが、pMOS領域ではゲート電極6b中にBイオンが注入される。
(チ)次に、半導体基板1を、図1に示した熱処理装置のサセプタ31に載置する。活性化熱処理では、サセプタ31の加熱源32により半導体基板1が裏面側から、例えば450℃に予備加熱される。半導体基板1を450℃の予備加熱温度で維持しながら、光源38のフラッシュランプ光が半導体基板1の表面側から、例えばパルス幅が1ms及び照射エネルギが25J/cm2の条件で照射して活性化熱処理が行われる。その結果、図23に示すように、側壁スペーサ13aの端部及び素子分離領域4の間に、エクステンション領域10に接してn+型のソース・ドレイン領域14が形成される。また、側壁スペーサ13bの端部及び素子分離領域4の間に、エクステンション領域11に接してp+型のソース・ドレイン領域15が形成される。
引き続き、半導体基板1の表面に、例えばSiO2膜等の層間絶縁膜を堆積する。そして、ゲート電極6a、6b、n+型及びp+型のソース・ドレイン領域14、15の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介してゲート電極6a、6b、n+型及びp+型のソース・ドレイン領域14、15に配線が接続される。このようにして、半導体装置が製造される。
本発明の実施の形態に係る半導体装置の製造方法によれば、図18及び図19に示したように、Heのプラズマイオン注入の過程で非晶質化した損傷層7a、7bが形成される。また、プラズマイオン注入の過程で、不純物注入層8、9、ゲート電極6a、6b、及び素子分離領域4のそれぞれの表面には、スパッタによる微細な凹凸が形成され、また、不純物層20、21が堆積している。フラッシュランプ光に対する損傷層7a、7bの吸収係数は、単結晶の半導体基板1よりも増加する。また、不純物注入層9、ゲート電極6、及び素子分離領域4のそれぞれの表面には、不純物層21が堆積しているため、異種材料間のフラッシュランプ光の吸収効率の差が均等化される。更に、不純物注入層9、ゲート電極6、及び素子分離領域4のそれぞれの表面に形成された微細な凹凸は、ゲート電極6a、6b及び素子分離領域4の繰り返しパターンよりも短い周期である。微細な凹凸を介して入射したフラッシュランプ光は、不純物注入層9、ゲート電極6、及び素子分離領域4のそれぞれの内部でランダムな方向に散乱される。このように、不純物注入層9でのフラッシュランプ光の吸収係数が増大する。不純物注入層9に注入された不純物の活性化熱処理では、照射エネルギは25J/cm2と、通常必要とされる30J/cm2以上の照射エネルギに比べ小さくでき、異種材料間の熱特性の相異による熱応力が抑制される。また、半導体基板1に入射したフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。その結果、半導体基板1に発生する結晶欠陥を抑制して、浅いpn接合を有するエクステンション領域を形成することが可能となる。
また、n型及びp型のソース・ドレイン不純物P及びBはそれぞれ、ビームラインイオン注入法により、10keV及び4keVと高い加速エネルギで注入される。ソース・ドレイン不純物が注入されたエクステンション領域10、11の表面層には損傷層が形成される。ソース・ドレイン不純物が注入されたエクステンション領域10、11の損傷層では、フラッシュランプ光の吸収係数が増加している。したがって、ソース・ドレイン不純物の活性化熱処理では、照射エネルギは25J/cm2と、通常必要とされる30J/cm2以上の照射エネルギに比べ小さくできる。フラッシュランプ光の照射エネルギを25J/cm2に減少させたため、半導体基板1の中でのフラッシュランプ光の干渉によるホットスポットの形成が抑制できる。このように、ビームラインイオン注入法を用いたソース・ドレイン領域14、15の形成でも、半導体基板に発生する結晶欠陥を抑制して、浅いpn接合を形成することが可能となる。本発明の実施の形態に係る半導体装置の製造方法によれば、半導体基板1に注入された不純物の活性化熱処理を、例えば900℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散長を5nm以下にでき、浅いpn接合の形成が可能になる。
(変形例)
本発明の実施の形態の変形例に係る半導体装置の製造方法を、CMOSトランジスタの製造工程を例にして説明する。なお、半導体装置としては、CMOSトランジスタに限定されない。例えば、pMOSトランジスタやnMOSトランジスタ等であってもよい。また、MISトランジスタであってもよいことは勿論である。
(イ)図24に示すように、例えばp型Si等の半導体基板1のnMOS領域内にpウェル層2を形成し、pMOS領域内にnウェル層3を形成する。pウェル層2の周囲とnウェル層3の周囲に素子分離領域4を形成する。素子領域として、nMOS領域及びpMOS領域が素子分離領域4により分離される。そして、半導体基板1の表面に、例えば熱酸化膜等の絶縁膜55を形成する。
(ロ)絶縁膜55上に、例えばLPCVD等によりpoly−Si膜を堆積する。フォトリソグラフィ及びRIE等により、図25に示すように、poly−Si膜及び絶縁膜55を選択的に除去し、nMOS領域及びpMOS領域のそれぞれに、ゲート電極6a及び6b、ゲート絶縁膜5a及び5bを形成する。
(ハ)半導体基板1上にLPCVD等により、Si3N4膜等の絶縁膜を堆積する。図26に示すように、RIE等の指向性エッチングにより、堆積した絶縁膜をエッチバックして、ゲート電極6a、6b、及びゲート絶縁膜5a、5bそれぞれの側面に、絶縁膜の側壁スペーサ27a、27bを選択的に形成する。
(ニ)フォトリソグラフィ等により、pMOS領域をレジスト膜で覆う。ゲート電極6a及び側壁スペーサ27aをマスクとして、n型のソース・ドレイン不純物となるV族元素、例えばPイオンを選択的に注入する。イオン注入の条件は、加速エネルギー10keV、ドーズ量3×1015cm-2である。pMOS領域のレジスト膜を除去する。フォトリソグラフィにより、nMOS領域をレジスト膜で覆う。ゲート電極6b及び側壁スペーサ27bをマスクとして、p型のソース・ドレイン不純物となるIII族元素、例えばBイオンを選択的に注入する。イオン注入の条件は、加速エネルギー4keV、ドーズ量3×1015cm-2である。nMOS領域のレジスト膜を除去する。スパイクRTA等により、約1000℃で半導体基板1及びゲート電極6a、6bに注入されたソース・ドレイン不純物を活性化する。その結果、図27に示すように、側壁スペーサ27a、27bの端部及び素子分離領域4の間に、例えば約100nmの深さでソース・ドレイン領域14、15が形成される。
(ホ)図28に示すように、熱燐酸を用いるウェットエッチング等により、側壁スペーサ27a、27bを除去する。フォトリソグラフィにより、半導体基板1のpMOS領域にフォトレジスト膜を形成する。プラズマイオン注入法により、フォトレジスト膜とnMOS領域のゲート電極6aをマスクとして、半導体基板1の導電性に寄与する第1不純物元素より原子量が小さく、且つ導電性に寄与しない第2不純物元素、例えばHeのイオンが注入される。イオン注入条件は、例えば加速エネルギが100eV、ドーズ量が1×1015cm-2である。Heは、半導体基板1の表面から約10nmの深さ及び1×1019cm-3〜1×1021cm-3の濃度で注入されている。引き続き、プラズマイオン注入法により第1不純物元素としてn型不純物のV族元素、例えばAsが、AsH3ガスのプラズマにより、フォトレジスト膜とnMOS領域のゲート電極6aをマスクとして注入される。イオン注入条件は、例えば加速電圧が1keV、ドーズ量が1×1015cm-2である。Asは、半導体基板1の表面から約15nmの深さで注入されている。その後、フォトレジスト膜が除去される。He及びAsのプラズマイオン注入により、図29に示すように、ゲート絶縁膜5aの両端及び素子分離領域4の間に、半導体基板1の表面から約10nmの深さの損傷層7a及び約15nmの深さのn型の不純物注入層8が形成される。また、半導体基板1、ゲート電極6a、及び素子分離領域4のそれぞれの表面には、Asが堆積した不純物層20が形成される。
(ヘ)フォトリソグラフィにより、半導体基板1のnMOS領域にフォトレジスト膜を形成する。プラズマイオン注入法によりフォトレジスト膜とnMOS領域のゲート電極6bをマスクとして、半導体基板1の導電性に寄与しない第2不純物元素、例えばHeのイオンが注入される。イオン注入条件は、例えば加速エネルギが100eV、ドーズ量が1×1015cm-2である。Heは、半導体基板1の表面から約10nmの深さ及び1×1019cm-3〜1×1021cm-3の濃度で注入されている。引き続き、プラズマイオン注入法により第1不純物元素としてp型不純物のIII族元素、例えばBが水素化ボロンガスのプラズマにより、フォトレジスト膜16bとnMOS領域のゲート電極6bをマスクとして注入される。イオン注入条件は、例えば加速エネルギが200eV、ドーズ量が1×1015cm-2である。Bは、半導体基板1の表面から約15nmの深さで注入されている。その後、フォトレジスト膜が除去される。He及びBのプラズマイオン注入により、図29に示すように、ゲート絶縁膜5bの両端及び素子分離領域4の間に、半導体基板1の表面から約10nmの深さの損傷層7b及び約15nmの深さのp型の不純物注入層9が形成される。また、半導体基板1、ゲート電極6b、及び素子分離領域4のそれぞれの表面には、Bが堆積した不純物層21が形成される。
(ト)半導体基板1を、図1に示した熱処理装置のサセプタ31に載置する。活性化熱処理では、サセプタ31の加熱源32により半導体基板1が裏面側から、例えば450℃で予備加熱される。半導体基板1を450℃の予備加熱温度で維持しながら、光源38のフラッシュランプ光を半導体基板1の表面側から、例えばパルス幅が1ms及び照射エネルギが25J/cm2の条件で照射して活性化熱処理が行われる。活性化熱処理により、不純物注入層8、9の損傷層7a、7bの再結晶化中に注入されたAs及びBが格子位置に置換して取り込まれ、活性化する。その結果、図30に示すように、ゲート絶縁膜5a、5bのそれぞれの両端及び素子分離領域4の間にn型のエクステンション領域10及びp型のエクステンション領域11が形成される。なお、半導体基板1、ゲート電極6a、6b、及び素子分離領域4のそれぞれの表面に堆積した不純物層20、21の一部は、活性化熱処理により気化したり、あるいはエクステンション領域10、11の中に拡散する。表面に残留した不純物層20、21は、ウェットあるいはドライエッチング等により除去される。
(チ)半導体基板1上に、図31に示すように、Si3N4膜等の絶縁膜12をLPCVD法により順次堆積する。RIE等の指向性エッチングにより、絶縁膜12をエッチバックする。その結果、絶縁膜12が、ゲート電極6a、6bとゲート絶縁膜5a、5bの側面にそれぞれ選択的に残り、図32に示すように、Si3N4膜の側壁スペーサ13a及び13bがそれぞれ形成される。
(リ)引き続き、スパッタ等により、半導体基板1の表面にニッケル(Ni)等の金属を堆積する。RTA等により、STI4、及び側壁スペーサ13a、13bの間に露出したゲート電極6a、6b、及びソース・ドレイン領域14、15のそれぞれの表面をシリサイド化する。ウェットエッチング等により、未反応のNiを除去する。半導体基板1の表面に、例えばSiO2膜等の層間絶縁膜を堆積する。そして、ゲート電極6a、6b、n+型及びp+型のソース・ドレイン領域14、15の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介してゲート電極6a、6b、n+型及びp+型のソース・ドレイン領域14、15に配線が接続される。このようにして、約20nm以下の浅いエクステンション領域10、11を有する半導体装置が製造される。
本発明の実施の形態の変形例に係る半導体装置の製造方法によれば、半導体基板1に発生する結晶欠陥を抑制して、浅いpn接合を形成することが可能となる。その結果、半導体装置の製造を均一性よく高歩留りで行うことが可能となる。
また、不純物のイオン注入深さが深いソース・ドレイン領域14、15では、フラッシュランプアニール等の超高速熱処理では、イオン注入により誘起された結晶欠陥が回復しにくい。特に、pn接合付近に転位や、積層欠陥が残りやすい。超高速熱処理では、熱が深いところまで到達しにくいことが原因である。フラッシュランプ光の照射エネルギ密度を増加すれば、結晶欠陥の回復は可能であるが、熱応力起因により半導体基板1にスリップ、転位等のダメージが発生し、生産歩留まりを低下させる。このため、ソース・ドレイン領域14、15の活性化はスパイクRTAにより実施して、イオン注入起因の結晶欠陥を十分に回復させておく。深いソース・ドレイン領域14、15では、熱拡散は深刻な問題にはならないために、フラッシュランプアニールに比べ長時間を要するスパイクRTAが使用できる。深いソース・ドレイン領域14、15を形成した後、浅いエクステンション領域10、11を形成する。浅いエクステンション領域10、11では、熱拡散が深刻な問題になるために、スパイクRTAは使用できず、超高速熱処理技術が必須となる。不純物注入層8、9が浅いために、超高速熱処理法でも不純物注入層8、9全体に熱が伝わる。その結果、不純物注入層8、9の近傍に誘起された結晶欠陥も回復しやすい。このように、ソース・ドレイン領域14、15、及びエクステンション領域10、11が結晶欠陥を低減して、不純物を高濃度に活性化させることができるため、トランジスタ性能の向上が可能となる。
(その他の実施の形態)
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の実施の形態においては、半導体基板1の導電性に寄与しない第2不純物元素としてHeを用いている。しかし、第2不純物元素はHeに限定されない。例えば、水素(H)、窒素(N)、フッ素(F)、及びネオン(Ne)等のように、原子量がn型及びp型不純物元素より小さく、且つ導電性に寄与しない不純物元素であれば適用が可能である。特に、Si結晶中での拡散係数がHeと同様に大きいHは、第2不純物元素として望ましい。
また、本発明の実施の形態の説明では、図1の光源38としてXeフラッシュランプをもちいている。しかし、光源38はXeフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素等を用いたフラッシュランプ、あるいはレーザー光のような高輝度発光が可能な光源であってもよいことは勿論である。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。