KR100573270B1 - 게이트 전극의 실리사이드 형성방법 - Google Patents

게이트 전극의 실리사이드 형성방법 Download PDF

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Abstract

본 발명은 게이트 전극의 실리사이드 형성방법에 관한 것으로, 보다 자세하게는 90nm 이하의 소자에서 다마신 공정으로 형성된 게이트 영역의 실리사이드를 접합깊이에는 영향을 미치지 않고 두껍게 형성함으로써 실리사이드의 저항을 낮추어 회로상에서 엑세스 시간을 향상시킬 수 있는 방법에 관한 것이다.
본 발명의 게이트 전극의 실리사이드 형성방법은 실리콘 기판에 소자분리막과 웰 영역을 형성하는 단계; 상기 웰 영역의 상부에 스페이서를 포함한 1차 더미 게이트를 형성하는 단계; 상기 스페이서와 1차 더미 게이트를 마스크로 하여 소오스/드레인 영역과 깊은 접합영역을 형성하고 열처리 하는 단계; 상기 1차 더미 게이트를 제거하고 2차 더미 게이트를 형성하는 단계; 상기 2차 더미 게이트를 포함한 실리콘 기판의 상부 전면에 라이너 질화막과 더미 PMD를 형성하는 단계; 상기 더미 PMD와 라이너 질화막을 상기 스페이서의 상부까지 CMP하는 단계; 상기 CMP이후 상기 2차 더미 게이트를 제거하고 다마신 게이트를 형성하는 단계; 상기 게이트 폴리실리콘의 상부를 추가 식각하는 단계; 상기 소오스/드레인 영역과 추가 식각된 게이트의 상부 영역에 실리사이드를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 게이트 전극의 실리사이드 형성방법은 90nm 이하의 소자에서 다마신 공정으로 형성된 게이트 영역의 실리사이드를 접합깊이에는 영향을 미치지 않고 두껍게 형성함으로써 실리사이드의 저항을 낮추어 회로상에서 엑세스 시 간을 향상시킬 수 있는 효과가 있다. 또한 소오스/드레인 영역의 상부에 형성되는 실리사이드는 종래의 두께를 유지함으로써 접합깊이는 증가하지 않아 접합영역에서의 누설전류를 낮게 유지할 수 있기 때문에, 실리사이드 형성온도가 낮은 니켈(Ni)을 이용하지 않고 종래의 코발트(Co)를 사용하여 실리사이드를 형성할 수 있는 장점을 제공한다.
다마신게이트, 실리사이드

Description

게이트 전극의 실리사이드 형성방법 {Method for fabricating silicide of gate electrode}
도 1a 내지 도 1f는 종래기술에 의한 다마신 게이트 제조방법의 단면도.
도 2a 내지 도 2f는 본 발명에 의한 다마신 게이트 전극의 실리사이드 형성방법의 단면도.
본 발명은 게이트 전극의 실리사이드(silicide) 형성방법에 관한 것으로, 보다 자세하게는 90nm 이하의 소자에서 다마신(damascene) 공정으로 형성된 게이트 영역의 실리사이드를 접합깊이(junction depth)에는 영향을 미치지 않고 두껍게 형성함으로써 실리사이드의 저항을 낮추어 회로상에서 엑세스(access) 시간을 향상시킬 수 있는 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 게이트 전극의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소되고 있는 추세에서, 폴리실리콘(polysilicon) 재질의 게이트 전극으로는 미세 선폭에서 요구되는 낮은 저항값을 구현하는 데 한계가 있다. 이에 따라, 상기 폴리실리콘을 대체할 수 있는 새로운 물질 및 구조의 게이트에 대한 개발이 필요하게 되었고, 초기에는 전이금속-실리사이드계 물질을 적용한 폴리사이드(polycide) 게이트에 대한 연구 및 개발이 활발하게 진행되었다. 그런데, 상기 폴리사이드 게이트는 그 내부에 폴리실리콘이 존재하는 것에 기인해서 낮은 저항을 구현하는 데 한계가 있다. 자세하게, 폴리사이드 게이트에서는 게이트 공핍화(gate depletion effect)로 인한 게이트 절연막의 유효 두께의 증가, p+ 폴리실리콘 게이트에서의 보론 침투 현상(boron penetration) 및 도펀트 분포 변동(fluctuation)에 의한 문턱전압의 변화 등의 문제점이 있다.
따라서, 최근에는 금속 게이트에 대한 연구 및 개발이 적극적으로 추진되고 있다. 상기 금속 게이트는 도펀트를 사용하지 않기 때문에 폴리사이드 게이트에서 발생되는 게이트 공핍화 및 보론 침투 현상을 방지할 수 있고, 또한, 실리콘의 미드 밴드갭(mid bandgap)에 위치하는 일함수 값을 갖는 금속을 사용함으로써 NMOS 및 PMOS 영역에서 동시에 사용할 수 있는 단일 게이트로서 적용할 수 있다. 여기서, 일함수 값이 실리콘의 미드 밴드갭에 해당하는 금속으로서는 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 몰리브덴(Mo), 탄탈륨(Ta) 및 질화탄탈륨(TaN)막 등이 있다.
한편, 금속 게이트를 반도체 소자에 적용할 경우, 금속 게이트의 패터닝, 즉, 식각의 어려움, 식각 및 이온주입시의 플라즈마에 의한 손상 및 후속 공정에 의한 열적 손상 등의 공정 상의 문제점이 유발되며, 따라서 소자 특성이 저하되는 문제점이 있다.
따라서, 상기한 공정 상의 문제점을 해결하기 위해서, 다마신 공정을 이용하는 방법이 제안되었다. 상기 다마신 공정을 이용한 금속 게이트 형성방법은 폴리실리콘 재질의 희생 게이트를 형성한 후, 층간절연막 형성, 희생 게이트의 제거, 금속막 증착 및 금속막에 대한 연마를 통해 상기 희생 게이트를 금속 게이트로 변경시키는 기술이며, 식각 공정없이 게이트를 형성할 수 있는 바, 식각 공정에 기인된 문제를 방지할 수 있고, 특히, 기존의 반도체 제조 공정을 그대로 이용할 수 있다는 장점이 있다.
이하에 종래 기술에 따른 다마신 공정을 이용한 텅스텐 게이트 모오스 전계효과 트랜지스터(metal-oxide-metal field effect transistor; MOSFET) 소자의 제조방법을 도 1a 내지 도 1g를 참조하여 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 표면에 소자 형성 영역을 한정하는 필드산화막(field oxide, 미도시)을 형성한 다음, 반도체 기판 상에 더미(dummy) 게이트 실리콘 산화막(2)을 형성한다. 이어서, 상기 더미 게이트 실리콘 산화막 상에 폴리실리콘(3) 및 하드 마스크막(4)을 차례로 증착한다.
다음, 도 1b에 도시된 바와 같이, 상기 하드 마스크막을 패터닝하여 마스크 패턴(4a)을 형성하고, 상기 마스크 패턴을 이용하여 그 하부의 더미 게이트용 폴리실리콘막 및 실리콘 산화막을 식각하는 것에 의해서 더미 게이트(5)를 형성한다.
다음, 도 1c에 도시된 바와 같이, 상대적으로 낮은 도우즈(dose) 및 에너지의 이온주입 공정을 수행하여 상기 더미 게이트 양측의 실리콘 기판 부분에 LDD(Lightly Doped Drain) 영역을 형성하고, 더미 게이트 양측벽에 공지된 바와 같이 스페이서(spacer, 6)를 형성한다. 이후 더미 게이트 양측의 실리콘 기판 부분에 고농도 이온주입을 실시하여 소오스/드레인 영역(s, d)을 형성한다.
다음, 도 1d에 도시된 바와 같이, 상기 반도체 기판 상에 층간 절연막(7)을 증착한 후, 상기 층간 절연막(7)을 CMP(Chemical Mechanical Polishing) 공정으로 연마하여 그 표면을 평탄화시키면서, 상기 더미 게이트의 폴리실리콘막(3)을 노출시킨다.
다음, 도 1e에 도시된 바와 같이, 상기 CMP 공정의 결과로 노출된 더미 게이트를 제거하고, 상기 결과물의 표면을 따라서 게이트 절연막(8)을 형성한 후, 그 상부에 게이트용 금속막(9), 예컨대 텅스텐막을 증착한다.
다음, 도 1f에 도시된 바와 같이, 상기 층간 절연막이 노출될 때까지, 상기 게이트용 금속막 및 게이트 절연막을 연마하여 금속 게이트를 완성한다.
그러나, 상기 종래의 다마신 공정을 적용한 게이트 형성 공정에서는, 게이트 채널 길이가 90nm 이하로 줄어 들면서 게이트 전극의 상부에 형성되는 실리사이드(silicide)의 시트저항(sheet resistance; Rs)를 확보하기가 어려운 문제점이 발생한다. 이러한 문제점을 개선하기 위하여 낮은 온도에서 공정이 가능한 니켈(Ni) 실리사이드를 적용하여 소스/드레인 영역의 접합깊이(junction depth)를 낮 게 유지하면서 게이트 저항을 확보하고자 하는 많은 연구가 진행 되었다. 그러나 이러한 경우도 소오스/드레인 영역의 접합깊이를 유지하면서 게이트 영역의 실리사이드의 면적을 확보하기가 어려운 문제점이 있다.
즉, 종래기술에서는 게이트 길이가 점점 줄어들면서 한정된 넓이의 게이트 상부영역에 실리사이드의 저항을 향상시키기 위해서 실리사이드의 두께를 증가시키면 게이트와 소스/드레인 영역사이에 브릿지(bridge) 현상이 발생하고 접합영역으로의 누설전류 문제가 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 90nm 이하의 소자에서 다마신 공정으로 형성된 게이트 영역의 실리사이드를 접합깊이에는 영향을 미치지 않고 두껍게 형성함으로써 실리사이드의 저항을 낮추어 회로상에서 엑세스 시간을 향상시킬 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판에 소자분리막과 웰 영역을 형성하는 단계; 상기 웰 영역의 상부에 스페이서를 포함한 1차 더미 게이트를 형성하는 단계; 상기 스페이서와 1차 더미 게이트를 마스크로 하여 소오스/드레인 영역과 깊은 접합영역을 형성하고 열처리 하는 단계; 상기 1차 더미 게이트를 제거하고 2차 더미 게이트를 형성하는 단계; 상기 2차 더미 게이트를 포함한 실리콘 기판의 상부 전면에 라이너 질화막과 더미 PMD를 형성하는 단계; 상기 더미 PMD와 라이너 질화막을 상기 스페이서의 상부까지 CMP하는 단계; 상기 CMP이후 상기 2차 더미 게이트를 제거하고 다마신 게이트를 형성하는 단계; 상기 게이트 폴리실리콘의 상부를 추가 식각하는 단계; 상기 소오스/드레인 영역과 추가 식각된 게이트의 상부 영역에 실리사이드를 형성하는 단계로 이루어진 게이트 전극의 실리사이드 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 1차 더미 게이트를 형성하는 단계를 보여주는 단면도이다. 우선 실리콘 기판(20)에 STI(shallow trench isolation) 소자분리막(21)을 형성하고 웰(well) 영역(미도시)을 형성하기 위한 이온주입을 실시한다. 이후 게이트 산화막(22)을 형성하고 게이트 폴리실리콘(23)을 증착한 후, 게이트 패턴을 형성하여 게이트 이외의 영역은 식각으로 제거하여 더미 게이트를 완성한다. 이후 LDD 영역(24)을 형성하기 위한 이온주입을 하고 게이트 측벽에 스페이서(25)를 형성한다. 이후 상기 더미 게이트와 스페이서를 식각마스크로 하여 소오스/드레인 영역과 깊은 접합(deep junction) 영역(26)을 형성하기 위한 이온주입을 행한다. 이후 800℃의 온도에서 RTA(rapid thermal annealing) 처리를 하여 상기 이온주입된 불순물의 확산을 억제한다.
다음, 도 2b는 2차 더미 게이트를 제거하는 단계를 보여주는 단면도이다. 상기 1차 더미 게이트(27)를 제거한 후, 플라즈마를 이용한 산화에 의해 게이트 산화막(미도시)을 형성한다. 이후 게이트 폴리실리콘(미도시)을 증착하고, 상기 게이트의 측벽을 포함한 반도체 기판의 전면에 라이너 질화막(linear nitride, 28)을 형성한다. 상기 라이너 질화막 상부 전면에 더미 PMD(29)를 증착한 후, CMP(chemical mechanical polishing) 공정으로 평탄화를 한다. 이때 상기 평탄화는 게이트 스페이서의 상부가 노출될 때까지 진행한다. 평탄화 이후에는 상기 게이트 폴리실리콘과 게이트 산화막을 습식식각으로 제거하여 다마신 패턴을 형성한다.
다음, 도 2c는 상기 다마신 패턴(30)에 게이트 산화막(31)을 소정의 두께로 증착하는 단계를 보여주는 단면도이다. 이때 상기 게이트 산화막은 90nm 이하의 소자에서 적용되는 고유전체(high dielectric) 게이트 산화막임을 특징으로 한다.
다음, 도 2d는 상기 게이트 산화막의 상부에 게이트 폴리실리콘(32)을 증착한 후, CMP 공정을 거쳐 상기 스페이서가 노출될 때까지 평탄화를 실시하여 다마신 게이트를 완성한다.
다음, 도 2e는 상기 다마신 게이트의 상부를 추가 식각하는 단계를 보여주는 단면도이다. 상기 평탄화 공정에 의해 형성된 다마신 게이트의 상부를 추가로 습식식각하여 300 내지 500Å를 제거(33)한다.
다음, 도 2f는 상기 게이트 상부의 폴리실리콘이 식각된 부분에 실리사이드가 형성되는 단계를 보여주는 단면도이다. 상기 게이트 상부의 폴리실리콘을 추가로 식각한 후, 소오스/드레인의 상부영역을 개방하는 패턴을 정의하여 상기 더미 PMD와 라이너 질화막을 제거한다. 이때 상기 다마신 게이트 측벽의 라이너 질화막은 제거되지 않고 잔존한다. 이후 게이트 상부와 소오스/드레인 영역의 상부에 공지된 바와 같이 실리사이드를 형성한다. 다마신 게이트 상부에 형성되는 실리사이드는 추가 식각된 폴리실리콘의 두께만큼 더 두껍게 형성되어 게이트 폭의 감소에 따른 시트저항(Rs)의 증가효과를 감소시키며, 소오스/드레인 영역의 상부에 형성되는 실리사이드는 종래의 두께를 유지함으로써 접합깊이는 증가하지 않아 접합영역에서의 누설전류를 낮게 유지할 수 있다. 때문에 90nm 이하의 소자에서도 실리사이드 형성온도가 낮은 니켈(Ni)을 이용하지 않고 종래의 코발트(Co)를 사용하여 실리사이드를 형성할 수 있는 장점을 제공한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 게이트 전극의 실리사이드 형성방법은 90nm 이하의 소자에서 다마신 공정으로 형성된 게이트 영역의 실리사이드를 접합깊이에는 영향을 미치지 않고 두껍게 형성함으로써 실리사이드의 저항을 낮추어 회로상에서 엑세스 시 간을 향상시킬 수 있는 효과가 있다.
또한 소오스/드레인 영역의 상부에 형성되는 실리사이드는 종래의 두께를 유지함으로써 접합깊이는 증가하지 않아 접합영역에서의 누설전류를 낮게 유지할 수 있기 때문에, 실리사이드 형성온도가 낮은 니켈(Ni)을 이용하지 않고 종래의 코발트(Co)를 사용하여 실리사이드를 형성할 수 있는 장점을 제공한다.

Claims (7)

  1. 게이트 전극의 실리사이드 형성방법에 있어서,
    실리콘 기판에 소자분리막과 웰 영역을 형성하는 단계;
    상기 웰 영역의 상부에 스페이서를 포함한 1차 더미 게이트를 형성하는 단계;
    상기 스페이서와 1차 더미 게이트를 마스크로 하여 소오스/드레인 영역과 깊은 접합영역을 형성하고 열처리 하는 단계;
    상기 1차 더미 게이트를 제거하고 2차 더미 게이트를 형성하는 단계;
    상기 2차 더미 게이트를 포함한 실리콘 기판의 상부 전면에 라이너 질화막과 더미 PMD를 형성하는 단계;
    상기 더미 PMD와 라이너 질화막을 상기 스페이서의 상부까지 CMP하는 단계;
    상기 CMP이후 상기 2차 더미 게이트를 제거하고 게이트 폴리실리콘을 증착한 후 CMP하여 다마신 게이트를 형성하는 단계;
    상기 게이트 폴리실리콘의 상부를 추가 식각하는 단계;
    상기 소오스/드레인 영역과 추가 식각된 게이트의 상부 영역에 실리사이드를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 게이트 전극의 실리사이드 형성방법.
  2. 제 1항에 있어서,
    상기 스페이서를 포함한 1차 더미 게이트를 형성하는 단계는
    웰 영역이 형성된 실리콘 기판의 상부에 열산화막을 형성하고 폴리실리콘을 증착한 후 게이트가 형성될 영역을 패터닝하는 단계;
    상기 패터닝을 식각마스크로 하여 1차 더미 게이트를 형성하는 단계;
    상기 1차 더미게이트의 측벽 하부면에 LDD 영역을 형성하는 단계; 및
    상기 더미 게이트를 포함한 실리콘 기판의 전면에 질화막을 증착하고 패터닝하여 측벽 스페이서를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 게이트 전극의 실리사이드 형성방법.
  3. 제 1항에 있어서,
    상기 열처리 단계는 800℃의 온도에서 RTA 처리함을 특징으로 하는 게이트 전극의 실리사이드 형성방법.
  4. 제 1항에 있어서,
    상기 2차 더미게이트의 게이트 산화막은 플라즈마를 이용해 형성함을 특징으로 하는 게이트 전극의 실리사이드 형성방법.
  5. 제 1항에 있어서,
    상기 다마신 게이트의 게이트 산화막은 고유전체 산화물을 증착하여 형성함을 특징으로 하는 게이트 전극의 실리사이드 형성방법.
  6. 제 1항에 있어서,
    상기 다마신 게이트의 폴리실리콘을 추가 식각하는 단계는 300 내지 500Å의 깊이만큼 습식식각으로 진행함을 특징으로 하는 게이트 전극의 실리사이드 형성방법.
  7. 제 1항에 있어서,
    상기 실리사이드는 코발트 실리사이드임을 특징으로 하는 게이트 전극의 실리사이드 형성방법.
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