KR100336574B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 산화 공정을 도입하는 것에 의해서 매우 용이하게 전기적 절연층을 구현할 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자의 제조방법은, 소자 형성 영역을 한정하는 필드산화막들이 형성된 실리콘 기판을 제공하는 단계; 상기 필드산화막들에 의해 한정된 상기 실리콘 기판의 소자 형성 영역 상에 희생 게이트를 형성하는 단계; 상기 희생 게이트 양측의 상기 실리콘 기판의 소자 형성 영역 내에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 제1층간절연막을 증착하고, 상기 제1층간절연막을 연마하여 상기 제1층간절연막을 평탄화시키면서 상기 희생 게이트를 노출시키는 단계; 상기 노출된 희생 게이트를 제거하는 단계; 상기 결과물 상에 균일한 두께로 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 텅스텐막을 증착하는 단계; 상기 텅스텐막과 게이트 절연막을 연마해서 텅스텐 게이트를 형성하는 단계; 상기 결과물 상에 제2층간절연막을 증착하는 단계; 상기 제2층간절연막 및 제1층간절연막을 식각해서, 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출된 텅스텐 게이트 부분을 산화시켜서 텅스텐 산화물층을 형성하는 단계; 및 상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 산화 공정을 도입하는 것에 의해서 매우 용이하게 전기적 절연층을 구현할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 게이트 전극의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소되고 있는 추세에서, 폴리실리콘 재질의 게이트 전극으로는 미세 선폭에서 요구되는 저저항 값을 구현하는데, 그 한계가 있다. 이에 따라, 상기 폴리실리콘을 대체할 수 있는 새로운 물질 및 구조의 게이트에 대한 개발이 필요하게 되었고, 초기에는 전이금속-실리사이드계 물질을 적용한 폴리사이드 게이트에 대한 연구 및 개발이 활발하게 진행되었다.
그런데, 상기 폴리사이드 게이트는 그 내부에 폴리실리콘이 존재하는 것에 기인해서 낮은 저항을 구현하는데 한계가 있다. 자세하게, 폴리사이드 게이트에서는 게이트 공핍화(gate depletion effect)로 인한 게이트 절연막의 유효 두께의 증가, p+폴리실리콘 게이트에서의 보론 침투 현상(boron penetration) 및 도펀트 분포 변동(fluctuation)에 의한 문턱전압의 변화 등의 문제점이 있다.
따라서, 최근에는 금속 게이트에 대한 연구 및 개발이 적극적으로 추진되고 있다. 상기 금속 게이트는 도펀트를 사용하지 않기 때문에 폴리사이드 게이트에서 발생되는 문제점을 해결할 수 있고, 또한, 실리콘의 미드 밴드-갭(mid band-gap)에 위치하는 일함수 값을 갖는 금속을 사용함으로써 NMOS 및 PMOS 영역에서 동시에 사용할 수 있는 단일 게이트로서 적용할 수 있다. 여기서, 일함수 값이 실리콘의 미드 밴드-갭에 해당하는 금속으로서는 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 몰리브덴(Mo), 탄탈륨(Ta) 및 질화탄탈늄(TaN)막 등이 있다.
한편, 금속 게이트를 모스팻 소자에 적용할 경우, 금속 게이트의 패터닝, 즉, 식각의 어려움, 식각 및 이온주입시의 플라즈마에 의한 데미지(damage) 및 후속 공정에 의한 열적 데미지 등의 공정 상의 문제점이 유발되며, 그래서, 소자 특성이 저하되는 문제점이 있다.
따라서, 상기한 공정 상의 문제점을 해결하기 위해서, 다마신(Damascence) 공정을 이용한 집적 기술이 제안되었다. 상기 다마신 공정은 폴리실리콘 재질의 희생 게이트를 형성한 후, 층간절연막 형성, 희생 게이트의 제거, 금속막 증착 및 금속막에 대한 연마를 통해 상기 희생 게이트를 금속 게이트로 변경시키는 기술이며, 식각 공정없이 게이트를 형성할 수 있는 바, 식각 공정에 기인된 문제를 방지할 수 있고, 특히, 기존의 반도체 제조 공정을 그대로 이용할 수 있다는 장점이 있다.
이하에 종래 기술에 따른 반도체 소자의 제조방법을 도 1a 내지 도 1g를 참조하여 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1)의 표면에 소자 형성 영역을 한정하는 필드산화막들(2)을 형성하고, 그런다음, 실리콘 기판(1) 상에 열산화막(3)을 성장시키고, 상기 열산화막(3) 및 필드산화막(2) 상에 폴리실리콘막(4) 및 하드 마스크막(5)을 차례로 증착한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 하드 마스크막을 패터닝하여 마스크 패턴(5a)을 형성하고, 상기 마스크 패턴(5a)을 이용해서 그 하부의 폴리실리콘막(4) 및 열산화막(3)을 식각하여 희생 게이트(10)를 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 결과물에 대해 게이트 재산화(gate re-oxidation)를 행하고, 그 결과로, 희생 게이트(10)의 측벽 및 실리콘 기판(1)의 표면 상에 스크린 산화막(11)을 형성한다. 여기서, 상기 게이트 재산화 공정은 상기 희생 게이트(10)를 형성하기 위한 식각시에 발생된 실리콘 기판(1)의 식각 손상(etch damage)을 회복시키고, 그리고, 후속의 소오스/드레인 영역의 형성을 위한 이온주입시에 실리콘 기판(1)의 손상이 발생되는 것을 방지하기 위하여 수행하는 것이다. 이어서, 상기 결과물에 대해 상대적으로 낮은 도우즈(dose) 및 에너지의 이온주입 공정을 수행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD(Lightly Doped Drain) 영역(12)을 형성한다.
다음으로, 상기 스크린 산화막을 제거한 상태에서, 도 1d에 도시된 바와 같이, 상기 결과물 상에 스페이서용 질화막을 증착하고, 이를 전면 식각(blanketetch)하여 상기 희생 게이트(10)의 양측벽에 스페이서(13)를 형성한다. 그런다음, 상기 결과물에 대해 상대적으로 높은 도우즈 및 에너지의 이온주입을 행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD 구조의 소오스/드레인 영역(14)을 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 결과물 상에 층간절연막(15)을 증착한 후, 상기 희생 게이트(10)를 연마저지층으로 하는 화학적기계적연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 층간절연막(15)을 연마하여 그 표면을 평탄화시킴과 동시에 상기 희생 게이트(10)를 노출시킨다.
그런다음, 도 1f에 도시된 바와 같이, 상기 CMP 공정의 결과로 노출된 희생 게이트를 제거하고, 상기 결과물의 표면을 따라서 게이트 절연막(16)을 형성한 후, 그 상부에 게이트용 금속막, 예컨데, 텅스텐막(17)을 증착한다.
그리고나서, 도 1g에 도시된 바와 같이, 상기 층간절연막(15)이 노출될 때까지, 상기 텅스텐막(17) 및 게이트 절연막(16)을 연마하여 텅스텐 게이트(20)를 형성하고, 그 결과로, 텅스텐 게이트(20)를 갖는 모스팻(MOSFET) 소자를 형성한다.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은, 그 자체로는 커다란 문제점이 없으나, 후속의 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정을 행함에 있어서의 공정 상의 신뢰성 및 재현성을 확보하는데, 어려움이 있다.
자세하게, 후속의 자기정렬콘택 공정을 위해서는, 도 2b에 도시된 바와 같이, 상기 텅스텐 게이트(20)의 표면에 질화막 재질의 SAC 베리어막(21)을 형성해야만 한다. 그런데, 상기 SAC 베리어막(21)을 형성하기 위한 공정 단계들, 예컨데, 텅스텐 게이트(20)의 식각 공정, 질화막의 증착 공정 및 상기 질화막에 대한 연마 공정을 고집적 소자의 제조에 적용하기에는 그 기술적 한계가 존재하여 실효성이 없고, 또한, 전체 공정이 복잡하여 제조 단가가 증가되는 문제점이 있다.
여기서, 도 2a 내지 도 2c는 모스팻 소자의 제조후에 수행되는 자기정렬콘택 공정을 단계별로 도시한 단면도로서, 상기 자기정렬콘택 기술은 공지 기술이므로, 이에 대한 설명은 생략한다. 도면부호 22는 절연막, 23은 콘택홀, 24는 콘택 플러그를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 질화막 재질의 SAC 베리어막을 형성하는 대신에 산화 공정을 이용하는 것에 의해서 고집적 소자의 제조에 매우 유리하게 적용하면서도, 공정 상의 재현성 및 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2c는 종래 기술에 따른 자기정렬콘택 공정을 설명하기 위한 공정 단면도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 자기정렬콘택 공정을 포함한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 4는 N2O 플라즈마 산화 처리 시간에 대한 텅스텐 산화물층의 두께를 보여주는 그래프.
도 5a 및 도 5b는 급속열산화 공정의 효과를 설명하기 위한 XRD 그래프.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 : 필드산화막
3 : 열산화막 4 : 폴리실리콘막
5 : 하드 마스크막 5a : 마스크 패턴
10 : 희생 게이트 11 : 스크린 산화막
12 : LDD 영역 13 : 스페이서
14 : 소오스/드레인 영역 15 : 제1층간절연막
16 : 게이트 절연막 17 : 텅스텐막
20 : 텅스텐 게이트 21 : SAC 베리어막
22 : 제2층간절연막 23 : 콘택홀
24 : 콘택 플러그 30 : 텅스텐 산화물층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자 형성 영역을 한정하는 필드산화막들이 형성된 실리콘 기판을 제공하는 단계; 상기 필드산화막들에 의해 한정된 상기 실리콘 기판의 소자 형성 영역 상에 희생 게이트를 형성하는 단계; 상기 희생 게이트 양측의 상기 실리콘 기판의 소자 형성 영역 내에 LDD 구조의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 제1층간절연막을 증착하고, 상기 제1층간절연막을 연마하여 상기 제1층간절연막을 평탄화시키면서 상기 희생 게이트를 노출시키는 단계; 상기 노출된 희생 게이트를 제거하는 단계; 상기 결과물 상에 균일한 두께로 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 텅스텐막을 증착하는 단계; 상기 텅스텐막과 게이트 절연막을 연마해서 텅스텐 게이트를 형성하는 단계; 상기 결과물 상에 제2층간절연막을 증착하는 단계; 상기 제2층간절연막 및 제1층간절연막을 식각해서, 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출된 텅스텐 게이트 부분을 산화시켜서 텅스텐 산화물층을 형성하는 단계; 및 상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 산화 공정을 통해 전기적 절연층이 얻어지도록 하는 바, 자기정렬콘택 공정에 대한 재현성 및 신뢰성을 확보할 수 있으며, 아울러, 공정 단순화에 기인하여 제조비용의 증가를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 자기정렬콘택 공정을 포함한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 여기서, 도 1a 내지 도 1g와 도 2a 내지 도 2c와 동일한 부분은 동일한 도면부호로 표시한다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(1)의 표면에 소자 형성 영역을 한정하는 필드산화막들(2)을 형성하고, 그런다음, 상기 실리콘 기판(1)의 표면 상에 열산화막(3)을 성장시킨 후, 상기 열산화막(3) 및 필드산화막(2) 상에 LPCVD공정을 통해서 2,000∼4,000Å 두께로 폴리실리콘막(4)을 증착하고, 그 상부에 800 내지 1,000Å 두께로 산화막 또는 질화막으로 이루어진 하드 마스크막(5)을 증착한다. 이때, 상기 폴리실리콘막(4)은 그 증착시, 인-시튜(in-situ) 방식으로 도펀트를 도핑시키거나, 또는, 그 증착 후에 이온주입을 통해서 도펀트를 도핑시킨다.
다음으로, 도 3b에 도시된 바와 같이, 상기 하드 마스크막을 패터닝하여 마스크 패턴(5a)을 형성한 후, 상기 마스크 패턴(5a)을 이용한 식각 공정으로 상기 폴리실리콘막(4)과 열산화막(3)을 식각하여 상기 필드산화막(2)에 의해 한정된 상기 실리콘 기판(1)의 소자 형성 영역에 상기 열산화막(3)과 폴리실리콘막(4)의 적층 구조로 이루어진 희생 게이트(10)를 형성한다.
그런다음, 도 3c에 도시된 바와 같이, 상기 결과물에 대해 650∼850℃의 온도에서 게이트 재산화를 행하여 상기 희생 게이트(10)의 측벽 및 실리콘 기판(1)의 표면 상에 30∼100Å 두께의 스크린 산화막(11)을 형성하고, 이어서, 상대적으로 낮은 도우즈 및 에너지의 이온주입을 행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD 영역(12)을 형성한다.
다음으로, 스크린 산화막을 제거한 상태에서, 도 3d에 도시된 바와 같이, 상기 결과물의 전면 상에 900∼1,200Å 두께로 스페이서용 산화막을 증착한 후, 이를 전면 식각(blanket etch)하여 스페이서(13)를 형성하고, 그리고나서, 상대적으로 높은 도우즈 및 에너지의 이온주입을 행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD 구조의 소오스/드레인 영역(14)을 형성한다.
그 다음, 도 3e에 도시된 바와 같이, 상기 결과물 상에 4,000∼6,000Å 두께로 제1층간절연막(15)을 증착하고, 상기 희생 게이트(10)를 연마저지층으로 하는 CMP 공정으로 상기 제1층간절연막(15)과 마스크 패턴을 연마해서 상기 제1층간절연막(15)을 평탄화시킴과 동시에 상기 희생 게이트(10)를 노출시킨다.
그런다음, 도 3f에 도시된 바와 같이, 상기 노출된 희생 게이트를 습식 또는 건식 식각 공정으로 제거하고, 이어서, 상기 결과물 상에 게이트 절연막(16)과 텅스텐막(17)을 차례로 형성한다. 여기서, 상기 게이트 절연막(16)은 성장법(growth) 또는 증착법에 의한 산화막, 질산화막, 또는, 고유전율막이다.
그 다음, 도 3g에 도시된 바와 같이, 상기 제1층간절연막(15)이 노출될 때까지, 상기 텅스텐막(17) 및 게이트 절연막(16)을 연마하여 텅스텐 게이트(20)를 형성한다.
이후, 자기정렬콘택 공정을 행함에 있어서, 도 3h에 도시된 바와 같이, 전체 상부에 제2층간절연막(22)을 증착한 상태에서, 상기 제2층간절연막(22) 및 제1층간절연막(15)을 식각하여 소오스/드레인 영역(14)을 노출시키는 콘택홀(23)을 형성한다. 그런다음, 상기한 콘택홀(23) 형성시에 오정렬(mis-align)에 의해서 노출된 텅스텐 게이트 부분을 산화시켜서 텅스텐 산화물층(30)을 형성한다.
이때, 상기 산화 공정은 N2및 O2의 혼합 가스하에서 500 내지 700℃까지 램프-업(Ramp-up)하는 급속열산화(Rapid Thermal Oxidation : 이하, RTO) 전처리 공정과, 온도가 400∼600℃, 작동압력이 2∼5Torr, 플라즈마 파워가 100∼200W인 조건에서 100∼200초 동안 실시하는 N2O 플라즈마 산화 공정으로 구성되며, 상기 산화공정의 결과로 100∼400Å 두께의 텅스텐 산화물층(30)이 형성된다.
자세하게, 상기 텅스텐 산화물층을 형성하기 위한 텅스텐의 산화 공정은 N2O 또는 O2플라즈마 산화, RTO, 및 UV-O3산화 공정에 의해서 수행될 수 있으며, 아울러, 퍼니스 어닐(furnace anneal)에 의해 수행될 수 있다. 그런데, 상기 퍼니스 어닐은 산화 속도가 빠르며, 그 산화 속도의 제어가 어렵고, 특히, 리프팅(lifting)이 발생되는 문제점이 있는 바, 그 이용이 곤란하다. 또한, 상기 UV-O3산화공정에 의한 텅스텐 산화물층은 그 균일도(uniformity)가 불량한 단점이 있는 바, 그 이용한 곤란하며, 게다가, 상기 RTO 공정은 산화 속도가 느린 것에 기인해서 산화물층을 두껍게 형성하는데 어려움이 있는 바, 마찬가지로, 그 이용이 곤란하다.
따라서, 본 발명의 실시예에서는 N2O 또는 O2플라즈마 산화, 바람직하게는, N2O 플라즈마 산화 공정으로 상기 텅스텐 산화물층을 형성한다.
도 4는 N2O 플라즈마 산화 공정시의 산화 시간에 대한 텅스텐 산화물층(WO3)의 두께를 보여주는 그래프로서, 여기서, 산화 공정 조건은 온도 400℃, 작동압력 2.5Torr, 플라즈마 파워 100W이다.
상기 그래프로부터, 120 내지 150초의 산화 시간에서 소망하는 두께의 텅스텐 산화물층이 형성됨을 알 수 있다. 그리고, 상기 산화 속도는 일정한 값을 나타내는 결과를 보이는데, 이것으로부터, 실제 산화 공정을 적용함에 있어서의 그 두께 제어가 매우 용이함을 알 수 있다.
도 5a 및 도 5b는 산화 전처리(Pre-Treatment)로 RTO 공정을 실시한 후, N2O 플라즈마 산화 공정을 120초 동안 처리한 경우에서의 RTO 공정의 효과를 보여주는 XRD 그래프로서, 도 5a는 텅스텐 산화물층의 두께가 얇은 경우의 XRD 그래프이고, 도 5b는 텅스텐 산화물층의 두께가 두꺼운 경우의 XRD의 결과이다.
우선, 텅스텐 산화물층의 두께가 얇은 경우, 도 5a에 도시된 바와 같이, 텅스텐 산화물층의 피크(peak)가 텅스텐 피크에 의해 가려짐을 볼 수 있다. 반면, 텅스텐 산화물층이 두꺼운 경우, 도 5b에 도시된 바와 같이, 상기 텅스텐 산화물층의 피크가 확실하게 관찰된다.
한편, 상기 RTO 공정은 N2/O2(1.0/0.15) 혼합 가스하에서 500℃까지 램프-업하는 과정으로 진행되는데, 상기 RTO 공정을 실시함에 따라 텅스텐 산화물층은 더욱 견고하게 형성되며, 그래서, 도 5a에서 그 XRD 피크가 더욱 예리하게 나타나며, 이것으로부터, 그 결정성이 우수하다는 것을 알 수 있다. 이때, 상기 RTO 공정에 의해 생성된 매우 미세한 산화물층은 이후 N2O 플라즈마 산화 공정에서 일종의 시드(Seed)로 작용하여 그 산화 현상을 증진시키는 효과가 있는 것으로 추정할 수 있다.
그러므로, 본 발명의 실시예에서는 텅스텐 산화물층을 형성하기 위한 산화 공정을 N2O 플라즈마 산화 공정으로 행하되, 그 이전에 RTO 공정에 의한 전처리를 행한다.
계속해서, 도 3i에 도시된 바와 같이, 상기 콘택홀(23)이 매립되도록, 상기제2층간절연막(22) 상에 플러그용 폴리실리콘막을 증착하고, 그리고나서, 상기 폴리실리콘막을 연마하여 콘택 플러그(24)를 형성한다.
이후, 공지된 후속 공정을 진행함으로써, 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 자기정렬콘택 공정에서 오정렬에 의해 노출되는 텅스텐 게이트 부분에 산화 공정으로 텅스텐 산화물층을 형성시킴으로써 전기적 절연층을 형성하기 위한 공정을 단순화시킬 수 있으며, 그래서, 제조 비용의 증가를 방지할 수 있고, 공정 자체의 신뢰성 및 재현성을 확보할 수 있으며, 아울러, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 소자 형성 영역을 한정하는 필드산화막들이 형성된 실리콘 기판을 제공하는 단계;상기 필드산화막들에 의해 한정된 상기 실리콘 기판의 소자 형성 영역 상에 희생 게이트를 형성하는 단계;상기 희생 게이트 양측의 상기 실리콘 기판의 소자 형성 영역 내에 LDD (Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계;상기 결과물 상에 제1층간절연막을 증착하고, 상기 제1층간절연막을 연마하여 상기 제1층간절연막을 평탄화시키면서 상기 희생 게이트를 노출시키는 단계;상기 노출된 희생 게이트를 제거하는 단계;상기 결과물 상에 균일한 두께로 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 텅스텐막을 증착하는 단계;상기 텅스텐막과 게이트 절연막을 연마해서 텅스텐 게이트를 형성하는 단계;상기 결과물 상에 제2층간절연막을 증착하는 단계;상기 제2층간절연막 및 제1층간절연막을 식각해서, 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀에 의해 노출된 텅스텐 게이트 부분을 산화시켜서 텅스텐 산화물층을 형성하는 단계; 및상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 노출된 텅스텐 게이트 부분에 대한 산화는,급속열산화(Rapid Thermal Oxidation)에 의한 전처리 산화 공정과, N2O 플라즈마 산화 공정으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 급속열산화는N2및 O2의 혼합 가스하에서 500∼700℃까지 램프-업(Ramp-up)하는 조건으로 행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 N2O 플라즈마 산화 공정은,온도가 400∼600℃, 작동압력이 2.4∼2.6Torr, 플라즈마 파워가 100∼200W인 조건에서 100∼200초 동안 실시하여 100∼400Å 두께의 텅스텐 산화물층이 형성되도록 행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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