KR20030047556A - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 82
- 150000004767 nitrides Chemical class 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 12
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000010438 heat treatment Methods 0.000 claims description 26
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 19
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005121 nitriding Methods 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 7
- -1 nitrogen ions Chemical class 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 2
- 239000013043 chemical agent Substances 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 claims 1
- 229910001873 dinitrogen Inorganic materials 0.000 claims 1
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 229910001936 tantalum oxide Inorganic materials 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 17
- 230000010354 integration Effects 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있는 반도체 소자의 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 고전압 소자는 높은 전압이 인가되기 때문에 고전압용 게이트절연막을 두껍게 형성하고, 저전압 소자는 낮은 전압이 인가되기 때문에 저전압용 게이트 절연막을 얇게 형성하고 있다. 이러한 고전압 및 저전압 소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 절연막을 두껍게, 저전압용 게이트 절연막을 얇게 형성시킨다. 고전압 및 저전압 소자를 동시에 구현시키는 방법을 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하고, 웰 형성 공정 및 문턱 전압 이온 주입 공정을 실시하여 고전압 소자 지역 및 저전압 소자 지역을 정의(define)한다. 고전압 소자 지역 및 저전압 소자 지역의 반도체 기판(11) 상에 제 1 열 산화 공정으로 두꺼운 산화막(13)을 형성한다. 저전압 소자 지역이 개방(open) 되도록 포토레지스트 패턴(14)을 산화막(13) 상에 형성한다.
상기에서, 제 1 열 산화 공정은 800 ~ 900℃의 온도에서 수소와 산소, 또는 산소 가스만을 사용하여 실시한다.
도 1b를 참조하면, 포토레지스트 패턴(14)을 식각 마스크로 한 식각 공정으로 저전압 소자 지역의 게이트 산화막(13)을 제거한다. 포토레지스트 패턴(14)을 제거하고, 제 2 열 산화 공정을 실시하여 저전압 소자 지역의 반도체 기판(11) 상에 두께가 얇은 저전압 게이트 산화막(15)을 형성하고, 이때 고전압 소자 지역의 산화막(13)은 재산화되어 두께가 두꺼운 고전압 게이트 산화막(13a)이 된다. 고전압 게이트 산화막(13a) 및 저전압 게이트 산화막(15)이 형성된 전체 구조상에 폴리실리콘층(16)을 형성한다.
상기에서, 제 2 열 산화 공정은 800 ~ 900℃의 온도에서 수소와 산소, 또는 산소 가스만을 사용하여 실시한다.
도 1c를 참조하면, 게이트 마스크 공정 및 식각 공정으로 폴리실리콘층(16) 및 게이트 산화막(13a 및 15)을 식각하여, 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b)을 형성한다. LDD 이온 주입 공정을 실시하여, 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b) 각각의 양측 기판에 LDD 영역(17a 및 17b)를 형성한다. 이때 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b)에도 LDD 이온이 주입된다.
도 1d를 참조하면, 저압 실리콘 산화막(18) 및 실리콘 질화막(19)을 기판 전면에 증착한 후 스페이서 식각 공정을 실시하여 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b) 각각의 양측면에 스페이서 절연막(18 및 19)을 형성한다. 소오스/드레인 이온 주입 공정 및 약 950℃ 이상의 급속 열처리 공정으로 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b) 각각의 양측 기판에 소오스/드레인 영역(20a 및 20b)을 형성한다. 이후, 게이트 전극(16a 및 16b) 및 소오스/드레인 영역(20a 및 20b)의 배선 공정시 콘택 저항을 낮추기 위해 자기 정렬 실리사이드 공정을 4단계로 진행하여 게이트 전극(16a 및 16b) 및 소오스/드레인 영역(20a 및 20b)에 금속-실리사이드층(21a 및 21b)을 형성한다.
자기 정렬 실리사이드 공정의 첫단계는 코발트와 같은 실리사이드용 물질을 증착하는 것이고, 둘째 단계는 실리사이드화하기 위해 제 1 열처리하는 것이고, 셋째 단계는 제 1 열처리 후에 잔존하는 미반응 물질층을 제거하는 것이고, 넷째 단계는 최종적으로 실리사이드화하기 위해 제 2 열처리하는 것이다.
상술한 종래 방법으로 반도체 소자를 제조할 때 다음과 같은 문제가 발생된다.
첫째, 기판 전면에 두꺼운 산화막을 성장시킨 후 유기물질인 포토레지스트 패턴으로 마스킹 작업하여 얇은 산화막이 성장될 부분을 선택적으로 식각하게 되는데, 이로 인해 두꺼운 산화막 위에 유기물질 이물이 잔존해 게이트 산화막의 신뢰성을 열화 시킨다.
둘째, 두번의 열 산화 공정을 진행해야 하므로, 열 산화시의 열에 의해 문턱 전압이 변화되는 등의 문제점이 있다.
셋째, 두꺼운 산화막을 성장시킨 후 두 번째로 얇은 산화막을 성장할 때 세정 공정을 진행하는데, 이로 인해 두꺼운 산화막의 표면 거칠기가 심해져 두꺼운 산화막의 신뢰성을 저하시킨다.
넷째, 소자의 집적화로 게이트 산화막 두께가 얇아짐에 따라 일반적인 열산화막을 적용하고 있는 종래 기술에서는 게이트 산화막에서 누설 전류가 크게 발생된다.
다섯째, 폴리실리콘 게이트 전극의 경우, 주입된 이온의 충분한 확산을 이룰 수 없어 전극 내에 이온 감소지역(depletion)이 발생되어 전기적인 게이트 두께가 증가되며, 그 두께 조절이 어렵다.
여섯째, p형 전극에 주입된 보론 이온이 후속 열처리 공정에서 채널 영역으로 침투해 문턱 전압 등을 변화시키는 원인이 된다.
일곱째, 게이트 전극으로 사용된 폴리실리콘층의 윗면을 자기 정렬 실리사이드화하는 공정을 적용하여도 소자의 게이트 길이가 0.10㎛ 이하에서는 게이트 전극의 면저항을 5Ω/square 이하로 형성하기 어려워, 집적화에 따른 게이트 전극 물질로 적용할 수 없게 된다.
따라서, 본 발명은 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 고전압 소자 지역 및 저전압 소자 지역이 정의된 반도체 기판이 제공되고, 상기 저전압 소자 지역의 반도체 기판에 질소 이온을 주입하는 단계; 질화산화 공정으로 두꺼운 고전압 게이트 질화산화막 및 얇은 저전압 게이트 질화산화막을 형성하는 단계; 상기 고전압 게이트 질화산화막 및 저전압 게이트 질화산화막 상에희생 폴리실리콘층을 형성한 후, 패터닝 하여 고전압 희생 게이트 전극 구조 및 저전압 희생 게이트 전극 구조를 형성하는 단계; LDD 영역, 스페이서 절연막 및 소오스/드레인 영역을 순차적으로 형성하는 단계; 상기 소오스/드레인 영역에 금속-실리사이드층을 형성하는 단계; 전체 구조상부에 실리콘 산화막을 형성한 후, 상기 고전압 희생 게이트 전극 구조 및 상기 저전압 희생 게이트 전극 구조의 상단부가 노출될 때까지 상기 실리콘 산화막을 평탄화하는 단계; 상기 고전압 희생 게이트 전극 구조 및 상기 저전압 희생 게이트 전극 구조의 상기 희생 폴리실리콘층을 제거하여 고전압 게이트 홀 및 저전압 게이트 홀을 형성하는 단계; 및 상기 고전압 게이트 홀 및 저전압 게이트 홀 각각에 고유전체막, 금속 배리어층 및 금속층을 순차적으로 형성하여 고전압 금속 게이트 전극 및 저전압 금속 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판12: 소자 분리막
13: 산화막13a: 고전압 게이트 산화막
14: 포토레지스트 패턴15: 저전압 게이트 산화막
16: 폴리실리콘층16a: 고전압 게이트 전극
16b: 저전압 게이트 전극17a, 17b: LDD 영역
18: 저압 실리콘 산화막19: 실리콘 질화막
20a, 20b: 소오스/드레인 영역21a, 21b: 금속-실리사이드층
31: 반도체 기판32: 소자 분리막
33: 스크린 산화막34: 포토레지스트 패턴
35: 질소 이온 주입층36a: 고전압 게이트 질화산화막
36b: 저전압 게이트 질화산화막37: 희생 폴리실리콘층
37a: 고전압 희생 게이트 전극 구조37b: 저전압 희생 게이트 전극 구조
38a, 38b: LDD 영역39: 스페이서 절연막
40a, 40b: 소오스/드레인 영역41a, 41b: 금속-실리사이드층
42: 실리콘 산화막43a: 고전압 게이트 홀
43b: 저전압 게이트 홀44: 고유전체막
45: 금속 배리어층46: 금속층
46a: 고전압 금속 게이트 전극46b: 저전압 금속 게이트 전극
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(31)에 소자 분리막(32)을 형성하고, 웰 형성 공정 및 문턱 전압 이온 주입 공정을 실시하여 고전압 소자 지역 및 저전압 소자 지역을 정의(define)한다. 고전압 소자 지역 및 저전압 소자 지역의 반도체 기판(31) 상에 스크린 산화막(33)을 형성한다. 저전압 소자 지역이 개방(open) 되도록 포토레지스트 패턴(34)을 스크린 산화막(33) 상에 형성한다. 포토레지스트 패턴(34)을 이온 주입 마스크로 한 질소(N2) 이온 주입으로 저전압 소자 지역의 반도체 기판(31) 표면에 질소 이온 주입층(35)을 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(34)을 제거한 후, 포토레지스트 패턴(34)을 제거한 후에 잔류하는 유기물 이물 등을 제거하기 위하여 세정공정을 실시한다. 세정 공정은 황산(H2SO4), 제 1 불산(HF : H2O = 1 : 19), 암모니아수(HN4OH), 제 2 불산(HF : H2O = 1 : 99) 세정을 순차적으로 진행한다. 세정 공정 동안 스크린 산화막(33)은 대부분 제거된다. 이후 N2O 가스를 사용하여 질화산화 공정을 실시하는데, 고전압 소자 지역의 반도체 기판(31)의 표면에는 두꺼운 고전압 게이트 질화산화막(36a)이 형성되고, 질소 이온 주입층(35)이 형성된 저전압 소자 지역의 반도체 기판(31)에는 얇은 저전압 게이트 질화산화막(36b)이 형성된다. 고전압 게이트 질화산화막(36a) 및 저전압 게이트 질화산화막(36b)은 반도체 기판(31)과의 경계면에만 질소 이온이 소량 축적되며, 표면에는 주로 산화막이 성장되어 있어 질소(N2) 가스를 사용한 원격 플라즈마로 질화시켜 완전한 질화산화막(36a 및 36b)이 되게 한다. 고전압 게이트 질화산화막(36a) 및 저전압 게이트 질화산화막(36b) 상에 희생 폴리실리콘층(37)을 형성한다.
도 2c를 참조하면, 게이트 마스크 공정 및 식각 공정으로 희생 폴리실리콘층(37) 및 질화산화막(36a 및 36b)을 식각하여 고전압 소자 지역에 고전압 희생 게이트 전극 구조(37a)를, 저전압 소자 지역에 저전압 희생 게이트 전극 구조(37b)를 형성한다. LDD 이온 주입 공정을 실시하여, 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b) 각각의 양측 기판에 LDD 영역(38a 및 38b)을 형성한다.
도 2d를 참조하면, 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b) 각각의 양측면에 스페이서 절연막(39)을 형성한다. 스페이서 절연막(39)은 저압 실리콘 산화막을 반도체 기판 전체면에 증착한 후 스페이서 식각 공정을 통해 형성된다. 소오스/드레인 이온 주입 공정 및 약 950℃ 이상의 급속 열처리 공정으로 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b) 각각의 양측 기판에 소오스/드레인 영역(40a 및 40b)을 형성한다.
도 2e를 참조하면, 고전압 소자 지역 및 저전압 소자 지역 전체 구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 고전압 희생 게이트 전극 구조(37a), 저전압 희생 게이트 전극 구조(37b) 및 소오스/드레인 영역(40a 및 40b) 표면 각각에 금속-실리사이드층(41a 및 41b)을 형성한다.
상기에서, 금속-실리사이드층(41a 및 41b)은 불산(HF)으로 소오스/드레인 영역(40a 및 40b) 윗면에 잔존하는 자연 산화막을 제거한 후, 코발트(Co)를 50Å ~ 150Å의 두께로 증착한 후, 급속 열처리(RTP) 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 1차 열처리 공정을 진행하고, 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제로 선택적 식각 공정을 진행하고, 급속 열처리(RTP) 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 2차 열처리 공정을 진행하여 형성한다. SC-1 화학제는 NH4OH, H2O2및 DI의 혼합 용액이고, SC-2 화학제는 HCl, H2O2및 DI의 혼합 용액이다.
한편, 실리사이드용 금속층을 증착한 후에 캡핑층(capping layer)으로 Ti 또는 TiN을 증착할 수 있다. Ti는 80Å ~ 150Å의 두께로, TiN는 150Å ~ 300Å의 두께로 증착한다.
도 2f를 참조하면, 금속-실리사이드층(41a 및 41b)이 형성된 전체 구조상부에 화학기상증착 방식으로 TEOS와 같은 실리콘 산화막(42)을 형성한 후, 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b)의 상단부가 노출될 때까지 실리콘 산화막(42)을 평탄화 공정으로 식각한다. 이후 폴리실리콘층으로된 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b)를 제거하고, 이로 인하여 고전압 게이트 질화산화막(36a)이 저면을 이루는 고전압 게이트 홀(43a) 및 저전압 게이트 질화산화막(36b)이 저면을 이루는 저전압 게이트 홀(43b)을 형성한다.
도 2g를 참조하면, 고전압 게이트 홀(43a) 및 저전압 게이트 홀(43b)을 포함한 실리콘 산화막(42)의 표면을 따라 고유전체막(44)을 증착한 후, 누설전류 개선을 위해 N2O 가스나 NO 가스를 사용해 750 ~ 850℃의 온도에서 열처리하여 결정화시킨다. 질화산화막(36a 및 36b)은 고유전체막(44)을 증착한 후, 열처리 공정 진행시 고유전체막(44) 아래로 생성되는 산화막 형성을 방지하게 된다. 고유전체막(44) 상에 화학기상증착 방식으로 금속 배리어층인 티타늄 질화막(TiN; 45)을 증착한다. 티타늄 질화막(45) 상에 고전압 게이트 홀(43a) 및 저전압 게이트 홀(43b)이 완전히 매립되도록 텅스텐과 같이 저항이 낮은 금속층(46)을 형성한다.
상기에서, 고유전체막(44)은 탄탈륨 옥사이드(Ta2O5), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2) 등과 같이 유전상수가 20 ~ 26 정도인 유전체 물질을 사용한다.
도 2h를 참조하면, 실리콘 산화막(42)의 표면이 노출되도록 평탄화 공정으로 금속층(46)을 제거하여 고전압 게이트 홀(43a) 및 저전압 게이트 홀(43b) 각각에 고전압 금속 게이트 전극(46a) 및 저전압 금속 게이트 전극(46b)을 형성한다.
상기한 본 발명의 반도체 소자의 제조 방법과 종래의 반도체 소자의 제조 방법을 비교하여 설명하면 다음과 같다.
첫째, 종래의 반도체 소자가 적용하고 있는 2회의 산화 공정을 적용하여 이중 두께의 게이트 절연막을 성장시키는 경우, 유기물인 포토레지스트에 노출되어 유기물 이물과 표면 거칠기 등의 상승으로 게이트 절연막의 신뢰성이 저하되지만, 본 발명은 질소 이온 주입에 의해 1회의 질화산화공정 적용으로 유기물 이물과 표면 거칠기의 개선으로 게이트 절연막의 신뢰성을 향상시킬 수 있으며, 이후 유전율이 일반적인 산화막 보다 큰 질화산화막과 고유전체의 게이트 절연막 적용으로 물리적인 두께를 증가시킬 수 있어 게이트 절연막으로 부터 발생되는 누설 전류를 개선할 수 있다.
둘째, 고유전체의 결정화와 누설 전류 감소를 위해 적용하는 열처리 공정 진행시 일반적인 산화막은 그 밑에 불필요한 산화막이 성장되는 것을 방지할 수 없지만, 본 발명의 질화산화막은 산화 저항성으로 인해 불필요한 산화막 성장을 억제하여 문턱 전압 변화를 개선할 수 있다.
셋째, 유전상수가 3.9정도인 열산화막 대신 유전상수가 6정도인 질화산화막과 유전상수가 20 ~ 26정도인 탄탈륨 옥사이드(Ta2O5), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2) 등을 게이트 절연막으로 적용하여, 반도체 소자에 영향을 미치는 전기적 두께를 아주 얇은 정도까지도 조절할 수 있게 된다.
넷째, 종래의 기술은 P형 반도체 소자에서 게이트 전극에 주입된 보론이 후속 열처리 공정에서 채널 영역으로 침투되어 문턱전압 변화등 소자의 신뢰성을 저하시키지만, 본 발명은 보론 침투를 방지할 수 있는 질화산화막을 적용하고, 소오스/드레인 영역 형성을 위한 이온 주입과 열처리 공정 등을 진행한 후에 금속 게이트 전극 형성 공정을 진행하기 때문에 보론 이온의 채널 영역으로의 침투를 방지할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.
다섯째, 종래의 기술은 폴리실리콘 게이트 전극의 자체 저항이 커 이온을 주입하고 자기 정렬 실리사이드 공정을 실시하여 금속-실리사이드층이 형성된 게이트 전극으로 적용하지만, 전극의 접촉 저항을 5Ω/square 이하로 낮추기 어렵다. 하지만 본 발명은 저항이 낮은 금속 게이트 적용으로 저항을 5Ω/square 이하로 낮출수 있다.
여섯째, 종래 기술에서 게이트 전극으로 적용된 폴리실리콘층은 주입된 불순물들의 충분한 활성화가 어려워 폴리실리콘층 내의 활성화된 이온의 감소지역(depletion)이 발생되어 전기적 두께 증가로 문턱 전압이 상승되는 등의 문제가 발생되지만, 본 발명은 게이트 전극으로 금속막을 적용하므로 상기와 같은 문제를 해결할 수 있다. 즉, 폴리실리콘 게이트 전극의 경우 불순물의 충분한 활성화를 위해 후속 열공정 온도를 높이면, 전극내의 보론 이온은 채널 영역으로 침투해 문턱 전압 변화등 소자의 신뢰성을 저하시키게 되므로 주입된 불순물의 충분한 활성화가 어렵게 된다.
상술한 바와 같이, 본 발명은 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있다.
Claims (15)
- 고전압 소자 지역 및 저전압 소자 지역이 정의된 반도체 기판이 제공되고, 상기 저전압 소자 지역의 반도체 기판에 질소 이온을 주입하는 단계;질화산화 공정으로 두꺼운 고전압 게이트 질화산화막 및 얇은 저전압 게이트 질화산화막을 형성하는 단계;상기 고전압 게이트 질화산화막 및 저전압 게이트 질화산화막 상에 희생 폴리실리콘층을 형성한 후, 패터닝 하여 고전압 희생 게이트 전극 구조 및 저전압 희생 게이트 전극 구조를 형성하는 단계;LDD 영역, 스페이서 절연막 및 소오스/드레인 영역을 순차적으로 형성하는 단계;상기 소오스/드레인 영역에 금속-실리사이드층을 형성하는 단계;전체 구조상부에 실리콘 산화막을 형성한 후, 상기 고전압 희생 게이트 전극 구조 및 상기 저전압 희생 게이트 전극 구조의 상단부가 노출될 때까지 상기 실리콘 산화막을 평탄화하는 단계;상기 고전압 희생 게이트 전극 구조 및 상기 저전압 희생 게이트 전극 구조의 상기 희생 폴리실리콘층을 제거하여 고전압 게이트 홀 및 저전압 게이트 홀을 형성하는 단계; 및상기 고전압 게이트 홀 및 저전압 게이트 홀 각각에 고유전체막, 금속 배리어층 및 금속층을 순차적으로 형성하여 고전압 금속 게이트 전극 및 저전압 금속게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화산화 공정전에 황산, 제 1 불산, 암모니아수, 제 2 불산 세정을 순차적으로 진행하는 세정 공정 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1 불산은 HF : H2O의 혼합 비율이 1 : 19이고, 상기 제 2 불산은 HF : H2O의 혼합 비율이 1 : 99인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화산화 공정은 N2O 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고전압 게이트 질화산화막 및 저전압 게이트 질화산화막을 형성한 후에 완전한 질화산화막을 형성하기 위해 질소 가스를 사용한 원격 플라즈마로 질화시키는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 절연막은 저압 실리콘 산화막을 증착한 후 스페이서 식각 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속-실리사이드층은 불산으로 상기 소오스/드레인 영역 윗면에 잔존하는 자연 산화막을 제거한 후, 실리사이드 금속층으로 코발트를 50Å ~ 150Å의 두께로 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 순차적으로 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 1차 열처리 공정은 급속 열처리 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 선택적 식각 공정은 상기 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 2차 열처리 공정은 급속 열처리 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 실리사이드용 금속층 증착 후에 캡핑층으로 Ti 또는 TiN을 증착하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 Ti는 80Å ~ 150Å의 두께로 증착하고, 상기 TiN는 150Å ~ 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고유전체막은 탄탈륨 옥사이드, 하프늄 옥사이드 및 지르코늄 옥사이드 중 어느 하나를 증착한 후, N2O 가스나 NO 가스를 사용해 750 ~ 850℃의 온도에서 열처리하여 결정화시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 배리어층은 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0078259A KR100411025B1 (ko) | 2001-12-11 | 2001-12-11 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0078259A KR100411025B1 (ko) | 2001-12-11 | 2001-12-11 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030047556A true KR20030047556A (ko) | 2003-06-18 |
| KR100411025B1 KR100411025B1 (ko) | 2003-12-18 |
Family
ID=29574294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0078259A KR100411025B1 (ko) | 2001-12-11 | 2001-12-11 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100411025B1 (ko) |
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| US7545000B2 (en) | 2005-12-08 | 2009-06-09 | Electronics And Telecommunications Research Institute | Schottky barrier tunnel transistor and method of manufacturing the same |
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| EP2477254A1 (en) | 2011-01-18 | 2012-07-18 | Samsung Electro-Mechanics Co., Ltd | Gas venting structure for energy storage device and energy storage device including the same |
| CN116825786A (zh) * | 2023-08-31 | 2023-09-29 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4884660B2 (ja) | 2004-08-11 | 2012-02-29 | シャープ株式会社 | 薄膜トランジスタ装置の製造方法 |
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| CN116825786A (zh) * | 2023-08-31 | 2023-09-29 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制备方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100411025B1 (ko) | 2003-12-18 |
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| E701 | Decision to grant or registration of patent right | ||
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