KR101147372B1 - 반도체 소자의 듀얼 게이트 산화막 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것으로, 저전압 지역의 반도체 기판 표면에 선택적으로 질소 이온 주입층을 형성하고, 고전압 지역 및 저전압 지역 전체에 산화 공정을 실시하므로, 저전압 지역에서는 질소 이온 주입층에 의해 산화 속도가 늦어 얇은 두께의 저전압 게이트 산화막을 형성할 수 있고, 고전압 지역에서는 저전압 지역보다 산화 속도가 빨라 두꺼운 두께의 고전압 게이트 산화막을 형성할 수 있다. 따라서 본 발명은 한번의 게이트 산화 공정으로 두께가 서로 다른 듀얼 게이트 산화막을 형성할 수 있어 공정을 단순화 할 수 있다.
듀얼 게이트 산화막, 질소 이온 주입층, 산화 속도
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
21: 반도체 기판 22: 소자 격리막
23: 패드 산화막 24: 질화막
25: 포토레지스트 패턴 26: 질소 이온 주입층
27L: 저전압 게이트 산화막 27H: 고전압 게이트 산화막
LV: 저전압 지역 HV: 고전압 지역
본 발명은 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것으로, 특히 한번의 게이트 산화 공정으로 두께가 서로 다른 게이트 산화막들을 형성할 수 있는 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것이다.
일반적으로, 온-칩(On-Chip)상에서 동시에 서로 다른 트랜스컨덕턴스 (Transconductance)를 갖는 소자를 구현하는 기술이 제안되고 있으며, 이러한 기술은 저전압 구동소자와 고전압 구동소자를 구현하는데 적용되고 있다. 고전압 및 저전압 구동소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 산화막을 두껍게 형성하고, 저전압용 게이트 산화막을 얇게 형성시키는 일명 듀얼 게이트 산화 공정(dual gate oxidation process)을 적용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 저전압 지역(LV) 및 고전압 지역(HV)으로 정의된(define) 반도체 기판(11)이 제공된다. 반도체 기판(11)에 소자 격리막(12)을 형성하여 액티브 영역을 정의한다. 웰 형성 이온 주입 공정으로 반도체 기판(11) 내에 웰을 형성하고, 문턱 전압 이온 주입 공정으로 채널 영역을 형성한 후, 반도체 기판(11) 전체 상부에 고전압 게이트 산화 공정으로 산화막(13)을 두껍게 형성한다.
도 1b를 참조하면, 고전압 지역(HV)이 덮이는(close) 포토레지스트 패턴(14)을 형성한 후, 노출된 산화막(13)을 습식 식각으로 제거하고, 이로 인하여 고전압 지역(HV)의 반도체 기판(11) 상에만 산화막(13)이 존재하고, 저전압 지역(LV)의 반도체 기판(11)은 노출된다.
도 1c를 참조하면, 포토레지스트 패턴(14)을 제거하고, 전-세정(pre-cleaning) 후에 저전압 게이트 산화 공정을 실시하고, 이로 인하여 저전압 지역(LV)에는 얇은 두께의 저전압 게이트 산화막(15L)이 형성되고, 고전압 지역(HV)에는 산화막(13)의 두께가 두꺼워진 고전압 게이트 산화막(15H)이 형성된다.
상기한 바와 같이, 종래 방법은 고전압 게이트 산화 공정, 습식 식각 공정 및 저전압 게이트 산화 공정을 순차적으로 실시하여 고전압 게이트 산화막 및 저전압 게이트 산화막을 형성한다. 두 번의 산화 공정으로 듀얼 게이트 산화막을 형성함에 의해 공정이 복잡할 뿐만 아니라, 저전압 게이트 산화막을 형성하기 전에 실시하는 습식 식각 공정 및 전-세정 공정에 의해 웨이퍼 표면, 특히 저전압 지역(LV)과 고전압 지역(HV)과의 경계 부분의 패턴 프로파일(pattern profile)을 따라 물의 표면 장력이 발생되어 이 부분에 워터 마크(water mark)가 형성된다. 워터 마크는 후속 게이트 폴리 식각 공정시 저전압 게이트 산화막과 고전압 게이트 산화막과의 경계 부분에서 언더 에치(under etch)를 발생시켜 게이트 단락(gate short)을 유발하는 원인이 된다.
따라서, 본 발명은 한번의 게이트 산화 공정으로 두께가 서로 다른 게이트 산화막들을 형성하고, 언더 에치를 방지할 수 있는 반도체 소자의 듀얼 게이트 산 화막 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법은 저전압 지역 및 고전압 지역으로 정의되고, 소자 격리막이 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막을 패터닝하여 상기 고전압 지역에만 남기는 단계; 상기 패터닝된 질화막을 이온 주입 마스크로 한 질소 이온 주입 공정으로 상기 저전압 지역의 반도체 기판 표면에 질소 이온 주입층을 형성하는 단계; 상기 패터닝된 질화막 및 상기 패드 산화막을 제거하는 단계; 및 산화 공정으로 저전압 게이트 산화막 및 고전압 게이트 산화막을 형성하는 단계를 포함한다.
상기에서, 상기 패드 산화막은 50 Å 내지 150 Å의 두께로 형성하고, 상기 질화막은 300 Å 내지 1000 Å의 두께로 형성한다.
상기 질소 이온 주입층은 25 KeV의 이온 주입 에너지, 5.0E14 ions/cm3의 이온 주입량 및 1000 Å의 이온 투사범위의 조건으로 형성된다.
상기 저전압 게이트 산화막은 상기 질소 이온 주입층에 의해 산화 속도가 늦어 얇은 두께로 형성되고, 상기 고전압 게이트 산화막은 상기 저전압 게이트 산화막보다 상대적으로 산화 속도가 빨라 두껍게 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 저전압 지역(LV) 및 고전압 지역(HV)으로 정의된(define) 반도체 기판(21)이 제공된다. 반도체 기판(21)에 소자 격리막(22)을 형성하여 액티브 영역을 정의한다. 소자 격리막(22)이 형성된 반도체 기판(21) 상에 패드 산화막(23) 및 질화막(24)을 순차적으로 형성한 후, 저전압 지역(LV)이 개방된(open) 포토레지스트 패턴(25)을 형성한다. 포토레지스트 패턴(25)을 식각 마스크로 한 식각 공정으로 저전압 지역(LV)의 질화막(24)을 제거한다.
상기에서, 소자 격리막(22)은 LOCOS(LOCal Oxidation of Silicon) 방법, PBL(Poly Buffered LOCOS) 방법 및 STI(Shallow Trench Isolation) 방법 중에 어느 하나의 방법으로 형성한다. 패드 산화막(23)은 질화막(24)의 스트레스(stress)가 반도체 기판(21)에 전달되는 것을 방지하면서 후속 질소 이온 주입 공정시 스크린 막의 역할을 하며, 50 Å 내지 150 Å의 두께로 형성한다. 질화막(24)은 후속 질소 이온 주입 공정시 이온 주입 마스크 역할을 하며, 300 Å 내지 1000 Å의 두께로 형성한다. 질화막(24)은 인산(H3PO4) 용액을 사용한 질화물 습식 식각 공정으로 제거한다.
도 2b를 참조하면, 포토레지스트 패턴(25)을 제거한 후, 패터닝된 질화막(24)을 이온 주입 마스크로 한 질소 이온 주입 공정으로 저전압 지역(LV)의 반도체 기판(21) 표면에 선택적으로 질소 이온 주입층(26)을 형성한다.
상기에서, 질소 이온 주입층(26)은 25 KeV의 이온 주입 에너지, 5.0E14 ions/cm3의 이온 주입량 및 1000 Å의 이온 투사범위(Projeced Range; Rp)의 조건으로 형성된다.
도 2c를 참조하면, 패터닝된 질화막(24) 및 패드 산화막(23)을 순차적으로 제거한 후, 웰 형성 이온 주입 공정으로 반도체 기판(11) 내에 웰을 형성하고, 문턱 전압 이온 주입 공정으로 채널 영역을 형성한다. 질화막(24)은 인산(H3PO4) 용액을 사용한 질화물 습식 식각 공정으로 제거하고, 패드 산화막(23)은 HF 용액이나, BOE 용액을 사용한 산화물 습식 식각 공정으로 제거한다.
도 2d를 참조하면, 저전압 지역(LV)의 반도체 기판(21) 표면에 질소 이온 주입층(26)이 존재하는 상태에서 고전압 게이트 산화 공정을 실시하고, 이로 인하여 저전압 지역(LV)의 반도체 기판(21) 상에는 질소 이온 주입층(26)에 의해 산화 속도가 늦어 얇은 두께 예를 들어, 50 Å 내지 150 Å 두께의 저전압 게이트 산화막 (27L)이 형성되고, 고전압 지역(HV)의 반도체 기판(21) 상에는 저전압 지역(LV)보다 상대적으로 산화 속도가 빨라 두꺼운 두께 예를 들어, 300 Å 내지 600 Å 두께의 고전압 게이트 산화막(27H)이 형성된다.
한편, 상기한 본 발명의 실시예에서는 고전압 지역과 저전압 지역에서 두께가 다른 두 개의 게이트 산화막들 형성 방법을 설명하였지만, 본 발명은 이에 한정하지 않고 임베디드 플래시 로직(embedded flash logic) 제품에서와 같이 로직 게이트 산화막, 고전압 게이트 산화막 및 터널 산화막의 서로 다른 세 개의 게이트 산화막을 형성하는 방법에도 적용할 수 있다.
상술한 바와 같이, 본 발명은 한번의 고전압 게이트 산화 공정으로 고전압 게이트 산화막 및 저전압 게이트 산화막을 동시에 형성할 수 있어 공정을 단순화 할 수 있으며, 기존의 듀얼 게이트 산화 공정시 발생되는 워터 마크로 인하여 게이트 폴리 식각 공정시 저전압 게이트 산화막과 고전압 게이트 산화막과의 경계 부분에서 나타나는 언더 에치(under etch)를 방지하므로 공정의 안정화를 이룰 수 있다.
Claims (4)
- 저전압 지역 및 고전압 지역으로 정의되고, 소자 격리막이 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계;상기 질화막을 패터닝하여 상기 고전압 지역에만 남기는 단계;상기 패터닝된 질화막을 이온 주입 마스크로 한 질소 이온 주입 공정으로 상기 저전압 지역의 반도체 기판 표면에 질소 이온 주입층을 형성하는 단계;상기 패터닝된 질화막 및 상기 패드 산화막을 제거하는 단계; 및산화 공정으로 저전압 게이트 산화막 및 고전압 게이트 산화막을 형성하는 단계를 포함하며,상기 저전압 게이트 산화막은 상기 질소 이온 주입층에 의해 산화 속도가 늦어 얇은 두께로 형성되고, 상기 고전압 게이트 산화막은 상기 저전압 게이트 산화막보다 상대적으로 산화 속도가 빨라 두껍게 형성되는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막은 50 Å 내지 150 Å의 두께로 형성하고, 상기 질화막은 300 Å 내지 1000 Å의 두께로 형성하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 질소 이온 주입층은 25 KeV의 이온 주입 에너지, 5.0E14 ions/cm3의 이온 주입량 및 1000 Å의 이온 투사범위의 조건으로 형성되는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
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