KR100275111B1 - 반도체소자의게이트산화막형성방법 - Google Patents

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Abstract

본 발명은 반도체 집적회로에서 두께가 다른 다수의 게이트 산화막을 형성할 때, 공정의 단순화를 실시할 수 있는 게이트 산화막의 형성 방법에 관한 것으로, 이를 위한 본 발명은 서로 다른 문턱전압을 가지는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 소자의 제조 방법에 있어서, 반도체 기판 사이에 상기 제 1 트랜지스터 영역의 반도체 기판을 노출시키는 제 1 마스크패턴을 형성하고 질소이온을 제 1 도즈량으로 이온주입하여 제 1 질소이온주입영역을 형성하는 제 1 단계; 상기 제 1 마스크패턴을 제거한 후 상기 제 2 트랜지스터 영역의 반도체 기판을 노출시키는 제 2 마스크패턴을 형성하고 질소이온을 제 2 도즈량으로 이온주입하여 제 2 질소이온주입영역을 형성하는 제 2 단계; 및 상기 제 2 마스크패턴을 제거하고 열공정을 실시하여 상기 제 1 및 제 2 질소이온주입영역의 반도체 기판 표면에 서로 다른 두께의 게이트산화막을 형성하는 제 3 단계를 포함하여 이루어진다.

Description

반도체 소자의 게이트 산화막 형성 방법{METHOD FORMING GATEOXIDE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 부분적으로 다른 두께를 갖는 게이트 산화막을 갖는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 산화막 형성 공정은 실리콘 기판 위에 실리콘 산화막(SiO2)을 형성하는 것을 의미하는데, 그중 열산화막 형성 공정은 고온의 산소 분위기에서 실리콘을 산화시키는 방식이다. 이러한 열산화막 형성 공정은 형성되는 막의 두께 조절이 용이하여 고집적 소자에서 적용하고 있는 기본적인 산화 방식이다. 산화막은 형성되는 산화막의 두께에 따라 용도가 다르며, 트랜지스터의 게이트 산화막으로 사용되는 산화막의 두께는 약 100Å 내지 500Å의 두께를 갖는다.
먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11)상부에 패드 산화막(12)과 질화막(13)을 차례로 형성한 후, 필드 산화막을 형성하기 위한 식각 마스크 패턴으로 포토레지스트 패턴(101)을 형성한다.
다음으로, 도1b에 도시된 바와 같이, 기형성된 포토레지스트 패턴(101)을 사용하여 질화막(13)과 패드 산화막(12)을 식각하여 부분적으로 실리콘 기판(11)을 노출시킨다.
다음으로, 도1c에 도시된 바와 같이, 식각된 질화막 패턴(13)을 산화 방지 마스크로 하여 열공정을 실시하면, 필드 산화막(14)이 형성된다. 그리고, 잔류 질화막(13) 및 패드 산화막(12)을 제거하고, 전체적으로 제1게이트 산화막(15)을 형성한다. 그 상부에 제2게이트 산화막(이하 터널 산화막)을 형성하기 위한 식각 마스크 패턴(102)을 형성한다.
다음으로, 도1d에 도시된 바와 같이, 기형성된 식각 마스크 패턴(102)을 이용하여 노출된 제1게이트 산화막(14)을 제거하여 실리콘 기판(11)을 부분적으로 노출시킨다.
다음으로, 도1e에 도시된 바와 같이, 기형성된 식각 마스크 패턴(102)을 이용하여 노출된 실리콘 기판(11)상부에 터널 산화막(16)을 형성하고, 잔류 식각 마스크 패턴(102)을 제거한다. 여기서 식각 마스크 패턴(102)의 식각 및 세정 공정시 그 하부의 제1게이트 산화막의 손상이 유발된다. 따라서 소정의 얻고자 하는 산화막의 두께 조절 공정이 어려운 실정이다. 여기서 형성되는 터널 산화막(16)은 제1게이트 산화막(15)의 두께보다 얇게 형성된다.
다음으로, 도1f에 도시된 바와 같이, 전체 구조 상부에 제1폴리 실리콘막(17)을 형성한다.
다음으로, 도1g에 도시된 바와 같이, 기형성된 터널 산화막을 완전히 덮고, 기형성된 폴리 실리콘막(17)의 일부를 노출시키는 식각 마스크 패턴(103)을 형성한 후, 노출된 폴리 실리콘막(17)을 식각하여 제1게이트 산화막(15)을 노출시킨다. 이러한 게이트 산화막(15)의 노출시 폴리 실리콘막(17)의 식각으로 인하여 제1 게이트 산화막(15)의 손상이 유발된다.
다음으로, 도1h에 도시된 바와 같이, 전술한 공정이 완료된 전체 구조 상부에 정보의 저장을 위한 산화막(17), 질화막(18), 산화막(19)의 ONO구조를 형성하기 위하여 차례로 적층한다.
다음으로, 도1i에 도시된 바와 같이, 산화막(19) 상부에 기 사용한 식각 마스크 패턴(103)을 재 사용하여 산화막(19), 질화막(18), 산화막17)을 식각하여 제1게이트 산화막(15)을 노출시킨다.
마지막으로, 도1j에 도시된 바와 같이, 전체 구조 상부에 제2폴리 실리콘막(22)을 형성한다.
그러나 전술한 바와 같이 게이트 산화막 공정시 공정이 복잡해질 뿐만아니라, 포토레지스트 패턴이 제거시 하부의 게이트 산화막이 손상되어 조절된 문턱전압을 얻기가 힘들어지고 있는 실정이다. 따라서 이러한 문제점을 극복할수 있는 반도체 소자의 게이트 산화막 형성 방법이 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 각 트랜지스터의 게이트산화막 두께를 조절하여 서로 다른 문턱전압을 갖는 다수의 트랜지스터를 안정적으로 구현할 수 있는 반도체 소자의 게이트산화막 형성 방법을 제공함에 그 목적이 있다.
도1a 내지 도1j는 종래의 반도체 소자의 게이트 산화막을 형성하는 공정 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 게이트 산화막을 형성하는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 패드 산화막
23 : 질화막 24 : 필드 산화막
25 : 제 1 게이트산화막 26 : 제 2 게이트산화막
27 : 제 3 게이트산화막 28 : 제 1 폴리 실리콘막
29 : ONO막 30 : 제 2 폴리 실리콘막
A : 제 1 질소이온주입영역 B : 제 2 질소이온주입영역
상기와 같은 목적을 달성하기 위한 본 발명은 서로 다른 문턱전압을 가지는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 소자의 제조 방법에 있어서, 반도체 기판 사이에 상기 제 1 트랜지스터 영역의 반도체 기판을 노출시키는 제 1 마스크패턴을 형성하고 질소이온을 제 1 도즈량으로 이온주입하여 제 1 질소이온주입영역을 형성하는 제 1 단계; 상기 제 1 마스크패턴을 제거한 후 상기 제 2 트랜지스터 영역의 반도체 기판을 노출시키는 제 2 마스크패턴을 형성하고 질소이온을 제 2 도즈량으로 이온주입하여 제 2 질소이온주입영역을 형성하는 제 2 단계; 및 상기 제 2 마스크패턴을 제거하고 열공정을 실시하여 상기 제 1 및 제 2 질소이온주입영역의 반도체 기판 표면에 서로 다른 두께의 게이트산화막을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
먼저, 도2a에 도시된 바와 같이, 제 1 트랜지스터영역과 제 2 트랜지스터영역이 구분된 실리콘 기판(21)상에 패드 산화막(22)과 질화막(23)을 차례로 형성한 후, 구조 전면에 포토레지스트를 도포하고 노광 및 현상공정을 실시하여 필드 산화막을 형성하기 위한 식각 마스크 패턴으로 포토레지스트 패턴(201)을 형성한다.
다음으로, 도2b에 도시된 바와 같이, 상기 포토레지스트 패턴(201)을 사용하여 질화막(23)과 패드 산화막(22)을 식각하여 실리콘 기판(21)의 필드산화막이 형성될 부분을 노출시킨 후, 상기 포토레지스트 패턴(201)을 제거한다.
다음으로, 도2c에 도시된 바와 같이, 상기 노출된 실리콘 기판(21)을 산화시키어 필드산화막(24)을 형성한 다음, 상기 패드산화막(22) 및 질화막(23)을 제거한다. 이어 상기 전체 구조 상부에 제 1 트랜지스터영역의 실리콘 기판(21)을 노출시키는 제 1 이온주입마스크(202)를 형성한다. 그리고, 상기 제 1 이온주입마스크(202)를 마스크로 이용하여 노출된 실리콘 기판(21)에 1×1014cm-2내지 5×1014cm-2의 도즈량을 갖는 질소 이온(Nitrogen ion; N2)을 주입하여 제 1 질소이온 주입영역(A)을 형성한다. 이러한 질소 이온 주입 공정은 5KeV 내지 50KeV의 이온주입 에너지로 실시된다.
다음으로, 도2d에 도시된 바와 같이, 상기 제 1 이온주입 마스크(202)를 제거한 후, 제 1 질소이온 주입영역(A)을 제외한 타측의 실리콘기판(21) 즉, 제2트랜지스터영역의 실리콘기판(21)이 노출되도록 제 2 이온주입 마스크(203)를 전체 구조 상에 형성하고, 상기 제 2 이온주입 마스크(203)를 마스크로 이용하여 1×1013cm-2내지 5×1013cm-2의 도즈량을 갖는 질소이온을 주입하여 제 2 질소이온주입영역(B)을 형성한다.
결과적으로, 실리콘 기판(21) 표면에는 제 1 질소이온주입영역(A), 제 2 질소이온주입영역(B) 및 질소이온이 주입되지 않은 영역(C)이 형성되는데, 제 1 질소이온주입영역(A)은 제 1 트랜지스터영역, 제 2 질소이온주입영역(B)은 제 2 트랜지스터영역에 형성된다.
다음으로, 도2e에 도시된 바와 같이, 상기 제 2 이온주입 마스크(203)를 제거하여 실리콘 기판(21)을 노출시킨 후, 전체 구조 상부에 650℃ 내지 950℃의 온도로 열공정을 10분 내지 300분동안 실시하여 두께가 서로 다른 제1,2,3 게이트산화막(25,26,27)을 형성한다. 이 때, 상기 열공정은 상기 질소이온이 주입되지 않은 영역(C)의 실리콘 기판(21)의 표면을 열산화시키기 위한 조건으로 실시된다.
전술한 바와 같이, 실리콘 기판(21)의 소정영역에 도즈량이 다른 질소이온을 이온주입하여 게이트산화막을 형성하기 위한 실리콘 기판(21)의 열산화를 저지하게 되는데, 즉 질소이온이 열산화를 저지하는 역할을 하므로 질소의 도즈량에 따라 산화막이 성장하는 속도가 다르게 된다. 더욱 상세히 설명하면, 열산화로 형성되는 산화막의 두께는 이온주입된 질소의 도즈량에 반비례하는데, 제 1 질소이온주입영역(A)상에 형성되는 제 1 게이트산화막(25)은 질소의 도즈량이 가장 크기 때문에 가장 얇은 두께로 형성되며, 질소이온이 주입되지 않은 영역(C)상에는 가장 두꺼운 두께의 제 3 게이트산화막(27)이 형성되고, 상기 제 2 질소이온주입영역(B)상에는 중간 두께의 제 2 게이트산화막(26)이 형성된다.
상술한 바와 같이, 한 번의 열공정으로 서로 다른 두께의 게이트산화막을 형성하므로 공정이 단순하며, 저전압 및 고전압이 필요한 소자에 서로 다른 두께의 게이트산화막을 적용하여 안정적으로 각 트랜지스터의 문턱전압(Threshold Voltage)을 조절할 수 있다.
마지막으로, 도2f에 도시된 바와 같이, 전술한 공정이 완료된 전체 구조 상부에 제 1 폴리실리콘막(28)을 형성한 다음, 상기 제 1 폴리실리콘막(28)상에 ONO(Oxide/Nitride/Oxide)막(29) 즉, 산화막(29a), 질화막(29b), 산화막(29c)의 적층막을 형성한다. 이어 상기 ONO막(29) 상에 제 2 폴리실리콘막(30)을 형성한다.
상기한 본 발명의 일실시예를 플래쉬 메모리(Flash memory)에 적용할 경우, 두께가 가장 얇은 제 1 게이트산화막(25)은 셀영역의 터널산화막(Tunnel oxide), 중간 두께의 제 2 게이트산화막(26)은 주변회로영역의 저전압(Low voltage) 소자를 위한 게이트산화막, 두께가 가장 두꺼운 제 3 게이트산화막(27)은 주변회로영역의 고전압(High voltage) 소자를 위한 게이트산화막으로 이용될 수 있다.
도면에 도시되지 않았지만, 본 발명의 다른 실시예로서, 상기 질소이온주입 공정에 있어서, 가장 얇은 게이트산화막 및 중간 두께의 게이트산화막을 형성하기 위한 영역에 먼저 질소이온을 1×1013내지 5×1013cm-2의 도즈량으로 이온주입한 후, 다시 가장 얇은 게이트산화막이 성장할 영역에만 질소이온을 1×1014내지 5×1014cm-2의 도즈량으로 이온주입하여 각 게이트산화막이 형성될 영역에 대한 질소이온의 도즈량을 다르게 한다. 이후 공정은 본 발명의 일실시예와 동일하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 반도체 집적회로에서 트랜지스터의 게이트 산화막 형성시 실리콘 기판에 질소이온을 부분적으로 다르게 첨가하여 한 번의 열공정에 의하여 부분적으로 다른 두께의 게이트 산화막을 형성시킬수 있어 다양한 문턱전압을 가지는 트랜지스터들을 안정적으로 형성할 수 있다.
그리고, 부분적으로 포토레지스트를 제거할 필요가 없으므로 하부의 게이트 산화막이 손상되는 문제점을 극복하여 트랜지스터의 문턱전압 특성을 정확하게 조절할수 있다.

Claims (6)

  1. 서로 다른 문턱전압을 가지는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 소자의 제조 방법에 있어서,
    반도체 기판 사이에 상기 제 1 트랜지스터 영역의 반도체 기판을 노출시키는 제 1 마스크패턴을 형성하고 질소이온을 제 1 도즈량으로 이온주입하여 제 1 질소이온주입영역을 형성하는 제 1 단계;
    상기 제 1 마스크패턴을 제거한 후 상기 제 2 트랜지스터 영역의 반도체 기판을 노출시키는 제 2 마스크패턴을 형성하고 질소이온을 제 2 도즈량으로 이온주입하여 제 2 질소이온주입영역을 형성하는 제 2 단계; 및
    상기 제 2 마스크패턴을 제거하고 열공정을 실시하여 상기 제 1 및 제 2 질소이온주입영역의 반도체 기판 표면에 서로 다른 두께의 게이트산화막을 형성하는 제 3 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계에서, 상기 질소이온의 제 1 도즈량은 1×1014cm-2내지 5×1014cm-2인 것을 특징으로 하는 반도체 소자의 게이트산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 단계에서, 상기 질소이온의 제 2 도즈량은 1×1013cm-2내지 5×1013cm-2인 것을 특징으로 하는 반도체 소자의 게이트산화막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 단계에서, 상기 질소이온은 5KeV 내지 50KeV의 이온주입 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 게이트산화막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 3 단계에서, 상기 열공정은 10분 내지 300분동안 실시되는 것을 특징으로 하는 반도체 소자의 게이트산화막 형성 방법.
  6. 제 5 항에 있어서,
    상기 열공정은 650℃ 내지 950℃의 공정 온도에서 이루어지는 것을 특징으로 하는 반도체 소자의 게이트산화막 형성 방법.
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