KR20010035857A - 반도체소자 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 238000005468 ion implantation Methods 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 34
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 229910052757 nitrogen Inorganic materials 0.000 claims description 22
- 230000006866 deterioration Effects 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 11
- -1 nitrogen ions Chemical class 0.000 claims description 9
- 238000006388 chemical passivation reaction Methods 0.000 claims 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 78
- 239000002184 metal Substances 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 반도체소자 및 그 제조방법을 개시한다. 이에 의하면, 실리콘기판의 액티브영역과, 이에 이웃하며 필드산화막에 의해 전기적으로 분리된 더미 액티브영역을 형성하고, 더미 액티브영역의 실리콘기판에 산화 억제를 위한 질소이온을 주입하고, 열산화공정을 이용하여 액티브영역의 실리콘기판 상에 게이트 산화막을 두껍게 형성함과 아울러 더미 액티브영역의 실리콘기판 상에 게이트 산화막을 얇게 형성한다. 이후, 이들 게이트 산화막 상에 다결정실리콘층을 적층하고 플라즈마 식각공정을 이용하여 액티브영역의 일부 게이트 산화막과 더미 액티브영역의 일부 게이트 산화막 상에 다결정실리콘층의 게이트를 각각 형성하고 나머지 영역의 다결정실리콘층을 식각한다.
따라서, 다결정실리콘층을 식각하는 동안, 다결정실리콘층에 이온, 래디컬, 전자와 같은 전하가 차징되지 않고 더미 액티브영역의 게이트 산화막을 거쳐 실리콘기판으로 빠져나간다. 그 결과, 액티브영역의 완성된 게이트에 차징된 전하가 존재하지 않고 또한 플라즈마 공정 유도 손상으로 인한 액티브영역의 게이트 산화막의 열화가 방지 가능하고 나아가 반도체소자의 동작 특성의 저하가 방지된다.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 플라즈마 공정 유도 손상에 의한 게이트 산화막의 열화를 방지하도록 한 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화는 사진공정의 진보와 식각공정, 예를 들어 플라즈마 식각공정이나 반응성 이온식각공정의 발전에 의해 이루어져 왔다. 이러한 식각공정이 플로우팅(floating)된 게이트 산화막에 결함(defect)을 유발하는 전하(charge)를 축적시키는데 이는 게이트 산화막의 열화 가져오고 나아가 소자 특성의 저하를 가져오는 원인이 된다는 것이 널리 알려져 있다.
최근, 광범위하게 사용되어 온 이중 금속공정으로부터 고속 반도체소자를 제조하기 위해 다중 금속층 공정으로 진행되고 있다. 또한, 집적도가 높아질수록 좁은 선폭의 식각에 필요한 고밀도 플라즈마 식각이 필요한데 이때는 플라즈마원이 상당히 많으므로 게이트 산화막에 심각한 손상(charging damage)이 생긴다. 플라즈마공정 유도 손상(plasma process induced damage)이 게이트 산화막에 생성되면, 문턱전압 이동이나 드레인 포화전류(Idsat)의 열화가 유발되고 게이트 산화막의 수명이 단축하여 반도체소자의 오동작 현상을 초래한다.
그래서, 플라즈마공정 유도 손상에 의한 게이트 산화막의 열화를 억제하기 위한 종래의 반도체소자는 도 1에 도시된 바와 같이 구성된다. 즉, P형 실리콘기판(10)의 액티브영역에 트랜지스터의 소오스/드레인을 위한 N+ 확산영역(11),(13)과 보호 다이오드의 캐소드를 위한 N+ 확산영역(15)이 각각 이격하여 형성된다. 게이트 전극을 위한 다결정실리콘층(30)이 N+ 확산영역(11),(13) 사이의 게이트 산화막(20) 상에 형성된다. 금속층(51),(53)이 각각 층간절연막(40)의 콘택홀을 거쳐 N+ 확산영역(11),(13)에 전기적으로 연결되고 아울러 금속층(55)이 층간절연막(40)의 콘택홀을 거쳐 N+ 확산영역(15) 및 게이트 전극(30)에 함께 전기적으로 연결된다. 여기서, N+ 확산영역(15) 아래의 P형 실리콘기판(10)은 보호 다이오드의 애노드로 작용한다.
이와 같은 구조를 갖는 종래의 반도체소자의 경우, 플라즈마공정 유도 손상에 의한 게이트 산화막(20)의 열화가 금속층(50)의 적층공정에서부터는 전혀 발생하지 않는다. 이는 게이트 전극을 위한 다결정실리콘층(30)과 보호 다이오드의 캐소드를 위한 N+ 확산영역(15)이 금속층(55)에 의해 전기적으로 연결되기 때문이다.
그러나, 다결정실리콘층(30)의 선택적 식각공정에서 다결정실리콘층(30)에 이온이나 래디컬(radical) 또는 전자와 같은 전하가 차징(charging)되는데 일단 차징된 이온이나 래디컬 또는 전자는 파우러 노드하임(Fowler-Nordheim) 턴넬링 전류 나 직접 턴넬링 전류 형태로 게이트 산화막(20)을 거쳐 실리콘기판(10)으로 흐르므로 플라즈마공정 유도 손상에 의한 게이트 산화막(20)의 열화가 발생한다. 이는 반도체소자의 동작 특성 열화를 가져온다.
따라서, 본 발명의 목적은 게이트 전극을 위한 다결정실리콘층의 선택적 식각 때에 플라즈마 식각 유도 손상에 의한 게이트 산화막의 열화를 방지하도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자에 게이트 산화막의 열화를 방지하기 위해 보호 다이오드가 연결된 예를 나타낸 단면구조도.
도 2는 본 발명에 의한 반도체소자의 구조를 나타낸 단면도.
도 3 내지 도 8은 본 발명에 의한 반도체소자 제조방법을 나타낸 단면공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는
액티브영역과 더미 액티브영역을 갖는 실리콘기판;
상기 더미 액티브영역의 실리콘기판의 산화 억제를 위해 상기 더미 액티브영역의 실리콘기판에 형성된 이온주입층;
상기 액티브영역의 실리콘기판 상에 제 1 두께로 형성된 제 1 게이트 산화막;
상기 더미 액티브영역의 실리콘기판 상에 상기 제 1 두께보다 얇은 제 2 두께로 형성된 제 2 게이트 산화막; 그리고
상기 제 1 게이트 산화막의 일부 영역 상에 형성된 제 1 게이트를 포함하는 것을 특징으로 한다.
바람직하게는 상기 제 2 게이트 산화막의 제 2 두께가 20Å 이하로 유지된다. 상기 이온주입층이 질소 이온주입층으로 이뤄질 수 있다. 상기 제 2 게이트 산화막의 제 2 두께를 20Å 이하로 형성하기 위해 상기 이온주입층이 질소 이온을 1E15 atoms/cm2이상의 농도로 갖는다. 상기 제 2 게이트 산화막의 일부 영역 상에 제 2 게이트가 형성될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자 제조방법은
실리콘기판 상에 액티브영역과 더미 액티브영역을 전기적으로 분리하기 위해 상기 실리콘기판의 필드영역에 필드산화막을 형성하는 단계;
상기 액티브영역의 실리콘기판에 제 1 게이트 산화막을 제 1 두께로 형성하고 아울러 상기 더미 액티브영역의 실리콘기판에 제 2 게이트 산화막을 제 2 두께로 형성하는 단계; 그리고
식각공정을 이용하여 상기 제 1 게이트 산화막의 일부 영역 상에 다결정실리콘층의 제 1 게이트를 형성하는 단계를 포함하되
상기 식각공정으로 인한 상기 제 1 게이트 산화막의 열화를 방지하기 위해 상기 제 2 게이트 산화막의 제 2 두께를 상기 제 1 게이트 산화막의 제 1 두께 보다 얇게 줄이는 것을 특징으로 한다.
바람직하게는 상기 제 2 게이트 산화막을 20Å 이하로 형성한다. 상기 제 2 게이트 산화막을 형성하는 단계는 상기 더미 액티브영역의 실리콘기판에 산화 억제를 위한 이온을 선택적으로 이온주입한 이온주입층을 형성하는 단계를 포함한다. 상기 더미 액티브영역의 실리콘기판에 질소 이온을 선택적으로 이온주입한 질소 이온주입층을 형성할 수 있다. 상기 제 2 게이트 산화막의 제 2 두께를 20Å 이하로 형성하기 위해 상기 질소 이온을 1E15 atoms/cm2이상의 농도로 이온주입한다. 상기 제 1 게이트를 형성하는 단계는 상기 제 2 게이트 산화막의 일부 영역 상에도 다결정실리콘층의 제 2 게이트를 형성할 수 있다.
따라서, 본 발명에 의하면, 액티브영역과 더미 액티브영역의 제 1, 2 게이트 산화막 상의 다결정실리콘층을 플라즈마 식각공정에 의해 제 1, 2 게이트를 위한 다결정실리콘층의 패턴으로 형성할 때 다결정실리콘층에 전하들이 차징되지 않고 더미 액티브영역의 제 2 게이트 산화막을 거쳐 실리콘기판으로 빠져나간다. 그 결과, 액티브영역의 게이트 산화막의 열화가 방지되고 반도체소자의 동작 특성 저하가 방지된다.
이하, 본 발명에 의한 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 의한 반도체소자의 구조를 나타낸 단면도이다.
도 2를 참조하면, 제 1 도전형인 P형 실리콘기판(100)의 액티브영역(110)과 이에 이웃한 더미(dummy) 액티브영역(130)을 전기적으로 분리하기 위해 필드산화막(200)이 실리콘기판(100)의 필드영역에 형성된다. 더미 액티브영역(130)의 실리콘기판(100)을 산화 억제하기 위한 이온주입층(140)이 더미 액티브영역(130)의 실리콘기판(100)에 형성된다. 액티브영역(110)의 실리콘기판(100) 상에 제 1 게이트 산화막(400)이 제 1 두께(T1)로 형성되고, 더미 액티브영역(130)의 실리콘기판(100) 상에 제 2 게이트 산화막(410)이 제 1 두께(T1)보다 얇은 제 2 두께(T2)로 형성된다. 제 1 게이트 산화막(400)의 일부 영역 상에 다결정실리콘층의 제 1 게이트(500)가 형성되고, 제 2 게이트 산화막(410)의 일부 영역 상에 다결정실리콘층의 제 2 게이트(510)가 형성된다. 제 1 게이트(500)를 사이에 두고 액티브영역(110)의 실리콘기판(100)에 소오스(S)와 드레인(D)이 각각 형성된다. 소오스(S)와 드레인(D)에 보호막(700) 및 제 1 게이트 산화막(400)의 콘택홀을 거쳐 각각의 금속층(800)의 패턴이 전기적으로 연결된다. 제 1 게이트(500)에 보호막(700)의 콘택홀을 거쳐 금속층(800)의 패턴이 전기적으로 연결된다. 제 2 게이트(510)에는 금속층(800)의 패턴이 전기적으로 연결되지 않는다. 물론, 제 2 게이트 산화막(410) 상에 제 2 게이트(510)가 형성되지 않고 제 1 게이트 산화막(400) 상에만 제 1 게이트(500)가 형성되어도 무방하다.
여기서, 이온주입층(140)은 예를 들어 질소이온주입층으로 이루어지며, 제 1 게이트 산화막(400)과 제 2 게이트 산화막(410)을 동시에 성장시킬 때, 제 2 게이트 산화막(410)의 제 2 두께(T2)를 제 1 게이트 산화막(400)의 제 1 두께(T1)보다 얇게 형성할 수 있도록 한다. 특히 질소이온주입층의 질소이온주입농도가 1E15 atoms/cm2이상으로 충분 높아지면, 제 2 게이트 산화막(410)이 20Å 이하의 제 2 두께(T2)로 성장될 수 있다.
따라서, 제 1 게이트(500)를 위한 다결정실리콘층이 제 1 게이트 산화막(400)과 제 2 게이트 산화막(410) 및 이들 사이의 필드산화막(200)에 함께 적층되고 나서 제 1 게이트(500)와 제 2 게이트(510)의 형성을 위해 사진식각공정에 의해 선택적으로 플라즈마 식각되는 동안 다결정실리콘층에 차징된 래디컬 또는 전자와 같은 전하가 20Å 이하의 얇은 제 2 게이트 산화막(410)을 거쳐 더미 액티브영역(130)의 실리콘기판(100)으로 빠져나간다.
결국, 완성된 제 1 게이트(500)에는 차징된 전하가 전혀 존재하지 않으므로 플라즈마 식각 유도 손상에 의한 제 2 게이트 산화막(400)의 열화가 방지되고 나아가 반도체소자의 동작 특성의 열화가 방지된다.
도 3 내지 도 8은 본 발명에 의한 반도체소자 제조방법을 나타낸 공정도이다. 도 2의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3을 참조하면, 먼저, 예를 들어 제 1 도전형인 P형 실리콘기판(100)의 액티브영역(110)과 이에 이웃한 더미(dummy) 액티브영역(130)을 전기적으로 분리하기 위해 실리콘기판(100)의 필드영역에 예를 들어 통상의 LOCOS(local oxidation of silicon) 공정 또는 STI(shallow trench isolation) 공정에 의해 필드산화막(200)을 형성한다. 여기서, 액티브영역(110)은 실제의 반도체소자가 형성될 영역이고, 더미 액티브영역(130)은 실제의 반도체소자가 형성되지 않을 영역이다.
이어서, 통상의 웰 형성과 문턱전압 조절을 위한 이온주입공정을 각각 실시한다. 설명의 편의상 웰 형성과 문턱전압 조절을 위한 이온주입공정은 본 발명의 요지에 관련이 적으므로 이에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 그런 다음, 더미 액티브영역(130) 상에 개구부(310)가 위치하는 감광막(300)의 패턴을 상기 결과 구조의 실리콘기판(100) 상에 형성하고 감광막(300)의 패턴을 마스크로 이용하여 산화 억제를 위해 이온, 예를 들어 질소 이온을 더미 액티브영역(130)에만 선택적으로 주입하여 더미 액티브영역(130)의 실리콘기판(100)의 표면 아래에 질소 이온주입층(140)을 형성한다.
여기서, 질소 이온주입은 후속의 게이트 산화막 형성공정에서 도 4에 도시된 바와 같이, 더미 액티브영역(130)의 제 2 게이트 산화막(410)을 액티브영역(110) 상의 제 1 게이트 산화막(400) 보다 얇은 두께로 형성하는데, 이는 질소 이온이 산소의 확산을 방해하기 때문이다.
도 5를 참조하면, 이어서, 도 4의 감광막(300)의 패턴을 제거한 후 필드산화막(200)을 마스크로 이용하여 열산화공정을 실시하여 액티브영역(110)의 실리콘기판(100) 상에 제 1 게이트 산화막(400)을 필요한 제 1 두께(T1)로 성장시킨다. 이와 동시에, 더미 액티브영역(130)의 실리콘기판(100) 상에도 제 2 게이트 산화막(410)을 제 1 두께(T1) 보다 얇은 제 2 두께(T2)로 성장시킨다.
여기서, 제 1 게이트 산화막(400)의 제 1 두께(T1)와 제 2 게이트 산화막(410)의 제 2 두께(T2)의 차이는 질소 이온주입층(140)의 질소이온주입 농도에 관계한다. 질소 이온주입층(33)의 질소이온주입농도가 예를 들어 1E15 atoms/cm2이상으로 충분히 높으면, 후속공정인 게이트 전극의 형성을 위한 식각공정 때에 도 6의 제 1 게이트(500)를 위한 다결정실리콘층에 차징된 이온이나 래디컬 또는 전자와 같은 전하를 제 2 게이트 산화막(410)을 거쳐 실리콘기판(100)으로 빠져나갈 수 있도록 제 2 게이트 산화막(410)이 예를 들어 20Å 이하의 두께로 성장될 수 있다. 따라서, 액티브영역(110)의 제 1 게이트 산화막(400)에 이온이나 래디컬 또는 전자와 같은 전하가 차징되지 않으므로 제 1 게이트 산화막(400)의 열화가 방지 가능하다.
도 6을 참조하면, 이후, 제 1 게이트(500)를 위한 다결정실리콘층을 제 1 게이트 산화막(400)과 제 2 게이트 산화막(410) 및 이들 사이의 필드산화막(200) 상에 함께 적층한 후 사진공정을 이용하여 트랜지스터의 제 1 게이트(500)을 위한 감광막(600)의 패턴을 액티브영역(110)의 일부 다결정실리콘층 상에 형성하고 아울러 제 2 게이트(510)를 위한 감광막(610)의 패턴을 더미 액티브영역(130)의 일부 다결정실리콘층 상에 형성한다.
그 다음에 감광막(600),(610)의 패턴을 마스크로 이용하여 다결정실리콘층을 플라즈마 식각공정에 의해 식각하기 시작하면, 다결정실리콘층에 이온이나 래디컬 또는 전자와 같은 전하가 차징되는데 이들은 화살표로 표시된 바와 같이, 제 2 게이트 산화막(410)을 거쳐 실리콘기판(100)으로 빠져나가기 시작한다.
도 7을 참조하면, 계속하여 다결정실리콘층의 플라즈마 식각공정을 제 1, 2게이트 산화막(400),(410)이 노출될 때까지 실시하여 제 1 게이트 산화막(400) 상에 다결정실리콘층의 제 1 게이트(500)를 형성함과 아울러 제 2 게이트 산화막(410) 상에 다결정실리콘층의 제 2 게이트(510)를 형성한다. 이후, 제 1, 2 게이트(500),(510) 상의 감광막(600),(610)의 패턴을 제거한다.
따라서, 완성된 제 1, 2 게이트(500),(510)에는 이온이나 래디컬 또는 전자와 같은 전하가 차징되지 않으므로 제 1, 2 게이트 산화막(400),(410)에도 이들이 차징되지 않으므로 플라즈마 식각 유도 손상에 의한 제 1 게이트 산화막(400)의 열화가 방지되고 나아가 반도체소자의 동작 특성 열화가 방지된다.
한편, 제 2 게이트 산화막(410) 상에 제 2 게이트(510)를 형성하지 않고 제 1 게이트 산화막(400) 상에만 제 1 게이트(500)를 형성하여도 무방하다.
도 8을 참조하면, 이후, 통상적인 이온주입공정을 이용하여 액티브영역(110)의 실리콘기판(100)에 소오스/드레인(S/D)을 형성하고, 제 1, 2 게이트(500),(510)와 제 1, 2 게이트 산화막(400),(410) 및 필드산화막(200) 상에 표면 평탄화를 위한 충분한 두께로 층간절연막(700)을 적층하고, 소오스/드레인(S/D)의 일부를 노출시키는, 보호막(700) 및 제 1 게이트 산화막(400)의 콘택홀을 각각 형성하고 아울러 제 1 게이트(500)의 일부를 노출시키는 콘택홀을 층간절연막(700)에 형성한다. 이후, 각각의 콘택홀을 거쳐 소오스/드레인(S/D)과 제 1 게이트(500)에 전기적으로 연결된 금속층(800)의 패턴을 형성한다. 제 2 게이트(510)에는 금속층(800)의 패턴이 전기적으로 연결되지 않는다.
한편, 도 8에서 설명된 공정은 본 발명의 요지와는 관련이 적으므로 설명의 편의상 통상적인 공정을 기준으로 간단히 설명하였다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 실리콘기판의 액티브영역과, 이에 이웃하며 필드산화막에 의해 전기적으로 분리된 더미 액티브영역을 형성하고, 더미 액티브영역의 실리콘기판에 산화 억제를 위한 질소이온을 주입하고, 열산화공정을 이용하여 액티브영역의 실리콘기판 상에 게이트 산화막을 두껍게 형성함과 아울러 더미 액티브영역의 실리콘기판 상에 게이트 산화막을 얇게 형성한다. 이후, 이들 게이트 산화막 상에 다결정실리콘층을 적층하고 플라즈마 식각공정을 이용하여 액티브영역의 일부 게이트 산화막과 더미 액티브영역의 일부 게이트 산화막 상에 다결정실리콘층의 게이트를 각각 형성하고 나머지 영역의 다결정실리콘층을 식각한다.
따라서, 다결정실리콘층을 식각하는 동안, 다결정실리콘층에 이온, 래디컬, 전자와 같은 전하가 차징되지 않고 더미 액티브영역의 게이트 산화막을 거쳐 실리콘기판으로 빠져나간다. 그 결과, 액티브영역의 완성된 게이트에 차징된 전하가 존재하지 않고 또한 플라즈마 공정 유도 손상으로 인한 액티브영역의 게이트 산화막의 열화가 방지 가능하고 나아가 반도체소자의 동작 특성의 저하가 방지된다.
Claims (11)
- 액티브영역과 더미 액티브영역을 갖는 실리콘기판;상기 더미 액티브영역의 실리콘기판의 산화 억제를 위해 상기 더미 액티브영역의 실리콘기판에 형성된 이온주입층;상기 액티브영역의 실리콘기판 상에 제 1 두께로 형성된 제 1 게이트 산화막;상기 더미 액티브영역의 실리콘기판 상에 상기 제 1 두께보다 얇은 제 2 두께로 형성된 제 2 게이트 산화막; 그리고상기 제 1 게이트 산화막의 일부 영역 상에 형성된 제 1 게이트를 포함하는 반도체소자.
- 제 1 항에 있어서, 상기 제 2 게이트 산화막의 제 2 두께가 20Å 이하인 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서, 상기 이온주입층이 질소 이온주입층인 것을 특징으로 하는 반도체소자.
- 제 3 항에 있어서, 상기 제 2 게이트 산화막의 제 2 두께를 20Å 이하로 형성하기 위해 상기 이온주입층이 질소 이온을 1E15 atoms/cm2이상의 농도로 갖는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서, 상기 제 2 게이트 산화막의 일부 영역 상에 형성된 제 2 게이트를 갖는 것을 특징으로 하는 반도체소자.
- 실리콘기판 상에 액티브영역과 더미 액티브영역을 전기적으로 분리하기 위해 상기 실리콘기판의 필드영역에 필드산화막을 형성하는 단계;상기 액티브영역의 실리콘기판에 제 1 게이트 산화막을 제 1 두께로 형성하고 아울러 상기 더미 액티브영역의 실리콘기판에 제 2 게이트 산화막을 제 2 두께로 형성하는 단계; 그리고식각공정을 이용하여 상기 제 1 게이트 산화막의 일부 영역 상에 다결정실리콘층의 제 1 게이트를 형성하는 단계를 포함하되상기 식각공정으로 인한 상기 제 1 게이트 산화막의 열화를 방지하기 위해 상기 제 2 게이트 산화막의 제 2 두께를 상기 제 1 게이트 산화막의 제 1 두께 보다 얇게 줄이는 것을 특징으로 하는 반도체소자 제조방법.
- 제 6 항에 있어서, 상기 제 2 게이트 산화막을 20Å 이하로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 6 항에 있어서, 상기 제 2 게이트 산화막을 형성하는 단계는상기 더미 액티브영역의 실리콘기판에 산화 억제를 위한 이온을 선택적으로 이온주입한 이온주입층을 형성하는 단계를 포함하는 특징으로 하는 반도체소자 제조방법.
- 제 8 항에 있어서, 상기 더미 액티브영역의 실리콘기판에 질소 이온을 선택적으로 이온주입한 질소 이온주입층을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 9 항에 있어서, 상기 제 2 게이트 산화막의 제 2 두께를 20Å 이하로 형성하기 위해 상기 질소 이온을 1E15 atoms/cm2이상의 농도로 이온주입하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 6 항에 있어서, 상기 제 1 게이트를 형성하는 단계는상기 제 2 게이트 산화막의 일부 영역 상에도 다결정실리콘층의 제 2 게이트를 형성하는 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990042621A KR20010035857A (ko) | 1999-10-04 | 1999-10-04 | 반도체소자 및 그 제조방법 |
| TW089101404A TW556306B (en) | 1999-10-04 | 2000-01-27 | Semiconductor device including a charge-dispersing region and fabricating method thereof |
| US09/524,069 US6329697B1 (en) | 1999-10-04 | 2000-03-13 | Semiconductor device including a charge-dispersing region and fabricating method thereof |
| US09/911,180 US6479337B2 (en) | 1999-10-04 | 2001-07-23 | Semiconductor device including a charge-dispersing region and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990042621A KR20010035857A (ko) | 1999-10-04 | 1999-10-04 | 반도체소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010035857A true KR20010035857A (ko) | 2001-05-07 |
Family
ID=19613866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990042621A KR20010035857A (ko) | 1999-10-04 | 1999-10-04 | 반도체소자 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6329697B1 (ko) |
| KR (1) | KR20010035857A (ko) |
| TW (1) | TW556306B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100443789B1 (ko) * | 2002-06-12 | 2004-08-11 | 동부전자 주식회사 | 반도체 소자의 게이트 산화막 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036375A (en) * | 1986-07-23 | 1991-07-30 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US4874714A (en) * | 1988-06-02 | 1989-10-17 | Texas Instruments Incorporated | Method of making laterally oriented Schottky diode |
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-
1999
- 1999-10-04 KR KR1019990042621A patent/KR20010035857A/ko active Search and Examination
-
2000
- 2000-01-27 TW TW089101404A patent/TW556306B/zh not_active IP Right Cessation
- 2000-03-13 US US09/524,069 patent/US6329697B1/en not_active Expired - Fee Related
-
2001
- 2001-07-23 US US09/911,180 patent/US6479337B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6479337B2 (en) | 2002-11-12 |
| US20010039079A1 (en) | 2001-11-08 |
| TW556306B (en) | 2003-10-01 |
| US6329697B1 (en) | 2001-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| J301 | Trial decision |
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