CN101246886B - Mos结构的功率晶体管及其制作方法 - Google Patents

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Abstract

本发明涉及一种MOS结构的功率晶体管,包括金属层、绝缘介质层、多晶硅层、栅氧化层和第三掺杂层、第二掺杂层和第一掺杂层,多晶硅层一端与相邻多晶硅层之间的有源区原胞具有引线孔,金属层延伸至引线孔与第三掺杂层和第二掺杂层相接导通;多晶硅层另一端与相邻多晶硅层之间的有源区虚拟原胞的金属层与第二掺杂层之间具有绝缘介质层,或金属层与第三掺杂层和第二掺杂层之间具有绝缘介质层。本发明增加了一个没有电连接的有源区虚拟原胞结构,在不改变有源区原胞密度前提下,通过增加有源区虚拟原胞,减小了第二掺杂层空间电荷区曲率半径,能提高器件击穿电压,改善器件输入、输出及开关特性的特点。

Description

MOS结构的功率晶体管及其制作方法
技术领域
本发明涉及一种具有MOS结构的功率晶体管及其制作方法,属于半导体器件技术领域。
背景技术
目前在MOSFET、IGBT、MCT等功率半导体器件的制作过程中,有源区结构如见图1所示,在栅氧化层4上淀积多晶硅层3,然后对多晶硅层3光刻、刻蚀出第一窗口,在第一窗口内注入离子、扩散形成第二杂质层7,然后光刻形成第二窗口,在第二窗口内注入离子、扩散形成第三杂质层5,再进行绝缘介质层的淀积,光刻引线孔,最后淀积金属层。在某些应用中,为保证器件具有较高的短路能力,需要有源区原胞密度较小,导致了相邻第二掺杂层7之间的距离相对较长,当在第一掺杂层8与第二掺杂层7之间施加反向电压时,由于第二掺杂层7的空间电荷区曲率半径较大,引起反向击穿电压降低。另一方面,也因为有源区原胞密度较小,多晶硅面积较大,造成栅电容较大,而影响器件的输入、输出及开关特性。
发明内容
本发明的目的是提供一种在不改变原有有源区原胞密度的前提下,能提高器件击穿电压,改善器件输入、输出及开关特性的MOS结构的功率晶体管及其制作方法。
本发明为达到上述目的的技术方案是:一种MOS结构的功率晶体管,包括金属层、绝缘介质层、多晶硅层、栅氧化层和第三掺杂层、第二掺杂层和第一掺杂层,其特征在于:所述多晶硅层一端与相邻多晶硅层之间的有源区原胞具有引线孔,金属层延伸至引线孔与第三掺杂层和第二掺杂层相接导通;多晶硅层另一端与相邻多晶硅层之间的有源区虚拟原胞的金属层与第二掺杂层之间具有绝缘介质层,或多晶硅层另一端与相邻多晶硅层之间的有源区虚拟原胞的金属层与第三掺杂层和第二掺杂层之间具有绝缘介质层。
本发明制作MOS结构的功率晶体管的方法,其特征在于:
(1)、栅氧化:将进行清洁处理后的具有第一掺杂层的硅片放入氧化炉内进行栅氧化处理,以形成栅氧化层;
(2)、多晶硅淀积:将硅片放入淀积炉内,在硅片的栅氧化层上淀积多晶硅层;
(3)、多晶硅掺杂:将硅片放入扩散炉内,对多晶硅层进行掺杂形成导电层;
(4)、光刻:在硅片表面涂覆光刻胶,进行光刻、显影、刻蚀多晶硅层,形成第一窗口;
(5)、离子注入和扩散:将与第一掺杂层不同的杂质离子注入第一窗口内,然后在1000~1250℃进行扩散形成有源区原胞的第二掺杂层和有源区虚拟原胞的第二掺杂层;
(6)、光刻:在硅片表面涂覆光刻胶、光刻、显影形成第二窗口;
(7)、离子注入和扩散:将与第一掺杂层离子相同的杂质离子注入第二窗口内,注入后将光刻胶去掉,然后再将硅片放入扩散炉内,扩散形成有源区原胞的第三掺杂层;
(8)、绝缘介质层淀积和回流:在硅片表面淀积绝缘介质层,绝缘介质层厚度在
Figure G2008100198445D00021
,然后对绝缘介质层进行回流处理;
(9)、引线孔光刻和腐蚀:在硅片表面涂覆光刻胶、光刻、显影、刻蚀有源区原胞的绝缘介质层形成引线孔;
(10)、金属层淀积:对硅片溅射或蒸发金属层形成电极。
本发明多晶硅一端与相邻多晶硅层之间的有源区原胞的金属层通过引线孔与第二掺杂层以及第三掺杂层相接,而多晶硅的另一端与相邻多晶硅层之间的有源区虚拟原胞的金属层与第二掺杂层之间具有绝缘介质层,或金属层与第二掺杂层和第三掺杂层之间具有绝缘介质层,由于有源区虚拟原胞结构无电连接,因此在不改变有源区原胞密度的前提下,能减少相邻两个有源区原胞第二掺杂层之间的距离,进而在第一掺杂层与第二掺杂层之间施加反向电压时,减小有源区原胞第二掺杂层的空间电荷区曲率半径,提高了器件反向击穿电压。另一方面,本发明在保持原有有源区原胞密度的前提下,减小了多晶硅的面积,进而减小输入电容Ciss、输出电容Coss和米勒电容Crss,改善器件的的输入、输出及开关特性。
附图说明
下面结合附图对本发明的实施例作进一步的详细描述。
图1是原MOS结构的功率晶体管的结构示意图。
图2是本发明MOS结构的功率晶体管的结构示意图之一。
图3是本发明MOS结构的功率晶体管的结构示意图之二。
图4是本发明MOS结构的功率晶体管的结构示意图之三。
其中:1-金属层,2-绝缘介质层,3-多晶硅层,4-栅氧化层,5-第三掺杂层,6-引线孔,7-第二掺杂层,8-第一掺杂层,9-第三掺杂层,10-第二掺杂层。
具体实施方式
见图2所示,本发明MOS结构的功率晶体管,包括金属层1、绝缘介质层2、多晶硅层3、栅氧化层4以及第三掺杂层、第二掺杂层和第一掺杂层8,相邻两个多晶硅层3一端与相邻多晶硅层3之间的的有源区原胞具有引线孔6,引线孔6的宽度控制在0.5μm~25μm,金属层1伸至引线孔6与第三掺杂层5和第二掺杂层7相接导通,而多晶硅层3另一端与相邻多晶硅层3之间的有源区虚拟原胞的金属层1与第二掺杂层10之间具有绝缘介质层2。本发明见图3所示,多晶硅层3另一端的有源区虚拟原胞的金属层1与第三掺杂层9和第二掺杂层10之间具有绝缘介质层2,形成一个没有电连接关系的有源区虚拟原胞,在不改变原有有源区原胞密度前提下,提高了器件击穿电压能。本发明的绝缘介质层2厚度控制在
Figure G2008100198445D00031
Figure G2008100198445D00032
之间,栅氧化层4厚度控制在
Figure G2008100198445D00033
,多晶硅层3厚度控制在
Figure G2008100198445D00034
,宽度控制在3μm~50μm,且相邻两个多晶硅层3之间的间距控制在0.5μm~30μm;有源区原胞的第三掺杂层5的宽度控制在0.2μm~20μm,深度控制在0.1μm~2μm,距离控制在0μm~20μm,有源区原胞第二掺杂层7宽度0.5μm~40μm,深度控制在1μm~10μm。而有源区虚拟原胞的第二掺杂层10的宽度控制在0.5μm~25μm,深度与有源区原胞的第二掺杂层7深度相同,该源区虚拟原胞的第二掺杂层10与有源区原胞的第二掺杂层7的距离控制在0μm~20μm,相邻有源区原胞第二掺杂层之间距离控制在3μm~50μm,图4则是第二掺杂层10与有源区原胞的第二掺杂层7的距离0μm的特例。经对器件的反向击穿特性的测试,结果见表1,有源区虚拟原胞的晶体管比没有虚拟原胞的MOS结构的功率晶体管的反向击穿电压高出20%以上。
表1
Figure G2008100198445D00041
本发明的MOS结构的功率晶体管,按以下步骤,
(1)、栅氧化:将进行清洁处理后的具有第一掺杂层8的硅片放入氧化炉内在900℃~1200℃条件下进行栅氧化,形成栅氧化层4,栅氧化层4的厚度在
Figure G2008100198445D00042
(2)、多晶硅淀积:将硅片放入淀积炉内,利用低压化学汽相淀积(LPCVD)在栅氧化层4上淀积多晶硅层3,多晶硅层3的厚度控制在
Figure G2008100198445D00043
,该厚度一般可控制在
Figure G2008100198445D00044
,可根据器件的设计要求确定多晶硅层的具体厚度。
(3)、多晶硅掺杂:将硅片放入扩散炉内,在850℃~1000℃对多晶硅层3进行掺杂形成导电层。
(4)、光刻:按常规工艺在硅片上涂覆光刻胶,进行光该、显影、刻蚀多晶硅层等工艺等光刻,刻蚀多晶硅层,形成第一窗口,该窗口宽度控制在0.5μm~30μm。
(5)、离子注入和扩散:将第一种杂质离子通过离子注入机注入窗口内,该第一种杂质可采用硼离子或磷离子,当采用硼离子时其注入能量在60~120KeV,注入剂量在5E12~5E14;若采用磷离子时,其注入能量在60~180KeV,注入剂量在5E12~5E14,然后在1000~1250℃进行扩散形成有源区原胞的第二掺杂层7和有源区虚拟原胞的第二掺杂层10。
(6)、光刻:按常规工艺在硅片上涂覆光刻胶、光刻、显影等工艺,形成第二窗口,该窗口宽度控制在0.2μm~20μm,如有源区虚拟原胞没有第三掺杂层9,则有源区虚拟原胞不开该窗口。
(7)、离子注入和扩散:将第二种杂质离子通过离子注入机注入窗口内,该第二种杂质的类型与第一种杂质类型不同,可采用磷离子或砷离子或硼离子或二氟化硼离子等,注入后将光刻胶去掉,然后再将硅片放入扩散炉内,在900~1100℃温度下扩散形成有源区原胞第三掺杂层5。当在有源区虚拟原胞具有第二窗口时,将与第一掺杂层离子相同的杂质离子注入第二窗口内,注入后将光刻胶去掉,然后再将硅片放入扩散炉内,同时扩散形成有源区虚拟原胞的第三掺杂层9。
(8)、绝缘介质层淀积和回流:将硅片放入淀积炉内,用等离子增强化学汽相淀积(PECVD),在硅片表面淀积绝缘介质层2,该绝缘介质层采用常规磷硅玻璃或硼磷硅玻璃,为达到回流处理时使绝缘介质层表面较为平坦,最好选用硼磷硅玻璃,绝缘介质层厚度在,最好在
Figure G2008100198445D00052
;通过对绝缘介质层厚度的控制,即可保证阻挡可动电荷粘污的能力,又能保证引线孔刻蚀的准确性,然后对绝缘介质层进行回流处理。
(9)、引线孔光刻和腐蚀:按常规工艺在绝缘介质层2涂覆光刻胶、光刻、显影、刻蚀有源区原胞的绝缘介质层形成引线6。
(10)、金属层淀积:对硅片溅射或蒸发金属层1形成电极,最后制成具有有源区虚拟原胞的MOS结构的功率晶体管。

Claims (5)

1.一种MOS结构的功率晶体管,包括金属层(1)、绝缘介质层(2)、多晶硅层(3)、栅氧化层(4)和第三掺杂层、第二掺杂层和第一掺杂层(8),栅氧化层(4)间隔连接在第一掺杂层上,栅氧化层(4)的上部连接有多晶硅层(3),绝缘介质层(2)连接在多晶硅层(3)上并包在栅氧化层(4)两侧,有源区原胞的第二掺杂层与第一掺杂层(8)连接,且第二掺杂层内具有第三掺杂层,金属层(1)连接在绝缘介质层(2)和有源区原胞上,其特征在于:所述多晶硅层(3)一端与相邻多晶硅层(3)之间的有源区原胞具有引线孔(6),金属层(1)延伸至引线孔(6)与第三掺杂层(5)和第二掺杂层(7)相接导通;多晶硅层(3)另一端与相邻多晶硅层(3)之间的有源区虚拟原胞的金属层(1)与第二掺杂层(10)之间具有绝缘介质层(2),或多晶硅层(3)另一端与相邻多晶硅层(3)之间的有源区虚拟原胞的金属层(1)与第三掺杂层(9)和第二掺杂层(10)之间具有绝缘介质层(2)。
2.根据权利要求1所述的MOS结构的功率晶体管,其特征在于:所述有源区虚拟原胞的第二掺杂层(10)的宽度控制在0.5μm~25μm。
3.根据权利要求1所述的MOS结构的功率晶体管,其特征在于:所述有源区虚拟原胞的第二掺杂层(10)与有源区原胞的第二掺杂层(7)的距离控制在0μm~20μm。
4.一种MOS结构的功率晶体管制作方法,其特征在于:
(1)、栅氧化:将进行清洁处理后的具有第一掺杂层的硅片放入氧化炉内进行栅氧化处理,以形成栅氧化层;
(2)、多晶硅淀积:将硅片放入淀积炉内,在硅片的栅氧化层上淀积多晶硅层;
(3)、多晶硅掺杂:将硅片放入扩散炉内,对多晶硅层进行掺杂形成导电层;
(4)、光刻:在硅片表面涂覆光刻胶,进行光刻、显影、刻蚀多晶硅层,形成第一窗口;
(5)、离子注入和扩散:将与第一掺杂层离子类型不同的杂质离子注入第一窗口内,然后在1000~1250℃进行扩散形成有源区原胞的第二掺杂层和有源区虚拟原胞的第二掺杂层;
(6)、光刻:在硅片表面涂覆光刻胶、光刻、显影形成第二窗口;
(7)、离子注入和扩散:将与第一掺杂层离子相同的杂质离子注入第二窗口内,注入后将光刻胶去掉,然后再将硅片放入扩散炉内,扩散形成有源区原胞的第三掺杂层;
(8)、绝缘介质层淀积和回流:在硅片表面淀积绝缘介质层,绝缘介质层厚度在
Figure F2008100198445C00021
然后对绝缘介质层进行回流处理;
(9)、引线孔光刻和腐蚀:在硅片表面涂覆光刻胶、光刻、显影、刻蚀有源区原胞的绝缘介质层形成引线孔;
(10)、金属层淀积:对硅片溅射或蒸发金属层形成电极。
5.根据权利要求4所述的MOS结构的功率晶体管制作方法,其特征在于:所述将与第一掺杂层离子相同的杂质离子注入第二窗口内,注入后将光刻胶去掉,然后再将硅片放入扩散炉内,扩散形成有源区原胞的第三掺杂层和有源区虚拟原胞的第三掺杂层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246886B (zh) * 2008-03-19 2010-06-02 江苏宏微科技有限公司 Mos结构的功率晶体管及其制作方法
CN101916744A (zh) * 2010-07-23 2010-12-15 上海宏力半导体制造有限公司 一种晶体管中降低表面电场的方法
CN103872136A (zh) * 2014-03-24 2014-06-18 江苏宏微科技股份有限公司 双栅mos结构的功率晶体管及其制作方法
CN105870016A (zh) * 2015-01-21 2016-08-17 北大方正集团有限公司 功率器件的制备方法和功率器件
CN109075527B (zh) * 2016-04-26 2021-06-29 京瓷株式会社 半导体封装件及使用其的半导体装置
CN110491873B (zh) * 2019-08-01 2024-03-01 富芯微电子有限公司 一种基于晶闸管结构的浪涌保护阵列及制造方法
CN110429134B (zh) * 2019-08-02 2023-03-24 扬州国扬电子有限公司 一种具有非对称原胞的igbt器件及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468866B2 (en) * 1995-10-30 2002-10-22 Sgs-Thomson Microelectronics S.R.L. Single feature size MOS technology power device
US6975004B2 (en) * 2001-12-12 2005-12-13 Infineon Technologies Ag Semiconductor component with optimized current density
CN1770408A (zh) * 2004-11-01 2006-05-10 汉磊科技股份有限公司 功率金氧半场效晶体管的制造方法
CN101118858A (zh) * 2007-08-31 2008-02-06 江苏宏微科技有限公司 增加mos栅控制晶体管原胞密度的制作方法
CN201174384Y (zh) * 2008-03-19 2008-12-31 江苏宏微科技有限公司 Mos结构的功率晶体管

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010035857A (ko) * 1999-10-04 2001-05-07 윤종용 반도체소자 및 그 제조방법
US20060228850A1 (en) * 2005-04-06 2006-10-12 Pang-Yen Tsai Pattern loading effect reduction for selective epitaxial growth
CN101246886B (zh) * 2008-03-19 2010-06-02 江苏宏微科技有限公司 Mos结构的功率晶体管及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468866B2 (en) * 1995-10-30 2002-10-22 Sgs-Thomson Microelectronics S.R.L. Single feature size MOS technology power device
US6975004B2 (en) * 2001-12-12 2005-12-13 Infineon Technologies Ag Semiconductor component with optimized current density
CN1770408A (zh) * 2004-11-01 2006-05-10 汉磊科技股份有限公司 功率金氧半场效晶体管的制造方法
CN101118858A (zh) * 2007-08-31 2008-02-06 江苏宏微科技有限公司 增加mos栅控制晶体管原胞密度的制作方法
CN201174384Y (zh) * 2008-03-19 2008-12-31 江苏宏微科技有限公司 Mos结构的功率晶体管

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