KR100328598B1 - 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 146
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims description 50
- 239000010410 layer Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- 229910000838 Al alloy Inorganic materials 0.000 claims description 6
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 10
- 238000001020 plasma etching Methods 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 59
- 238000010586 diagram Methods 0.000 description 9
- 238000001465 metallisation Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
플라즈마 공정 진행시 야기되는 게이트 절연막의 열화를 막을 수 있도록 한 정션 다이오드가 구비된 반도체 소자 및 그 제조방법이 개시된다.
본 발명에서 제시된 반도체 소자는 트랜지스터의 게이트 라인과 소정 간격 이격된 지점의 기판 내에 정션 다이오드(일방향 혹은 양방향 정션 다이오드)를 형성하되, 상기 다이오드가 금속배선 라인과 접속된 게이트 라인과는 전기적으로 분리되고, 금속배선 라인 일측의 더미 금속 패턴(dummy metal pattern)과는 도전성 플러그를 통해 전기적으로 연결되도록 설계된다.
그 결과, 플라즈마 식각 공정을 이용하여 배선 라인을 형성하는 과정에서 불균일한 차지(플라즈마 차지)가 생성되더라도 이를 상기 다이오드를 이용하여 모두 기판쪽으로 흘려 보낼 수 있게 되므로, 게이트 절연막 내에 플라즈마 차지가 갇히는 현상이 야기되는 것을 막을 수 있게 되어 게이트 절연막의 열화를 방지할 수 있게 된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 배선 라인 제조시 플라즈마 공정(plasma process)으로 인해 야기되는 게이트 절연막의 열화를 막을 수 있도록 한 정션 다이오드가 구비된 반도체 소자 및 그 제조방법에 관한 것이다.
ULSI의 기술 진보와 함께 반도체 소자의 고집적화, 패턴의 미세화, 고성능화, 웨이퍼의 대구경화 등이 요구됨에 따라 반도체 소자 제조 기술에 있어서 플라즈마 공정은 이제 없어서는 안될 기술이 되었다.
플라즈마 공정의 대표적인 예로는 건식식각 공정, 플라즈마 CVD를 이용한 박막 증착 공정, 에싱(ashing) 공정, 블랭킷 에치백(blanket etch back) 공정 등을 들 수 있는데, 이중 건식식각 공정은 비등방성 식각 특성을 이용하여 기존의 습식식각 공정에 비해 초미세 패턴까지 가공이 가능하다는 잇점을 지녀, 고집적화된 소자 제조시 널리 이용되고 있다.
도 1에는 상기 플라즈마 공정을 적용하여 제조된 종래의 반도체 소자 구조를 도시한 사시도가 제시되어 있다. 여기서는 일 예로서 NMOS 트랜지스터의 경우에 대하여 살펴본다.
도 1의 사시도에 의하면, 종래의 반도체 소자는 제 1 도전형(예컨대, P형) 반도체 기판(10) 상의 소자격리영역에는 필드 산화막(12)이 형성되어 있고, 상기 기판(10) 상의 액티브영역 소정 부분에는 게이트 절연막(14)을 개제하여 게이트 라인(16)이 형성되어 있으며, 상기 게이트 라인(16) 양 에지측의 액티브영역 내에는 고농도 제 2 도전형(예컨대, N+형)의 소오스·드레인 영역(18)이 형성되어 있고, 상기 결과물 상에는 게이트 라인(16)의 표면이 소정 부분 노출되도록 콘택 홀(h)이 구비된 층간 절연막(20)이 형성되어 있으며, 상기 콘택 홀(h) 내부에는 도전성 플러그(예컨대, W 플러그)(22)가 형성되어 있고, 상기 층간 절연막(20) 상에는 도전성 플러그(22)와 연결되도록 금속배선 라인(24)이 형성되어 있는 구조를 가짐을 알 수 있다.
도 2에는 도 1에 제시된 반도체 소자의 등가회로도가 제시되어 있다. 상기 회로도를 참조하면 도전성 플러그(22)를 통해 NMOS 트랜지스터의 게이트 라인(G)에 금속배선 라인(24)이 전기적으로 연결되도록 소자 구성이 이루어져 있음을 알 수 있다.
그러나, 상기 구조를 가지도록 반도체 소자를 설계할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
플라즈마 공정을 적용한 식각 공정(예컨대, 배선 라인(24)을 형성하기 위한 건식식각 공정이나 혹은 감광막 패턴을 제거하는 에싱 공정 등) 진행시에는 통상 다량의 불균일한 차지(일명, 플라즈마 차지라고 한다)들이 발생되는데, 이들 차지들중의 일부는 식각 공정중에 배선 라인(24)을 이루는 금속막의 양 측벽이나 표면을 타고 그 내부로 유입되게 된다.
이와 같이 금속막 내로 유입되어진 플라즈마 차지들은 게이트 절연막(14) 내에 갇히게 되므로, 게이트 절연막을 손상시키는 주원인으로 작용하게 된다. 이러한 손상을 플라즈마 손상(plasma damage)라고 한다. 이는, 플라즈마 식각 과정에서 발생된 플라즈마 차지가 도전성 플러그(22)와 게이트 라인(16)을 통해 게이트 절연막(14)쪽으로 흘러가도록 소자 구성이 이루어져 있기 때문에 야기되는 것이다.
플라즈마 손상이 발생될 경우, 트랜지스터의 게이트 절연막(14) 내에 불순물을 유발시키는 차지(charge)가 쌓이게 되므로 잠재적으로는 소자의 특성 저하와 이득 손실 등과 같은 현상이 발생되나, 절연막(14)이 100Å 미만의 두께를 가져 그 불량 발생 정도가 심할 경우에는 게이트 절연막(14)의 절연 파괴 현상이 야기되어져 반도체 소자의 신뢰성이 저하되는 현상이 초래되게 된다.
플라즈마 손상에 의해 야기되는 반도체 소자의 불량은 사전에 스크린(screen)할 수 있는 초기 불량(fail)에 비해 반도체 제품의 판매 이후 사용단계에서 발생되는 불량이 월등히 많아, 제조사와 실사용자들에게 큰 손실을 줄 수도 있으므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 플라즈마 공정을 이용한 반도체 소자의 배선 라인 형성시 트랜지스터의 게이트 라인과 소정 간격 이격된 지점의 기판 내에 정션 다이오드(일방향 혹은 양방향 정션 다이오드)를 형성하되, 상기 다이오드가 금속배선라인과 접속된 게이트 라인과는 전기적으로 분리되고, 금속배선 라인 일측의 더미 금속 패턴(dummy metal pattern)과는 도전성 플러그를 통해 전기적으로 연결되도록 소자 설계를 변경해 주므로써, 플라즈마 식각 공정중에 생성되는 불균일한 차지(플라즈마 차지)들을 기판쪽으로 원활하게 흘려 보낼 수 있도록 하여, 플라즈마 손상으로 인해 게이트 절연막이 열화되는 것을 막을 수 있도록 한 정션 다이오드가 구비된 반도체 소자를 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 상기 구조의 반도체 소자를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
도 1은 종래 반도체 소자의 단면 구조를 도시한 사시도,
도 2는 도 1의 등가회로도,
도 3은 본 발명의 제 1 실시예로서, 일방향 정션 다이오드가 구비된 반도체 소자의 단면 구조를 도시한 사시도,
도 4는 도 3의 사시도를 위에서 내려다 본 평면도,
도 5는 도 3의 일 변형예를 도시한 평면도,
도 6은 도 3의 등가회로도,
도 7a 내지 도 7d는 도 3의 반도체 소자 제조방법을 도시한 공정수순도,
도 8은 본 발명의 제 2 실시예로서, 양방향 정션 다이오드가 구비된 반도체 소자의 단면 구조를 도시한 사시도,
도 9는 도 8의 사시도를 위에서 내려다 본 평면도,
도 10은 도 8의 일 변형예를 도시한 평면도,
도 11은 도 8의 등가회로도,
도 12a 내지 도 12d는 도 8의 반도체 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 제 1 도전형의 반도체 기판과; 상기 기판 상의 소정 부분에 게이트 절연막을 개제하여 형성된 게이트 라인과; 상기 게이트 라인 양 에지측의 상기 기판 내부에 형성된 제 2 도전형의 소오스·드레인 영역과; 상기 소오스·드레인 영역과 소정 간격 이격된 지점의 상기 기판 내부에 형성된 제 2 도전형의 정션 다이오드와; 상기 결과물 전면에 형성된 층간 절연막과; 상기 게이트 라인과 상기 정션 다이오드의 표면이 각각 소정 부분 노출되도록 상기 층간 절연막을 관통하여 형성된 복수의 콘택 홀과; 상기 콘택 홀 내에 형성된 도전성 플러그와; 상기 도전성 플러그를 통해 상기 게이트 라인과 연결되도록 상기 층간 절연막 상의 소정 부분에 형성된 금속배선 라인; 및 상기 금속배선 라인과 소정 간격 이격된 지점의 상기 층간 절연막 상에 배치되며, 상기 도전성 플러그를 통해 상기 정션 다이오드와 연결되도록 형성된 더미 금속 패턴으로 이루어진 정션 다이오드가 구비된 반도체 소자가 제공된다.
여기서, 상기 더미 금속 패턴은 상기 배선 라인에 대하여 평행하게 배치되어 띠 형상을 가지거나 두번의 꺽임을 갖는 꺽쇠 형상을 가지도록 구성되며, 더미 금속 패턴은 금속배선 라인보다 총 길이를 짧게 가져가는 것이 바람직하다. 그리고, 상기 더미 금속 패턴과 상기 금속배선 라인은 동일 재질로 구성되며, 상기 금속배선 라인과 상기 더미 금속 패턴 간의 간격(W)은 2㎛ 미만의 사이즈를 유지하도록 설계하는 것이 바람직하다. 여기서, W는 금속배선 라인과 더미 금속 패턴 간의 최단 수평거리를 나타낸다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 제 1 및 제 2 도전형 웰이 구비된 반도체 기판과; 상기 제 1 도전형 웰 상의 소정 부분에 게이트 절연막을 개제하여 형성된 게이트 라인과; 상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에 형성된 소오스·드레인 영역과; 상기 소오스·드레인 영역과 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에 형성된 제 2 도전형의 제 1 정션 다이오드와; 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 형성된 제 1 도전형의 제 2 정션 다이오드와; 상기 결과물 전면에 형성된 층간 절연막과; 상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드의 표면이 각각 소정 부분 노출되도록, 상기 층간 절연막을 관통하여 형성된 복수의 콘택 홀과; 상기 콘택 홀 내에 형성된 도전성 플러그와; 상기 도전성 플러그를 통해 상기 게이트 라인과 전기적으로 연결되도록 상기 층간 절연막 상의 소정 부분에 형성된 금속배선 라인; 및 상기 금속배선 라인과 소정 간격 이격된 지점의 상기 층간 절연막 상에 배치되며, 상기 도전성 플러그를 통해 상기 제 1 및 제 2 정션 다이오드와 전기적으로 연결되도록 형성된 더미 금속 패턴으로 이루어진 정션 다이오드가 구비된 반도체 소자가 제공된다.
이때, 상기 더미 금속 패턴은 다각형 구조를 가지도록 구성되며, 이 경우 역시 더미 금속 패턴은 상기 금속배선 라인보다 총 길이를 짧게 가져가는 것이 바람직하다. 그리고, 상기 더미 금속 패턴과 상기 금속배선 라인은 동일 재질로 구성되며, 상기 금속배선 라인과 상기 더미 금속 패턴 간의 간격(W)은 2㎛ 미만의 사이즈를 유지하도록 설계하는 것이 바람직하다. 여기서, W는 금속배선 라인과 더미 금속 패턴 간의 최단 수평거리를 나타낸다.
상기 다른 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 제 1 도전형 반도체 기판 상의 액티브영역 소정 부분에 게이트 절연막을 개제하여 게이트 라인을 형성하는 단계와; 상기 기판 상의 트랜지스터 형성부와 임의의 액티브영역에만 선택적으로 고농도 제 2 도전형 불순물을 이온주입하여, 상기 게이트 라인 양 에지측의 상기 기판 내부에는 소오스·드레인 영역을 형성하고, 이와 소정 간격 이격된 지점의 상기 기판 내부에는 정션 다이오드를 형성하는 단계와; 상기 결과물 전면에 상기 게이트 라인과 상기 정션 다이오드의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 층간 절연막을 형성하는 단계와; 상기 콘택 홀 내에 도전성 플러그를 형성하는 단계와; 상기 도전성 플러그를 포함한 상기 층간 절연막 상에 금속막을 형성하는 단계; 및 상기 층간 절연막의 표면이 소정 부분 노출되도록 상기 금속막을 선택식각하여, 상기 게이트 라인과 연결되는 금속배선 라인과 상기 정션 다이오드와 연결되는 더미 금속 패턴을 동시에 형성하는 단계로 이루어진 정션 다이오드가 구비된 반도체 소자 제조방법이 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 반도체 기판 내부에 제 1 도전형 웰과 제 2 도전형 웰을 순차적으로 형성하는 단계와; 상기 제 1 도전형 웰 상의 소정 부분에 게이트 절연막을 개제하여 게이트 라인을 형성하는 단계와; 상기 제 1 도전형 웰 내의 트랜지스터 형성부와 임의의 액티브영역에만 선택적으로 고농도의 제 2 도전형 불순물 이온주입하여, 상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에는 소오스·드레인 영역을 형성하고, 이와 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에는 제 1 정션 다이오드를 형성하는 단계와; 상기 제 2 도전형 웰 내의 임의의 액티브영역에만 선택적으로 고농도의 제 1 도전형 불순물을 이온주입하여, 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 제 2 정션 다이오드를 형성하는 단계와; 상기 결과물 전면에 상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 층간 절연막을 형성하는 단계와; 상기 콘택 홀 내부에 도전성 플러그를 형성하는 단계와; 상기 도전성 플러그를 포함한 상기 층간 절연막 상에 금속막을 형성하는 단계; 및 상기 층간 절연막의 표면이 소정 부분 노출되도록 상기 금속막을 선택식각하여, 상기 게이트 라인과 연결되는 금속배선 라인과 상기 제 1 및 제 2 정션 다이오드와 연결되는 더미 금속 패턴을 동시에 형성하는 단계로 이루어진 정션 다이오드가 구비된 반도체 소자 제조방법이 제공된다.
상기 구조를 가지도록 반도체 소자를 설계할 경우, 배선 라인 형성시 생성되는 플라즈마 차지를 더미 금속 패턴과 이에 연결된 정션 다이오드를 이용하여 기판쪽으로 용이하게 흘려 보낼 수 있게 되므로, 게이트 절연막 내에 플라즈마 전하들이 갇힘으로 인해 야기되는 플라즈마 손상을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 플라즈마 식각 공정을 적용한 금속배선 라인 형성시 야기되는 게이트 절연막의 열화를 막을 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 3 내지 도 12에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 도 3 내지 도 6 그리고 도 7a 내지 도 7d에 제시된 도면을 참조하여 본 발명의 제 1 실시예부터 살펴본다.
여기서, 도 3은 본 발명의 제 1 실시예에서 제안된 일방향 정션 다이오드(N+/P 다이오드 혹은 P+/N 다이오드)가 구비된 반도체 소자의 단면 구조를 도시한 사시도를 나타내고, 도 4는 도 3의 사시도를 위에서 내려다 본 평면도를 나타내며, 도 5는 도 4에 제시된 더미 금속 패턴의 일 변형예를 보인 평면도를 나타낸다. 그리고, 도 3의 단면 구조는 도 4의 X-X' 절단면 구조를 보인 것이다.
본 실시예의 경우, 이온주입되는 불순물의 종류에 차이가 있을 뿐 NMOS와 PMOS에 관계없이 그 기본 구조 자체는 동일하게 가져가므로 여기서는 일 예로서 반도체 소자가 NMOS 트랜지스터 구조를 갖는 경우에 대하여 살펴본다.
도 3과 도 4에 의하면, 본 발명의 제 1 실시예에서 제안된 반도체 소자는 제1 도전형(예컨대, P형) 반도체 기판(100) 상의 소자격리영역에는 필드 산화막(102)이 형성되어 있고, 상기 기판(100) 상의 액티브영역 소정 부분에는 게이트 절연막(104)을 개제하여 게이트 라인(106)이 형성되어 있으며, 상기 게이트 라인(106) 양 에지측의 액티브영역 내에는 고농도 제 2 도전형(예컨대, N+형)의 소오스·드레인 영역(108)이 형성되어 있고, 상기 소오스·드레인 영역(108)과 소정 간격 이격된 지점의 기판(100) 내부에는 상기 게이트 라인(106)과 나란하게 위치하도록 고농도 제 2 도전형(예컨대, N+형)의 정션 다이오드(110)가 형성되어 있으며, 상기 결과물 상에는 게이트 라인(106)과 정션 다이오드(110)의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀(h)이 구비된 층간 절연막(112)이 형성되어 있고, 상기 콘택 홀(h) 내부에는 도전성 플러그(예컨대, W 플러그)(114)가 형성되어 있으며, 상기 층간 절연막(112) 상의 소정 부분에는 도전성 플러그(114)를 통해 게이트 라인(106)과 전기적으로 접속되도록 길이 방향을 따라 길게 연장된 구조의 금속배선 라인(116a)이 형성되어 있고, 상기 금속배선 라인(116a)과 소정 간격 이격된 지점의 층간 절연막(112) 상에는 도전성 플러그(114)를 통해 정션 다이오드(110)와 전기적으로 연결되되, 상기 배선 라인(116a)과 나란하게 놓여지도록 더미 금속 패턴(116b)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
이때, 상기 더미 금속 패턴(116b)은 도 3의 사시도 및 도 4의 평면도에 보인 바와 같이 두 번의 꺽임을 갖는 꺽쇠 형상을 가지거나 혹은 도 5의 평면도에 보인 바와 같이 금속배선 라인(116a)에 대하여 평행하게 배치된 띠 형상을 가지도록 설계되는데, 전자의 경우(도 4에 제시된 구조)가 후자의 경우(도 5에 제시된 구조)보다 더 바람직하다.
즉, 전자의 경우는 금속배선 라인(116a)과 마주하는 더미 금속 패턴(116b)의 총 유효 길이가 동일 점유 면적 내에서 'Eℓ1'의 사이즈로 확보되는 반면 후자의 경우는 'Eℓ1-α'의 사이즈로 확보되므로, 전자의 경우가 후자의 경우에 비해 플라즈마 식각시 발생되는 플라즈마 차지를 기판(100)쪽으로 흘려보내는데 보다 효과적이기 때문이다.
상기 더미 금속 패턴(116b)과 금속배선 라인(116a)은 동일 식각 공정을 통해 동시에 형성되므로 동일 재질로 구성되며, 더미 금속 패턴(116b)은 금속배선 라인(116a)보다 짧은 길이를 가지도록 설계하는 것이 고집적화 측면에서 유리하다.
그리고, 금속배선 라인(116a)과 더미 금속 패턴(116b) 간의 간격 W는 최소 간격 즉, 2㎛ 미만의 사이즈를 유지하도록 설계하는 것이 바람직한데, 이는 이들 사이의 간격을 그 이상의 사이즈로 가져갈 경우 배선 형성을 위한 플라즈마 식각 공정 진행시 메탈 덴시티가 상대적으로 높은 부분에 비해 이 부분에서의 금속막 식각 속도가 빨라지게 되어, 플라즈마 차지를 기판쪽으로 흘려 보내는 효과를 떨어뜨릴 수 있기 때문이다. 여기서, W는 금속배선 라인(116a)과 더미 금속 패턴(116b) 간의 최단 수평거리를 나타낸다.
도 6에는 도 3에 제시된 반도체 소자의 등가회로도가 제시되어 있다.
상기 회로도를 참조하면, NMOS 트랜지스터의 게이트 라인(G)에는 금속배선 라인(116a)이 연결되고, 게이트 라인(G) 일측의 정션 다이오드(N+/P 다이오드)에는 더미 금속 패턴(116b)이 연결되도록 이루어져, 식각 공정 진행시 플라즈마 차지가 상기 다이오드를 통해 기판쪽으로 흘러가도록 소자 구성이 이루어져 있음을 확인할수 있다.
따라서, 상기 구조의 반도체 소자는 도 7a 내지 도 7d에 제시된 공정수순도에서 알 수 있듯이 다음의 제 4 단계 공정을 거쳐 제조된다.
제 1 단계로서, 도 7a에 도시된 바와 같이 제 1 도전형(P형)을 갖는 반도체 기판(100) 상의 소자격리영역에 필드 산화막(102)을 형성하여 액티브영역을 정의하고, 기판(100) 상의 액티브영역에 게이트 절연막(104)을 형성한 다음, 상기 결과물 전면에 폴리실리콘이나 폴리사이드 재질의 금속막을 형성한다. 이어, 게이트 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 상기 금속막과 게이트 절연막(104)을 순차 식각하여 기판(100) 상의 액티브영역에 게이트 라인(106)을 형성한다.
제 2 단계로서, 도 7b에 도시된 바와 같이 기판(100) 상의 트랜지스터 형성부와 이와 소정 간격 이격된 지점의 임의의 액티브영역 내에만 선택적으로 고농도 제 2 도전형(예컨대, N형)의 불순물 이온주입한다. 그 결과, 게이트 라인(106) 양 에지측의 기판(100) 내에는 소오스·드레인 영역(108)이 형성되고, 이와 소정 간격 이격된 지점의 액티브영역 내에는 제 2 도전형의 정션 다이오드(N+/P 다이오드)(110)가 형성된다. 이때, 상기 게이트 라인(106)과 정션 다이오드(110)는 기판(100) 상에서 서로 나란하게 위치하도록 형성된다.
제 3 단계로서, 도 7c에 도시된 바와 같이 상기 결과물 전면에 산화막 재질의 층간 절연막(112)을 형성하고, 이를 평탄화한 다음, 게이트 라인(106)과 정션 다이오드(110)의 표면이 각각 소정 부분 노출되도록 상기 절연막(112)을 선택식각하여 그 내부에 복수의 콘택 홀(h)을 형성한다. 상기 콘택 홀(h)을 포함한 층간 절연막(112) 상에 W 재질의 금속막을 형성하고, 이를 CMP(또는 에치백) 처리하여 콘택 홀 내부에 도전성 플러그(114)를 형성한다.
제 4 단계로서, 도 7d에 도시된 바와 같이 도전성 플러그(114)를 포함한 층간 절연막(112) 상에 Al 합금이나 Cu 합금 재질의 금속막을 형성하고, 금속배선 형성부와 더미 금속 패턴 형성부를 동시에 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이를 선택식각해 주므로써, 본 공정 진행을 완료한다. 그 결과, 층간 절연막(112) 상의 소정 부분에는 도전성 플러그(114)를 통해 상기 게이트 라인(106)과 일체로 연결되는 구조의 금속배선 라인(116a)이 형성되고, 상기 금속배선 라인(116a)과 소정 간격 이격된 지점의 층간 절연막(112) 상에는 도전성 플러그(114)를 통해 정션 다이오드(110)과 일체로 연결되는 구조의 더미 금속 패턴(116b)이 형성된다. 이때, 상기 금속배선 라인(116a)과 더미 금속 패턴(116b)은 층간 절연막(112) 상에서 서로 나란하게 위치하도록 형성되며, 상기 더미 금속 패턴(116b)은 기 언급된 바와 같이 두 번의 꺽임을 갖는 꺽쇠 형상이나 혹은 띠 형상을 가지도록 형성된다.
상기 공정 수순에 의거하여 도 3의 구조를 가지도록 반도체 소자를 제조할 경우, 플라즈마 공정을 이용하여 배선 라인을 형성하는 과정에서 플라즈마 차지가 발생되더라도 이들이 정션 다이오드(110)를 통해 모두 기판(100)쪽으로 빠져나가게 되므로, 게이트 절연막(104) 내에 플라즈마 차지가 갇히는 현상이 발생하지 않게 된다. 그 결과, 게이트 절연막(104)의 열화를 최소화할 수 있게 되어 반도체 소자의 동작 특성 저하와 이득 손실 등과 같은 형태의 불량 발생을 막을 수 있게 되므로, 반도체 소자가 지속적으로 안정된 특성을 유지할 수 있게 된다.
다음으로, 도 8 내지 도 11 그리고 도 12a 내지 도 12d에 제시된 도면을 참조하여 본 발명의 제 2 실시예를 살펴본다.
여기서, 도 8은 본 발명의 제 2 실시예에서 제안된 양방향 정션 다이오드(N+/P 다이오드와 P+/N 다이오드)가 구비된 반도체 소자의 단면 구조를 도시한 사시도를 나타내고, 도 9는 도 8의 사시도를 위에서 내려다 본 평면도를 나타내며, 도 10은 도 9에 제시된 더미 금속 패턴의 일 변형예를 보인 평면도를 나타낸다. 그리고, 도 8의 단면 구조는 도 9의 X-X' 절단면 구조를 보인 것이다.
본 실시예의 경우 역시 이온주입되는 불순물의 종류에 차이가 있을 뿐 NMOS와 PMOS에 관계없이 그 기본 구조 자체는 동일하게 가져가므로 여기서는 일 예로서 반도체 소자가 NMOS 트랜지스터 구조를 갖는 경우에 대하여 살펴본다.
도 8과 도 9에 의하면, 본 발명의 제 2 실시예에서 제안된 반도체 소자는 제 1 도전형 웰(예컨대, P형 웰)(204)과 제 2 도전형 웰(예컨대, N형 웰)(206)이 구비된 반도체 기판(200) 상의 소자격리영역에는 필드 산화막(202)이 형성되어 있고, 상기 제 1 도전형 웰(204) 상의 액티브영역 소정 부분에는 게이트 절연막(208)을 개제하여 게이트 라인(210)이 형성되어 있으며, 상기 게이트 라인(210) 양 에지측의 액티브영역에 해당되는 부분의 제 1 도전형 웰(204) 내부에는 고농도 제 2 도전형(예컨대, N+형)의 소오스·드레인 영역(212)이 형성되어 있고, 상기 소오스·드레인 영역(212) 일측의 임의의 액티브영역에 해당되는 부분의 제 1 도전형 웰(204)내부에는 게이트 라인(210)과 나란하게 위치하도록 고농도 제 2 도전형(예컨대, N+형)의 제 1 정션 다이오드(214)가 형성되어 있으며, 상기 제 1 정션 다이오드(214)와 소정 간격 이격된 지점의 임의의 액티브영역에 해당되는 부분의 제 2 도전형 웰(206) 내부에는 제 1 정션 다이오드(214)와 나란하게 위치하도록 고농도 제 1 도전형(예컨대, P+형)의 제 2 정션 다이오드(216)가 형성되어 있고, 상기 결과물 상에는 게이트 라인(210)과 제 1 및 제 2 정션 다이오드(214),(216)의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀(h)이 구비된 층간 절연막(218)이 형성되어 있으며, 상기 콘택 홀(h) 내부에는 도전성 플러그(예컨대, W 플러그)(220)가 형성되어 있고, 상기 층간 절연막(218) 상의 소정 부분에는 도전성 플러그(220)를 통해 게이트 라인(210)과 전기적으로 접속되도록 길이 방향을 따라 길게 연장된 구조의 금속배선 라인(222a)이 형성되어 있으며, 상기 금속배선 라인(222a)과 소정 간격 이격된 지점의 층간 절연막(218) 상에는 도전성 플러그(220)를 통해 제 1 및 제 2 정션 다이오드(214),(216)와 전기적으로 연결되되, 상기 배선 라인(222a)과 나란하게 놓여지도록 더미 금속 패턴(222b)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
이때, 상기 더미 금속 패턴(222b)은 도 9 및 도 10의 평면도에 보인 바와 같이 다각형 구조(예컨대, '┣' 형상이나 사각형 구조)를 가지도록 형성되는데, 전자의 경우(도 9에 제시된 구조)가 후자의 경우(도 10에 제시된 구조)보다 고집적화 측면에서 더 유리하다.
상기 더미 금속 패턴(222b)과 금속배선 라인(222a)은 동일 식각 공정을 통해동시에 형성되므로 동일 재질로 구성되며, 더미 금속 패턴(222b)은 금속배선 라인(222a)보다 짧은 길이를 가지도록 설계하는 것이 고집적화 측면에서 유리하다.
그리고, 금속배선 라인(222a)과 더미 금속 패턴(116b) 간의 간격 W는 플라즈마 식각 공정 진행시 기판쪽으로 빠져나가는 플라즈마 차지의 량을 극대화하기 위하여 2㎛ 미만의 사이즈를 유지하도록 설계하는 것이 바람직하다. 여기서, W는 금속배선 라인(222a)과 더미 금속 패턴(222b) 간의 최단 수평거리를 나타낸다.
도 11에는 도 8에 제시된 반도체 소자의 등가회로도가 제시되어 있다.
상기 회로도를 참조하면, NMOS 트랜지스터의 게이트 라인(G)에는 금속배선 라인(222a)이 연결되고, 게이트 라인(G) 일측의 제 1 정션 다이오드(N+/P 다이오드)와 제 2 정션 다이오드(P+/N 다이오드)는 더미 금속 패턴(222b)을 통해 전기적으로 연결되도록 이루어져, 식각 공정 진행시 발생되는 플라즈마 차지가 상기 다이오드를 통해 기판쪽으로 흘러가도록 소자 구성이 이루어져 있음을 확인할 수 있다.
따라서, 상기 구조의 반도체 소자는 도 12a 내지 도 12d에 제시된 공정수순도에서 알 수 있듯이 다음의 제 4 단계 공정을 거쳐 제조된다.
제 1 단계로서, 도 12a에 도시된 바와 같이 반도체 기판(200) 내부 소정 부분에 제 1 도전형(예컨대, P형)의 불순물과 제 2 도전형(예컨대, N형)의 불순물을 순차적으로 이온주입하여 상기 기판(200) 내부에 제 1 및 제 2 도전형 웰(204),(206)을 형성한 다음, 기판(100) 상의 소자격리영역에 필드 산화막(202)을 형성하여 액티브영역을 정의한다. 이어, 기판(100) 상의 액티브영역에 게이트 절연막(208)을 형성하고, 상기 결과물 전면에 폴리실리콘이나 폴리사이드 재질의 금속막을 형성한 다음, 게이트 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 상기 금속막과 게이트 절연막(208)을 순차 식각하여 기판(200) 상의 액티브영역에 게이트 라인(210)을 형성한다.
제 2 단계로서, 도 12b에 도시된 바와 같이 트랜지스터 형성부와 제 1 도전형 웰(204) 내의 임의의 액티브영역 내에만 선택적으로 고농도 제 2 도전형(예컨대, N+형) 불순물 이온주입한다. 그 결과, 게이트 라인(210) 양 에지측의 제 1 도전형 웰(204) 내부에는 소오스·드레인 영역(212)이 형성되고, 이와 소정 간격 이격된 지점의 제 1 도전형 웰(204) 내부에는 제 2 도전형의 제 1 정션 다이오드(N+/P 다이오드)(214)가 형성된다. 이어, 제 2 도전형 웰(206) 내의 임의의 액티브영역에만 선택적으로 고농도의 제 1 도전형(예컨대, P+형) 불순물을 이온주입하여, 제 1 정션 다이오드(214)와 소정 간격 이격된 지점의 상기 제 2 도전형 웰(206) 내부에 제 1 도전형의 제 2 정션 다이오드(P+/N 다이오드)(216)를 형성한다. 이때, 상기 게이트 라인(210)과 제 1 정션 다이오드(214) 및 제 2 정션 다이오드(216)는 기판(200) 상에서 서로 나란하게 위치하도록 형성된다.
제 3 단계로서, 도 12c에 도시된 바와 같이 상기 결과물 전면에 산화막 재질의 층간 절연막(218)을 형성하고, 이를 평탄화한 다음, 게이트 라인(210)과 제 1 및 제 2 정션 다이오드(214),(216)의 표면이 각각 소정 부분 노출되도록 상기 절연막(218)을 선택식각하여 그 내부에 복수의 콘택 홀(h)을 형성한다. 상기 콘택 홀(h)을 포함한 층간 절연막(218) 상에 W 재질의 금속막을 형성하고, 이를 CMP(또는 에치백) 처리하여 콘택 홀(h) 내부에 도전성 플러그(220)를 형성한다.
제 4 단계로서, 도 12d에 도시된 바와 같이 도전성 플러그(220)를 포함한 층간 절연막(218) 상에 Al 합금이나 Cu 합금 재질의 금속막을 형성하고, 금속배선 형성부와 더미 금속 패턴 형성부를 동시에 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이를 선택식각해 주므로써, 본 공정 진행을 완료한다. 그 결과, 층간 절연막(218) 상의 소정 부분에는 도전성 플러그(220)를 통해 게이트 라인(210)과 일체로 연결되는 구조의 금속배선 라인(222a)이 형성되고, 상기 금속배선 라인(222a)과 소정 간격 이격된 지점의 층간 절연막(218) 상에는 도전성 플러그(220)를 통해 제 1 및 제 2 정션 다이오드(214),(216)와 일체로 연결되는 구조의 더미 금속 패턴(222b)이 형성된다. 이때, 상기 금속배선 라인(222a)과 더미 금속 패턴(222b)은 층간 절연막(218) 상에서 서로 나란하게 위치하도록 형성되며, 상기 더미 금속 패턴(222b)은 기 언급된 바와 같이 다각형 구조를 가지도록 형성된다.
상기 공정 수순에 의거하여 도 8의 구조를 가지도록 반도체 소자를 제조할 경우, 플라즈마 공정을 이용하여 배선 라인을 형성하는 과정에서 플라즈마 차지가 발생되더라도 이들이 제 1 및 제 2 정션 다이오드(214),(216)를 통해 기판(100)쪽으로 모두 빠져나가게 되므로, 게이트 절연막(104) 내에 플라즈마 차지가 갇히는 현상이 발생하지 않게 된다. 그 결과, 게이트 절연막의 열화를 최소화할 수 있게 되므로 반도체 소자의 동작 특성 저하나 이득 손실 등과 같은 형태의 불량 발생을 막을 수 있게 된다.
여기서는 편의상, NMOS 소자에 한정하여 공정 진행을 설명하였으나, 상기에언급된 소자 제조 공정은 PMOS 소자 제조시에도 동일하게 적용된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 게이트 라인의 일측에 정션 다이오드를 형성하되, 상기 게이트 라인은 금속배선 라인과 연결되고 상기 정션 다이오드는 금속배선 일측의 더미 금속 패턴과 연결되도록 소자를 설계해 주므로써, 배선 라인 형성시 생성되는 플라즈마 차지를 상기 다이오드를 이용하여 원활하게 기판쪽으로 흘려보낼 수 있게 되므로, 게이트 절연막 내에 플라즈마 차지가 갇히는 현상이 유발되는 것을 막을 수 있게 되어 게이트 절연막의 열화를 방지할 수 있게 될 뿐 아니라 반도체 소자의 특성 향상 또한 이룰 수 있게 된다.
Claims (24)
- 제 1 도전형의 반도체 기판과;상기 기판 상의 소정 부분에 게이트 절연막을 개재하여 형성된 게이트 라인과;상기 게이트 라인 양 에지측의 상기 기판 내부에 형성된 제 2 도전형의 소오스·드레인 영역과;상기 소오스·드레인 영역과 소정 간격 이격된 지점의 상기 기판 내부에 형성된 제 2 도전형의 정션 다이오드와;상기 결과물 전면에 형성된 층간 절연막과;상기 게이트 라인과 상기 정션 다이오드의 표면이 각각 소정 부분 노출되도록 상기 층간 절연막을 관통하여 형성된 복수의 콘택 홀과;상기 콘택 홀 내에 형성된 도전성 플러그와;상기 도전성 플러그를 통해 상기 게이트 라인과 연결되도록 상기 층간 절연막 상의 소정 부분에 형성된 금속배선 라인; 및상기 금속배선 라인과 소정 간격 이격된 지점의 상기 층간 절연막 상에 배치되며, 상기 도전성 플러그를 통해 상기 정션 다이오드와 연결되도록 형성된 더미 금속 패턴으로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 1항에 있어서, 상기 더미 금속 패턴은 상기 금속배선 라인과 동일 재질로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 2항에 있어서, 상기 더미 금속 패턴은 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 1항에 있어서, 상기 더미 금속 패턴은 띠 형상이나 두번의 꺽임을 갖는 꺽쇠 형상을 갖는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 1항에 있어서, 상기 더미 금속 패턴은 상기 금속배선 라인보다 길이가 짧은 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 1항에 있어서, 상기 금속 배선 라인과 상기 더미 금속 패턴은 그 사이의 최단 수평거리가 2㎛ 미만의 사이즈를 유지하도록 설계된 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 1 및 제 2 도전형 웰이 구비된 반도체 기판과;상기 제 1 도전형 웰 상의 소정 부분에 게이트 절연막을 개제하여 형성된 게이트 라인과;상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에 형성된 소오스·드레인 영역과;상기 소오스·드레인 영역과 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에 형성된 제 2 도전형의 제 1 정션 다이오드와;상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 형성된 제 1 도전형의 제 2 정션 다이오드와;상기 결과물 전면에 형성된 층간 절연막과;상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드의 표면이 각각 소정 부분 노출되도록, 상기 층간 절연막을 관통하여 형성된 복수의 콘택 홀과;상기 콘택 홀 내에 형성된 도전성 플러그와;상기 도전성 플러그를 통해 상기 게이트 라인과 전기적으로 연결되도록 상기 층간 절연막 상의 소정 부분에 형성된 금속배선 라인; 및상기 금속배선 라인과 소정 간격 이격된 지점의 상기 층간 절연막 상에 배치되며, 상기 도전성 플러그를 통해 상기 제 1 및 제 2 정션 다이오드와 전기적으로 연결되도록 형성된 더미 금속 패턴으로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 7항에 있어서, 상기 더미 금속 패턴은 상기 금속배선 라인과 동일 재질로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 8항에 있어서, 상기 더미 금속 패턴은 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 7항에 있어서, 상기 더미 금속 패턴은 다각형 구조를 갖는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 7항에 있어서, 상기 더미 금속 패턴은 상기 금속배선 라인보다 길이가 짧은 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 7항에 있어서, 상기 금속 배선 라인과 상기 더미 금속 패턴은 그 사이의 최단 수평거리가 2㎛ 미만의 사이즈를 유지하도록 설계된 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자.
- 제 1 도전형 반도체 기판 상의 액티브영역 소정 부분에 게이트 절연막을 개제하여 게이트 라인을 형성하는 단계와;상기 기판 상의 트랜지스터 형성부와 임의의 액티브영역에만 선택적으로 고농도 제 2 도전형 불순물을 이온주입하여, 상기 게이트 라인 양 에지측의 상기 기판 내부에는 소오스·드레인 영역을 형성하고, 이와 소정 간격 이격된 지점의 상기 기판 내부에는 정션 다이오드를 형성하는 단계와;상기 결과물 전면에 상기 게이트 라인과 상기 정션 다이오드의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 층간 절연막을 형성하는 단계와;상기 콘택 홀 내에 도전성 플러그를 형성하는 단계와;상기 도전성 플러그를 포함한 상기 층간 절연막 상에 금속막을 형성하는 단계; 및상기 층간 절연막의 표면이 소정 부분 노출되도록 상기 금속막을 선택식각하여, 상기 게이트 라인과 연결되는 금속배선 라인과 상기 정션 다이오드와 연결되는 더미 금속 패턴을 동시에 형성하는 단계로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 13항에 있어서, 상기 금속배선 라인과 상기 정션 다이오드는 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 13항에 있어서, 상기 더미 금속 패턴은 띠 형상이나 두번의 꺽임을 갖는 꺽쇠 형상으로 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 13항에 있어서, 상기 금속배선 라인과 상기 더미 금속 패턴은 상기 층간 절연막 상에서 길이 방향을 따라 서로 나란하게 놓이도록 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 16항에 있어서, 상기 더미 금속 패턴은 상기 금속배선 라인보다 길이가 짧게 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 13항에 있어서, 상기 금속 배선 라인과 상기 더미 금속 패턴은 그 사이의 최단 수평거리가 2㎛ 미만의 사이즈를 유지하도록 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 반도체 기판 내부에 제 1 도전형 웰과 제 2 도전형 웰을 순차적으로 형성하는 단계와;상기 제 1 도전형 웰 상의 소정 부분에 게이트 절연막을 개제하여 게이트 라인을 형성하는 단계와;상기 제 1 도전형 웰 내의 트랜지스터 형성부와 임의의 액티브영역에만 선택적으로 고농도의 제 2 도전형 불순물 이온주입하여, 상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에는 소오스·드레인 영역을 형성하고, 이와 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에는 제 1 정션 다이오드를 형성하는 단계와;상기 제 2 도전형 웰 내의 임의의 액티브영역에만 선택적으로 고농도의 제 1 도전형 불순물을 이온주입하여, 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 제 2 정션 다이오드를 형성하는 단계와;상기 결과물 전면에 상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 층간 절연막을 형성하는 단계와;상기 콘택 홀 내부에 도전성 플러그를 형성하는 단계와;상기 도전성 플러그를 포함한 상기 층간 절연막 상에 금속막을 형성하는 단계; 및상기 층간 절연막의 표면이 소정 부분 노출되도록 상기 금속막을 선택식각하여, 상기 게이트 라인과 연결되는 금속배선 라인과 상기 제 1 및 제 2 정션 다이오드와 연결되는 더미 금속 패턴을 동시에 형성하는 단계로 이루어진 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 19항에 있어서, 상기 금속배선 라인과 상기 정션 다이오드는 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 19항에 있어서, 상기 더미 금속 패턴은 다각형 구조를 가지도록 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 19항에 있어서, 상기 금속배선 라인과 상기 더미 금속 패턴은 상기 층간 절연막 상에서 길이 방향을 따라 서로 나란하게 놓이도록 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 22항에 있어서, 상기 더미 금속 패턴은 상기 금속배선 라인보다 길이가짧게 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
- 제 19항에 있어서, 상기 금속 배선 라인과 상기 더미 금속 패턴은 그 사이의 최단 수평거리가 2㎛ 미만의 사이즈를 유지하도록 형성하는 것을 특징으로 하는 정션 다이오드가 구비된 반도체 소자 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990042805A KR100328598B1 (ko) | 1999-10-05 | 1999-10-05 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
| US09/645,285 US6717209B1 (en) | 1999-10-05 | 2000-08-24 | Semiconductor device having junction diode and fabricating method therefor |
| US10/775,270 US6902959B2 (en) | 1999-10-05 | 2004-02-10 | Semiconductor device having junction diode and fabricating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990042805A KR100328598B1 (ko) | 1999-10-05 | 1999-10-05 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010035990A KR20010035990A (ko) | 2001-05-07 |
| KR100328598B1 true KR100328598B1 (ko) | 2002-03-15 |
Family
ID=19614007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990042805A KR100328598B1 (ko) | 1999-10-05 | 1999-10-05 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6717209B1 (ko) |
| KR (1) | KR100328598B1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328598B1 (ko) * | 1999-10-05 | 2002-03-15 | 윤종용 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
| US7348652B2 (en) * | 2003-03-07 | 2008-03-25 | Micron Technology, Inc. | Bulk-isolated PN diode and method of forming a bulk-isolated PN diode |
| TWI241659B (en) * | 2003-06-03 | 2005-10-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and method for manufacturing the same |
| US7173338B2 (en) * | 2004-03-06 | 2007-02-06 | International Business Machines Corporation | Suppression of localized metal precipitate formation and corresponding metallization depletion in semiconductor processing |
| KR100817094B1 (ko) | 2007-03-27 | 2008-03-26 | 삼성전자주식회사 | 패턴 반복성을 고려하여 플라즈마로 인한 손상을 방지하는정션 다이오드의 배치 방법 |
| KR101361828B1 (ko) * | 2007-09-03 | 2014-02-12 | 삼성전자주식회사 | 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법 |
| KR101009400B1 (ko) * | 2008-10-06 | 2011-01-19 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| JP2010135572A (ja) * | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 半導体装置 |
| TWI384603B (zh) * | 2009-02-17 | 2013-02-01 | Advanced Semiconductor Eng | 基板結構及應用其之封裝結構 |
| KR101865193B1 (ko) | 2011-11-07 | 2018-06-11 | 삼성전자주식회사 | 반도체 장치 및 그것의 제조 방법 |
| EP4044214A4 (en) * | 2019-11-12 | 2022-11-02 | Huawei Technologies Co., Ltd. | SEMICONDUCTOR DEVICE |
| FR3123501A1 (fr) * | 2021-05-25 | 2022-12-02 | Stmicroelectronics Sa | Capteur passif de décharges éléctrostatiques et procédé de détection de décharges électrostatiques. |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182220A (en) * | 1992-04-02 | 1993-01-26 | United Microelectronics Corporation | CMOS on-chip ESD protection circuit and semiconductor structure |
| US5321293A (en) * | 1993-07-12 | 1994-06-14 | Xerox Corporation | Integrated device having MOS transistors which enable positive and negative voltage swings |
| KR0170456B1 (ko) * | 1993-07-16 | 1999-03-30 | 세끼사와 다까시 | 반도체 장치 및 그 제조방법 |
| JP3161508B2 (ja) * | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
| US6013927A (en) * | 1998-03-31 | 2000-01-11 | Vlsi Technology, Inc. | Semiconductor structures for suppressing gate oxide plasma charging damage and methods for making the same |
| JP3337130B2 (ja) * | 1999-01-25 | 2002-10-21 | 日本電気株式会社 | 半導体装置 |
| KR20010035857A (ko) * | 1999-10-04 | 2001-05-07 | 윤종용 | 반도체소자 및 그 제조방법 |
| KR100328598B1 (ko) * | 1999-10-05 | 2002-03-15 | 윤종용 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
| JP2001110810A (ja) * | 1999-10-06 | 2001-04-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6329691B1 (en) * | 1999-12-13 | 2001-12-11 | Tower Semiconductor Ltd. | Device for protection of sensitive gate dielectrics of advanced non-volatile memory devices from damage due to plasma charging |
| US6344385B1 (en) * | 2000-03-27 | 2002-02-05 | Chartered Semiconductor Manufacturing Ltd. | Dummy layer diode structures for ESD protection |
-
1999
- 1999-10-05 KR KR1019990042805A patent/KR100328598B1/ko not_active IP Right Cessation
-
2000
- 2000-08-24 US US09/645,285 patent/US6717209B1/en not_active Expired - Lifetime
-
2004
- 2004-02-10 US US10/775,270 patent/US6902959B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6717209B1 (en) | 2004-04-06 |
| US6902959B2 (en) | 2005-06-07 |
| KR20010035990A (ko) | 2001-05-07 |
| US20040161885A1 (en) | 2004-08-19 |
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| US20020003289A1 (en) | Semiconductor devices and methods for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20180228 Year of fee payment: 17 |
|
| LAPS | Lapse due to unpaid annual fee |