KR100817094B1 - 패턴 반복성을 고려하여 플라즈마로 인한 손상을 방지하는정션 다이오드의 배치 방법 - Google Patents

패턴 반복성을 고려하여 플라즈마로 인한 손상을 방지하는정션 다이오드의 배치 방법 Download PDF

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Abstract

본 발명은 패턴 반복성을 고려하여 플라즈마로 인한 손상을 방지하는 정션 다이오드의 배치 방법에 대하여 개시된다. 패턴 반복성을 갖는 단위 레이아웃의 배치 방법은, 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계, 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계, 제2 도전형의 웰 영역을 형성하는 웰 레이어 내 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계, 웰 영역 바깥에 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 상기 제2 도전형의 도핑 영역을 배치하는 단계, 그리고 게이트 영역들과 연결되고 제1 도전형의 액티브 영역과 제2 도전형의 액티브 영역 사이의 적어도 하나의 액티브 영역에 정션 다이오드를 형성하는 제2 도전형의 도핑 영역을 배치하는 단계를 포함한다.
플라즈마 손상 정션 다이오드, 단위 레이아웃, 패턴 반복성

Description

패턴 반복성을 고려하여 플라즈마로 인한 손상을 방지하는 정션 다이오드의 배치 방법{Layout method of semiconductor device with protection junction diode from damage due to plasma charging}
도 1은 플라즈마 손상 방지용 정션 다이오드를 배치하는 종래의 방법을 설명하는 도면이다.
도 2는 도 1의 레이아웃에서 게이트 폴리 영역의 공정 단차를 완화하기 위하여 더미 게이트 폴리 레이어를 배치하는 경우를 설명하는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다.
도 6은 본 발명의 제4 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다.
본 발명은 반도체 배치 방법에 관한 것으로, 특히 패턴 반복성을 고려하여 플라즈마로 인한 손상을 방지하는 정션 다이오드를 배치하는 방법에 관한 것이다.
반도체 소자의 고집적화, 패턴의 미세화, 고성능화 등이 요구됨에 따라, 반도체 제조 공정에 있어서 플라즈마 공정이 필수적이다. 플라즈마 공정은, 건식 식각 공정, 플라즈마 CVD를 이용한 박막 증착 공정, 에싱(ashing) 공정, 블랭킷 에치백(blanket etchback) 공정 등을 들 수 있다. 건식 식각 공정은 비등방성 식각 특성을 이용하여 기존의 습식 식각 공정에 비해 미세 패턴까지 가공이 가능하다는 잇점이 있어, 고집적화된 소자 제조시 널리 이용된다.
그러나, 플라즈마 공정을 적용하여 MOS 트랜지스터를 제조할 경우, 게이트 라인과 배선 라인을 형성하기 위한 건식 식각 공정 진행 중에 또는 감광막 패턴을 제거하는 에싱 공정 진행 중에 발생되는 불균일한 전하들로 인하여, 게이트 라인이나 배선 라인을 이루는 도전막의 양 에지 측벽과 표면 쪽으로 플라즈마 전하가 유입되어 게이트 절연막이 손상되는 플라즈마 손상(plasma damage)이 발생하게 된다. 플라즈마 손상에 의해 야기되는 반도체 소자의 불량은, 미리 스크린할 수 있는 초기 불량에 비해 반도체 제품의 판매 이후 사용 단계에서 발생되는 경우가 많다.
플라즈마 손상의 문제점을 해결하기 위하여, 게이트에 정션 다이오드를, 예컨대, NMOS 트랜지스터의 경우 NP 다이오드를 사용하고, PMOS 트랜지스터인 경우 PN 다이오드를 사용하여, 플라즈마 공정 중에 발생되는 불균일한 전하를 정션 다이오드를 통해 기판쪽으로 흐르도록 하는 방법이 개발되었다.
도 1은 플라즈마 손상 방지용 정션 다이오드를 배치하는 종래의 방법을 설명하는 도면이다. 도 1을 참조하면, 예컨대, 인버터 회로를 구성하는 PMOS 트랜지스터(110)와 NMOS 트랜지스터(130)의 배치에 더불어 플라즈마 손상 방지용 정션 다이오드(150)의 배치에 대하여 설명된다. N-웰 레이어(112) 내에 PMOS 트랜지스터(110)를 구성하는 P-액티브 레이어(114a)와 게이트 폴리 레이어(116a)가 배치된다. PMOS 트랜지스터(110)를 구성하는 P-액티브 레이어(114a) 위에 콘택 레이어(120a)를 감싸는 비트 폴리 레이어(122a)가 배치된다. P-액티브 레이어(114a) 위 하나의 비트 폴리 레이어(122a)는 비아 레이어(124a)를 통하여 메탈 레이어(126a)와 연결된다. 메탈 레이어(126a)에는 전원 전압(VINT)이 연결된다. P-액티브 레이어(114a) 위 다른 하나의 비트 폴리 레이어(122a)는, NMOS 트랜지스터(130)의 N-액티브 레이어(118b)와 콘택 레이어(120b)를 통해 연결되는 하나의 비트 폴리 레이어(122b)와 연결된다. P-액티브 레이어(114a)는 P형으로 도핑되는 액티브 영역이 되고, N-액티브 레이어(118b)는 P형으로 도핑되는 액티브 영역이 된다.
N-웰 레이어(112) 내에 웰 가드링(well guard ring)을 위하여, 웰 바이어스 전압(VINTW)이 연결되는 메탈 레이어(126c)는 비아 레이어(124c)를 통해 비트 폴리 레이어(122d)와 연결되고, 비트 폴리 레이어(122d)는 콘택 레이어(120d)를 통해 N-액티브 레이어(118a)와 연결되고, N-액티브 레이어(118a)가 웰 가드링이 된다.
N-액티브 레이어(118b)와 게이트 폴리 레이어(116b)는 NMOS 트랜지스터(130)를 구성한다. N-액티브 레이어(118b) 위에 콘택 레이어(120b)를 감싸는 비트 폴리 레이어(122b)가 배치된다. N-액티브 레이어(118b) 위 다른 하나의 비트 폴리 레이 어(122b)는 비아 레이어(124b)를 통하여 메탈 레이어(126b)와 연결되고, 콘택 레이어(120e)를 통하여 P-액티브 레이어(114b)와 연결된다. 메탈 레이어(126b)에는 접지 전압(VSS)이 연결된다. 접지 전압(VSS)에 연결되는 P-액티브 레이어(114b)는 P-서브스트레이트 바이어스가 된다.
PMOS 트랜지스터(110)의 게이트 폴리 레이어(116a)와 NMOS 트랜지스터(130)의 게이트 폴리 레이어(116b)는, 콘택 레이어(120c)를 통하여 비트 폴리 레이어(122c)와 연결된다. 비트 폴리 레이어(122c)는 콘택 레이어(120f)를 통하여 N-액티브 레이어(118c)와 연결된다. N-액티브 레이어(118c)는 플라즈마 손상 방지용 NP 다이오드(150)를 구성한다.
도 2는, 도 1의 레이아웃을 반복적(unformity)으로 배치할 때 NMOS 트랜지스터(130)의 게이트 폴리 레이어(116)에 의해 패터닝되는 게이트 폴리 영역의 공정 단차를 완화하기 위하여, 게이트 폴리 레이어(116b)에 인접한 영역에 더미 게이트 폴리 레이어(116c)를 배치하는 경우를 설명하는 도면이다. 도 2를 참조하면, 더미 게이트 폴리 레이어(116c)가 플라즈마 손상 방지용 정션 다이오드(150)의 N-액티브 레이어(118c) 위로 배치되는 A 영역이 발생된다. A 영역은 N-액티브 레이어(118c)와 게이트 폴리 레이어(116c)가 겹치는 영역으로, 디자인 룰(design rule) 상 트랜지스터가 아니면서 트랜지스터 영역으로 인식되는 문제점이 있다.
그러므로, 하나의 단위 레이아웃을 반복적으로 배치하더라도, 더미 게이트 폴리 레이어(116c)에 겹치지 않도록 플라즈마 손상 방지용 정션 다이오드(150)를 배치하는 방법이 요구된다.
본 발명의 목적은 패턴 반복성을 고려한 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 장치의 배치 방법은, 패턴 반복성을 갖는 단위 레이아웃에 있어서, 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계, 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계, 제2 도전형의 웰 영역을 형성하는 웰 레이어 내 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계, 웰 영역 바깥에 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 상기 제2 도전형의 도핑 영역을 배치하는 단계, 그리고 게이트 영역들과 연결되고 제1 도전형의 액티브 영역과 제2 도전형의 액티브 영역 사이의 적어도 하나의 액티브 영역에 정션 다이오드를 형성하는 제2 도전형의 도핑 영역을 배치하는 단계를 포함한다.
본 발명의 실시예들에 따라, 반도체 장치의 배치 방법은 단위 레이아웃의 가장자리의 웰 영역 내 다수개의 액티브 영역들 중 적어도 하나의 영역에 웰 가드링 영역을 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 또는 제2 도전형의 액티브 영역들은 MOS 트랜지스터의 소스/드레인 영역으로 형성될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 반도체 장치의 배치 방법은, 패턴 반복성을 갖는 단위 레이아웃에 있어서, 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계, 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계, 제2 도전형의 웰 영역을 형성하는 웰 레이어 내 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계, 웰 영역 바깥에 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제2 도전형의 도핑 영역을 배치하되 제1 도전형의 액티브 영역에 인접하게 배치하는 단계, 그리고 게이트 영역들과 연결되고 제2 도전형의 액티브 영역에 인접한 적어도 하나의 액티브 영역에 정션 다이오드를 형성하는 제2 도전형의 도핑 영역을 배치하는 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 일면에 따른 반도체 장치의 배치 방법은, 패턴 반복성을 갖는 단위 레이아웃에 있어서, 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계, 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계, 제2 도전형의 웰 영역을 형성하는 웰 레이어 내 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계; 웰 영역 바깥에 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 상기 제2 도전형의 도핑 영역을 배치하는 단계, 그리고 게이트 영역들과 연결되고 제1 도전형의 액티브 영역과 제2 도전형의 액티브 영역 사이의 웰 영역 내의 적어도 하나의 액티브 영역에 정션 다이오드를 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 일면에 따른 반도체 장치의 배치 방법은, 패턴 반복성을 갖는 단위 레이아웃에 있어서, 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계, 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계, 제2 도전형의 웰 영역을 형성하는 웰 레이어 내 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계, 웰 영역 바깥에 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제2 도전형의 도핑 영역을 배치하되 제1 도전형의 액티브 영역에 인접하게 배치하는 단계, 그리고 게이트 영역들과 연결되고 웰 영역 내 제1 도전형의 액티브 영역에 인접한 적어도 하나의 액티브 영역에 정션 다이오드를 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 포함한다.
따라서, 본 발명의 플라즈마 손상 방지용 정션 다이오드의 배치 방법에 따른 단위 레이아웃을 반복적으로 배치하게 되면, 게이트 폴리 영역이 일정한 간격으로 배치되기 때문에 게이트 폴리 영역의 공정 단차를 고려하여 더미 게이트 폴리 레이어를 배치할 필요가 없으며, 레이아웃 면적을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다. 도 3을 참조하면, 플라즈마 손상 방지용 정션 다이오드(350)가 PMOS 트랜지스터(310) 게이트와 NMOS 트랜지스터(330) 게이트 사이에 존재한다. PMOS 트랜지스터(310)는 N-웰 레이어(312) 내에 PMOS 트랜지스터(310)를 구성하는 P-액티브 레이어(314a)와 게이트 폴리 레이어(316a)가 배치된다. P-액티브 레이어(314a) 위에 콘택 레이어(320a)를 감싸는 비트 폴리 레이어(322a)가 배치된다. P-액티브 레이어(314a) 위 하나의 비트 폴리 레이어(322a)는 비아 레이어(324a)를 통하여 메탈 레이어(326a)와 연결된다. 메탈 레이어(326a)에는 전원 전압(VINT)이 연결된다. P-액티브 레이어(314a) 위 다른 하나의 비트 폴리 레이어(322a)는, NMOS 트랜지스터(330)의 N-액티브 레이어(318b)와 콘택 레이어(320b)를 통해 연결되는 하나의 비트 폴리 레이어(122b)와 연결된다.
NMOS 트랜지스터(330)는 N-액티브 레이어(318b)와 게이트 폴리 레이어(316b)로 구성된다. N-액티브 레이어(318b) 위에 콘택 레이어(320b)를 감싸는 비트 폴리 레이어(322b)가 배치된다. N-액티브 레이어(318b) 위 다른 하나의 비트 폴리 레이어(322b)는 비아 레이어(324b)를 통하여 메탈 레이어(326b)와 연결되고, 콘택 레이어(320c)를 통하여 P-액티브 레이어(314b)와 연결된다. 메탈 레이어(326b)에는 접지 전압(VSS)이 연결된다. 접지 전압(VSS)에 연결되는 P-액티브 레이어(314b)는 P-서브스트레이트 바이어스가 된다.
플라즈마 손상 방지용 정션 다이오드(350)는 NP 다이오드를 구성하는 N-액티브 레이어(318c)를 포함한다. N-액티브 레이어(318c)는 콘택 레이어(320d)를 통해 비트 폴리 레이어(322c)와 연결된다. 비트 폴리 레이어(322c)는 콘택 레이어(320e) 를 통해 PMOS 트랜지스터(310)의 게이트 폴리 레이어(316a)와 NMOS 트랜지스터(330)의 게이트 폴리 레이어(316b)와 연결된다.
그리고, N-웰 레이어(312) 내에 웰 바이어스를 위하여, 웰 바이어스 전압(VINTW)이 연결되는 메탈 레이어(326c)는 비아 레이어(324c)를 통해 비트 폴리 레이어(322d)와 연결되고, 비트 폴리 레이어(322d)는 콘택 레이어(320f)를 통해 N-액티브 레이어(318a)와 연결되고, N-액티브 레이어(318a)가 웰 바이어스가 된다.
본 실시예의 플라즈마 손상 방지용 정션 다이오드의 배치 방법에 따른 단위 레이아웃을 반복적으로 배치하게 되면, PMOS 트랜지스터(310) 및 NMOS 트랜지스터(330)의 게이트 폴리 레이어(316a, 316b)에 의해 패터닝되는 게이트 폴리 영역이일정한 간격으로 배치되기 때문에, 게이트 폴리 영역의 공정 단차를 고려하여 더미 게이트 폴리 레이어를 배치할 필요가 없다. 그리고, 본 실시예의 플라즈마 손상 방지용 정션 다이오드의 배치 방법은 종래의 플라즈마 손상 방지용 정션 다이오드의 배치 방법에 비하여 레이아웃 면적을 줄일 수 있다.
도 4는 본 발명의 제2 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다. 도 4의 배치 방법은, 도 3의 배치 방법에 비교하여, PMOS 트랜지스터(410)와 NMOS 트랜지스터(430)가 서로 인접하게 배치되고, 플라즈마 손상 방지용 정션 다이오드(450)가 NMOS 트랜지스터(430)의 게이트 아래에 배치된다는 점에서 차이가 있다.
도 5는 본 발명의 제3 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다. 도 5의 배치 방법은, 도 3의 배치 방법에서 플라 즈마 손상 방지용 정션 다이오드(350)가 NP 다이오드인 데 대하여, 플라즈마 손상 방지용 정션 다이오드(550)가 PN 다이오드인 점에서 차이가 있다. 플라즈마 손상 방지용 정션 다이오드(550)는, PMOS 트랜지스터(510)의 게이트 폴리 레이어(316a)와 NMOS 트랜지스터(530)의 게이트 폴리 레이어(316b)와 연결되는 콘택 레이어(320e)를 통해 비트 폴리 레이어(322c)와 연결되고, 비트 폴리 레이어(322c)는 콘택 레이어(320d)를 통해 P-액티브 레이어(314c)와 연결되는 구조를 갖는다.
도 6은 본 발명의 제4 실시예에 따른 플라즈마 손상 방지용 정션 다이오드의 배치 방법을 설명하는 도면이다. 도 6의 배치 방법은, 도 5의 배치 방법과 비교하여, PMOS 트랜지스터(610)와 NMOS 트랜지스터(630)가 서로 인접하게 배치되고, 플라즈마 손상 방지용 정션 다이오드(650)가 PMOS 트랜지스터(610)의 게이트 위에 배치된다는 점에서 차이가 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 플라즈마 손상 방지용 정션 다이오드의 배치 방법에 따른 단위 레이아웃을 반복적으로 배치하게 되면, 게이트 폴리 영역이 일정한 간격으로 배치되기 때문에 게이트 폴리 영역의 공정 단차를 고려하여 더미 게이트 폴리 레이 어를 배치할 필요가 없으며, 레이아웃 면적을 줄일 수 있다.

Claims (12)

  1. 패턴 반복성을 갖는 단위 레이아웃에 있어서
    상기 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계;
    상기 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계;
    제2 도전형의 웰 영역을 형성하는 웰 레이어 내, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계;
    상기 웰 영역 바깥에, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 상기 제2 도전형의 도핑 영역을 배치하는 단계; 및
    상기 게이트 영역들과 연결되고, 상기 제1 도전형의 액티브 영역과 상기 제2 도전형의 액티브 영역 사이의 적어도 하나의 액티브 영역에 정션 다이오드를 형성하는 제2 도전형의 도핑 영역을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  2. 제1항에 있어서, 상기 반도체 장치의 배치 방법은
    상기 단위 레이아웃의 가장자리의 상기 웰 영역 내, 상기 다수개의 액티브 영역들 중 적어도 하나의 영역에 웰 가드링 영역을 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  3. 제1항에 있어서, 상기 제1 또는 제2 도전형의 액티브 영역들은
    MOS 트랜지스터의 소스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  4. 패턴 반복성을 갖는 단위 레이아웃에 있어서
    상기 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계;
    상기 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계;
    제2 도전형의 웰 영역을 형성하는 웰 레이어 내, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계;
    상기 웰 영역 바깥에, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 상기 제2 도전형의 도핑 영역을 배치하되, 상기 제1 도전형의 액티브 영역에 인접하게 배치하는 단계; 및
    상기 게이트 영역들과 연결되고, 상기 제2 도전형의 액티브 영역에 인접한 적어도 하나의 상기 액티브 영역에 정션 다이오드를 형성하는 제2 도전형의 도핑 영역을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  5. 제4항에 있어서, 상기 반도체 장치의 배치 방법은
    상기 단위 레이아웃의 가장자리의 상기 웰 영역 내, 상기 다수개의 액티브 영역들 중 적어도 하나의 영역에 웰 가드링 영역을 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  6. 제4항에 있어서, 상기 제1 또는 제2 도전형의 액티브 영역들은
    MOS 트랜지스터의 소스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  7. 패턴 반복성을 갖는 단위 레이아웃에 있어서
    상기 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계;
    상기 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계;
    제2 도전형의 웰 영역을 형성하는 웰 레이어 내, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계;
    상기 웰 영역 바깥에, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 상기 제2 도전형의 도핑 영역을 배치하는 단계; 및
    상기 게이트 영역들과 연결되고, 상기 제1 도전형의 액티브 영역과 상기 제2 도전형의 액티브 영역 사이의 상기 웰 영역 내의 적어도 하나의 상기 액티브 영역에 정션 다이오드를 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  8. 제7항에 있어서, 상기 반도체 장치의 배치 방법은
    상기 단위 레이아웃의 가장자리의 상기 웰 영역 내, 상기 다수개의 액티브 영역들 중 적어도 하나의 영역에 웰 가드링 영역을 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  9. 제7항에 있어서, 상기 제1 또는 제2 도전형의 액티브 영역들은
    MOS 트랜지스터의 소스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  10. 패턴 반복성을 갖는 단위 레이아웃에 있어서
    상기 단위 레이아웃 내 다수개의 액티브 영역들을 형성하는 액티브 레이어를 분리 배치하는 단계;
    상기 액티브 영역 위에 게이트 영역을 형성하는 게이트 레이어를 배치하는 단계;
    제2 도전형의 웰 영역을 형성하는 웰 레이어 내, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 제1 도전형의 도핑 영역을 배치하는 단계;
    상기 웰 영역 바깥에, 상기 다수개의 액티브 영역들 중 적어도 하나 이상의 영역에 상기 제2 도전형의 도핑 영역을 배치하되, 상기 제1 도전형의 액티브 영역 에 인접하게 배치하는 단계; 및
    상기 게이트 영역들과 연결되고, 상기 웰 영역 내 상기 제1 도전형의 액티브 영역에 인접한 적어도 하나의 상기 액티브 영역에 정션 다이오드를 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  11. 제10항에 있어서, 상기 반도체 장치의 배치 방법은
    상기 단위 레이아웃의 가장자리의 상기 웰 영역 내, 상기 다수개의 액티브 영역들 중 적어도 하나의 영역에 웰 가드링 영역을 형성하는 제1 도전형의 도핑 영역을 배치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 배치 방법.
  12. 제10항에 있어서, 상기 제1 또는 제2 도전형의 액티브 영역들은
    MOS 트랜지스터의 소스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 배치 방법.
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