KR101086498B1 - 플라즈마 유발 손상 방지 반도체 장치 - Google Patents

플라즈마 유발 손상 방지 반도체 장치 Download PDF

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Abstract

본 발명은 플라즈마 유발 손상 방지 반도체 장치에 관한 것이다. 본 발명은 반도체 장치를 제공함에 있어서,
웰; 상기 웰 상에 형성되는 적어도 하나의 트랜지스터 액티브; 상기 트랜지스터 액티브 상에 형성되는 게이트 전극; 상기 트랜지스터 액티브를 감싸면서 개방영역을 구비하도록 배치되는 웰 가드; 상기 개방영역에 배치되는 다이오드 액티브; 및 상기 게이트 전극과 상기 다이오드 액티브를 전기적으로 접속시키는 메탈배선을 포함하는 것을 특징으로 한다. 본 발명과 같이 다이오드를 배치하는 경우에는 필요한 트랜지스터 액티브 간 공간을 효율적으로 줄일 수 있다. 이로써, 반도체 장치의 집적도를 높일 수 있다.

Description

플라즈마 유발 손상 방지 반도체 장치 {SEMICONDUCTOR DEVICE FOR PREVENTING PLASMA INDUCED DAMAGE}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 PID(Plasma Induced Damage ; PID)를 방지하기 위한 반도체 장치에 관한 것이다.
최근 반도체 장치가 고집적화되면서 디자인 룰(Design rule)이 점점 작아짐에 따라, 웨이퍼 표면에 형성되는 패턴들의 간격은 계속해서 줄어들고, 종횡비(aspect ratio)는 점점 증가하고 있다. 이에 따라 예전에 반도체 소자를 제조하는 과정에서 발생하지 않거나 중요하지 않았던 문제들이 나타나고 있다.
그 중에서 플라즈마를 사용하는 공정, 예를 들어 플라즈마를 이용한 증착 또는 식각 공정을 진행하면서, PID가 발생하여 소자의 특성을 저하시키고 있다.
PID는 플라즈마를 사용하는 공정에서, 플라즈마 이온에 의해 웨이퍼에 트랩되는 전하가 방전되면서 발생하는 손상이다.
이러한 PID는 플라즈마로 형성되는 이온 및 초자외선 복사 등 많은 원인에 의해 영향을 받는데, 특히 이온에 의한 웨이퍼의 대전(chaging)이 주된 원인으로 알려져 있다.
도 1 및 도 2는 종래 기술에서 발생하는 PID를 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 플라즈마를 이용한 증착 및 식각 공정에서, 소스가스가 공급되어 발생된 플라즈마 내에는 여기된 분자, 라디칼, 일부의 이온(Ji) 및 전자(Je)가 존재한다. 이러한 전자(Je) 및 이온(Ji)은 일정한 에너지를 갖고 웨이퍼(100)에 입사된다. 이때, 웨이퍼(100)에 입사되는 전자(Je)와 이온(Ji)의 양은 동일하지만, 속도 분포의 차이로 인해 거의 모든 이온(Ji)은 웨이퍼(100)의 표면에 수직으로 입사하고, 전자(Je)는 웨이퍼(100)의 표면에 대해 소정 각도로 입사한다. 이 과정에서 웨이퍼(100)에 패턴 등의 구조물이 없는 경우에는 이온(Ji)과 전자(Je)가 균형을 이루어 대전되지만, 패턴이 있는 경우에는, 이온(Ji)과 전자(Je)가 대전하는 균형이 깨지게 된다.
보다 구체적으로, 도 2에 도시된 바와 같이, 웨이퍼(200)에 패턴(210) 등의 구조물이 있는 경우, 이온(Ji)은 대부분이 웨이퍼(200) 표면에 수직하게 입사하기 때문에 웨이퍼(200) 표면에 입사하는 이온(Ji)의 양은 큰 변화가 없다. 하지만, 전자(Je)의 경우, 패턴(210)에 의해 전자(Je)의 입사 경로가 가려지게 되면서 전자(Je)는 패턴(210)사이로 입사하지 못하고 튕겨 나가게 되며, 패턴(210)사이로 입사할 수 있는 전자(Je)의 수는 감소하게 된다. 이에 따라 패턴(210)의 벽면으로 입사하는 전자(Je)가 이온(Ji)에 비해 매우 많아지게 되고 패턴(210) 위쪽의 측면이 음(-) 전하로 대전된다. 결과적으로 정상상태에서, 패턴(210)들 사이의 웨이퍼(200) 표면은 이온(Ji)의 양(+) 전하로 더 많이 대전되고, 이러한 현상은 반도체 소자가 고집적화되면서 패턴(210)이 더욱 미세한 형태로 형성됨에 따라 더욱 심해진다. 이에 따라 웨이퍼(200)가 전기적으로 절연되어 있는 경우에는, 패턴(200)과 웨이퍼(210) 표면이 만나는 부분은 양(+) 전하로 대전되는 반면 패턴(210)의 측면은 전자에 의해 음(-) 전하로 대전된다.
아울러, 장비 자체의 환경 또는 플라즈마 조건에 따라 플라즈마 자체도 공간적 불균일성을 갖고 따라서 웨이퍼의 전화 밀도(charging density) 불균일성은 더욱 심각하게 유발된다.
플라즈마를 이용한 증착 및 식각 공정은 대부분 비전도성 물질, 예를 들어 산화실리콘(SiO2)와 같은 절연물질의 표면에서 이루어지고, 상술한 바와 같이, 불균일하게 전하 밀도가 형성되면서, 이러한 불균일한 전하 밀도가 해소되도록, 전하 밀도가 높은 쪽에서 낮은 쪽으로 전류가 발생하게 된다. 이러한 전류는 웨이퍼 내부의 소자, 예를 들어 게이트 절연막을 통해 흐르게 되면서 반도체 소자에 전기적인 스트레스를 가하게 되고, 게이트 절연막 내부에 전자 트랩(electron trap) 및 누설 전류의 경로와 같은 PID를 유발시키는 문제가 있다.
보다 구체적으로, 불균일한 전하 밀도로 인하여 얇은 금속배선에 강한 필드가 형성되고, 이로 인하여 금속 배선이 녹게 되는 현상이 발생한다.
또한, 상기 강한 필드로 인하여 게이트와 벌크 간에 전위차가 높아져 게이트 산화막이 깨어지는 현상도 나타난다.
또한, 불균일한 전하 밀도는 트랜지스터의 문턱전압(Threshold Voltage)에도 영향을 주어 트랜지스터 특성에도 변화를 가져온다.
이러한, PID를 방지하기 위한 종래기술로서, 이온이 빠져나갈 수 있는 인위적인 경로를 마련하기 위하여 보호 다이오드를 일관하여 삽입함으로써 뷸균일한 전하 밀도를 해소한다. 종래 기술에 따르면, 웰 면적이 큰 경우, 개별 액티브에 대하여 보호 다이오드를 형성하였다.
도 3은 종래의 PID 방지 다이오드가 삽입된 반도체 장치를 설명하기 위한 레이아웃이다.
도 3에 도시된 바와 같이, 종래의 PID 방지 다이오드가 삽입된 반도체 장치에는 PID로부터 보호하고자 하는 트랜지스터 영역(Tr1)의 게이트 전극(12)이 다이오드 액티브(34)에 연결됨으로써 전하가 빠져나갈수 있는 경로가 형성되어 있다.
구체적으로, 웰(30) 상에 트랜지스터 액티브(Tr1)와 트랜지스터 액티브(Tr1)를 감싸는 구조의 웰 가드(31)가 배치된다. 웰 가드(31)는 웰(30)의 외곽에 배치되며, 웰 가드(31) 내에 회로들이 하나의 회로 블럭을 이룬다. 웰 가드(31)는 인접 회로 블럭간 래치업(latch-up) 현상이 발생하는 것을 방지한다. 웰 가드(31)에 픽업이 형성되어 일정한 바이어스가 인가된다.
트랜지스터 액티브(Tr1) 상에는 게이트 전극(32)이 형성되며, 다이오드 액티브(34)가 트랜지스터 액티브(Tr1)로 부터 관련 디자인 룰에 따른 간격(S)만큼 이격되어 배치된다.
다이오드 액티브(34)의 상부 레이어에 다이오드 액티브(34)와 중첩되게 메탈 배선(33)이 배치된다. 메탈 배선(33)은 컨택플러그(CG)를 통하여 게이트 전극(32)과 연결되고, 컨택플러그(CD)를 통하여 다이오드 액티브(34)에 형성된 다이오드 접합(34)과 연결된다.
그러나, 이러한 종래기술에 따르면, 보호 다이오드 액티브(34)의 배치로 인하여 레이아웃(layout) 면적이 크게 늘어나기 때문에 반도체 장치의 집적화에 역행하는 문제점이 발생한다.
도 3에 도시된 바와 같이, 트랜지스터 액티브(Tr1)의 좌우에 별도의 트랜지스터 액티브(Tr2, Tr3)가 배치되는 경우, 다이오드 액티브(34)가 삽입 배치되지 않은 트랜지스터 액티브간(Tr1, Tr3)에는 트랜지스터 액티브의 간격(S)에 대응하는 면적만이 필요한 반면, 다이오드 액티브(34)가 삽입 배치되는 트랜지스터 액티브(Tr1, Tr2)에는 트랜지스터 액티브간의 간격(S) 이외에, 트랜지스터 액티브(Tr1)와 다이오드 액티브(34)간의 간격(S) 및 다이오드 액티브의 너비(W)에 대응하는 면적이 추가적으로 요구된다는 문제점이 있다.
따라서, 반도체 장치의 집적도를 높이기 위해서 PID 보호 다이오드의 효율적인 배치가 요구된다.
본 발명은 전술한 바와 같은 요구에 부응하기 위해 제안된 것으로, 추가적인 면적이 필요하지 않도록 삽입 배치되는 PID 보호 다이오드를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해 제안된 본 발명은 반도체 장치를 제공함에 있어서, 웰; 상기 웰 상에 형성되는 적어도 하나의 트랜지스터 액티브; 상기 트랜지스터 액티브 상에 형성되는 게이트 전극; 상기 트랜지스터 액티브를 감싸면서 개방영역을 구비하도록 배치되는 웰 가드; 상기 개방영역에 배치되는 다이오드 액티브; 및 상기 게이트 전극과 상기 다이오드 액티브를 전기적으로 접속시키는 메탈배선을 포함하는 것을 특징으로 한다.
본 발명과 같이 다이오드를 배치하는 경우에는 필요한 트랜지스터 액티브 간 공간을 효율적으로 줄일 수 있다. 이로써, 반도체 장치의 집적도를 높일 수 있다.
도 1 및 도 2는 종래 기술에서 발생하는 PID를 설명하기 위한 도면
도 3은 종래의 PID 방지 다이오드가 삽입된 반도체 장치를 설명하기 위한 레이아웃
도 4는 본 발명의 일 실시 예에 따른 PID 방지 다이오드가 삽입된 반도체 장치를 설명하기 위한 레이아웃
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 일 실시 예에 따르면, PID 보호 다이오드를 추가적인 면적이 필요하지 않도록 삽입 배치하기 위하여, 웰 가드의 일부 영역을 제거하고, 상기 제거된 부분에 다이오드 액티브를 형성한다.
도 4는 본 발명의 일 실시 예에 따른 PID 방지 다이오드가 삽입된 반도체 장치를 설명하기 위한 레이아웃으로서, 설명의 편의를 위하여, 다이오드 액티브와 보호하고자 하는 트랜지스터 액티브를 중심으로 도시되어 있다.
도 4에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 PID방지 다이오드가 삽입된 반도체 장치에는 N형 또는 P형 웰(40) 상에 트랜지스터 액티브(Tr1)이 배치되며, 트랜지스터 액티브(Tr1) 상에는 게이트 전극(42)이 형성된다. 본 발명의 일 실시 예에 따르면, 트랜지스터 액티브(Tr1)을 감싸는 구조의 웰 가드 액티브(41)가 배치되는데, 웰 가드 액티브(41)는 폐쇄형 구조가 아니라 웰 가드 액티브(41)의 일부에 개방 영역(45)을 포함한다.
웰 가드 액티브(41)의 개방 영역(45)에는 웰(40)의 종류에 따라 P형 또는 N형 불순물로 도핑될 수 있는 다이오드 액티브(44)가 배치된다. 예를 들면, 웰(40)이 N형인 경우, 다이오드 액티브(44)는 P형으로 도핑되며, 웰(40)이 P형인 경우, N형으로 도핑된다.
다이오드 액티브(44)는 상부 레이어에 배치될 수 있는 메탈 배선(43)을 통하여 게이트 전극(42)과 연결된다. 즉, 다이오드 액티브(44)는 메탈 배선(43)과 컨택 플러그(CD)를 통하여 전기적으로 연결되고, 게이트 전극(42)는 컨택플러그(CG)를 통하여 메탈 배선(43)과 전기적으로 연결된다.
이로써, 게이트 전극(22)에 트랩된 전하들은 다이오드 액티브(44)를 통하여 안전하게 방전될 수 있다.
본 발명에 의한 다이오드 배치는 종래와는 달리 트랜지스터 액티브 간 간격에 부담을 주지 않는다. 즉, 본 발명과 같이 PID 방지 다이오드를 삽입하더라도, 회로 블럭내의 복수의 트랜지스터 액티브 간 간격에는 영향이 없다.
예를 들어, 트랜지스터 액티브(Tr1)에 나란히 트랜지스터 액티브(Tr2, Tr3)가 배치되는 경우, 액티브 간의 간격은 트랜지스터 액티브 간의 간격 "S"에 대응하는 공간만이 필요하다. 따라서, PID 방지 다이오드를 삽입하는 경우에도 반도체 장치의 면적이 늘어나는 부담이 없다. 즉, 동일 공간 내 트랜지스터의 집적도를 높일 수 있는 것이다.
본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 함을 주의하여야 한다.
40 : 웰
41 : 웰 가드
42 : 게이트 전극
43 : 메탈 배선
44 : 다이오드 액티브
CD,CG : 컨택 플러그

Claims (2)

  1. 웰;
    상기 웰 상에 형성되는 적어도 하나의 트랜지스터 액티브;
    상기 트랜지스터 액티브 상에 형성되는 게이트 전극;
    상기 트랜지스터 액티브를 감싸면서 개방영역을 구비하도록 배치되는 웰 가드;
    상기 개방영역에 배치되는 다이오드 액티브; 및
    상기 게이트 전극과 상기 다이오드 액티브를 전기적으로 접속시키는 메탈배선
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 다이오드 액티브는
    PID 방지 다이오드인 반도체 장치
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