CN106298510A - 沟槽型瞬态电压抑制器件及其制造方法 - Google Patents
沟槽型瞬态电压抑制器件及其制造方法 Download PDFInfo
- Publication number
- CN106298510A CN106298510A CN201510306444.2A CN201510306444A CN106298510A CN 106298510 A CN106298510 A CN 106298510A CN 201510306444 A CN201510306444 A CN 201510306444A CN 106298510 A CN106298510 A CN 106298510A
- Authority
- CN
- China
- Prior art keywords
- groove
- silicon
- oxide layer
- layer
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 115
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 95
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 69
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 69
- 239000010703 silicon Substances 0.000 claims abstract description 69
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 59
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 43
- 150000002500 ions Chemical class 0.000 claims abstract description 18
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 10
- 230000026267 regulation of growth Effects 0.000 claims abstract description 8
- 238000001039 wet etching Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 18
- 238000001312 dry etching Methods 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 230000001052 transient effect Effects 0.000 claims description 10
- 229910003978 SiClx Inorganic materials 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims 1
- 230000001629 suppression Effects 0.000 claims 1
- 230000007547 defect Effects 0.000 description 8
- 230000003628 erosive effect Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000686 essence Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000032696 parturition Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明提供了一种沟槽型瞬态电压抑制器件及其制造方法，方法包括：在硅片上依次生长第一氧化硅层、氮化硅层和第二氧化硅层；在生长第一氧化硅层、氮化硅层和第二氧化硅层后的硅片上刻蚀多个第一沟槽；使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽；对形成所述多个第二沟槽的硅片进行热氧化、离子注入和填充，以形成所述沟槽型瞬态电压抑制器件。通过该方案，可以提高期间性能和可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种沟槽型瞬态电压抑制器件和一种沟槽型瞬态电压抑制器件的制造方法。
背景技术
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容TVS适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。低电容二极管需要在高掺杂P型衬底上生长高电阻率
静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器(TVS)通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积，并且获得更高的抗浪涌能力，沟槽TVS的概念已经被提出和研究。沟槽TVS的结面形成于纵向的沟槽的侧壁，这样，在相同的芯片面积下，它有更多的有效结面积，即更强的放电能力。沟槽TVS的小封装尺寸对应用于保护高端IC非常关键。
目前常用的沟槽TVS的结构示意图1所示，其包括P型硅片102，N型扩散/注入区域104，多晶硅/金属106。
影响沟槽TVS性能的关键工艺是沟槽刻蚀和沟槽侧壁掺杂，如果沟槽内部刻蚀形貌不好，会导致放电时电流不均匀，漏电流增大。通常情况下沟槽底部的形貌相对较差，表面较粗糙。同时沟槽底部在刻蚀过程中无法避免出现损伤，这进一步影响了器件性能。
因此，如何提高沟槽TVS的器件性能和可靠性，成为目前亟待解决的问题。
发明内容
本发明正是基于上述问题，提出了一种新的技术方案，提高沟槽型瞬态电压抑制器件的器件性能和可靠性。
有鉴于此，本发明提出了一种沟槽型瞬态电压抑制器件的制造方法，包括：在硅片上依次生长第一氧化硅层、氮化硅层和第二氧化硅层；在生长第一氧化硅层、氮化硅层和第二氧化硅层后的硅片上刻蚀多个第一沟槽；使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽；对形成所述多个第二沟槽的硅片进行热氧化、离子注入和填充，以形成所述沟槽型瞬态电压抑制器件。
在该技术方案中，在制作过程中，将第一氧化硅层、氮化硅层和第二氧化硅层作为掩膜材料，简化了工艺，保证沟槽内壁的缺陷和陷阱数量最小化。其次，进行牺牲养化，减少了缺陷和陷阱。使用本发明的上述制造方法后由于沟槽形貌得到改善，最终制成器件的性能和可靠性都大幅提高。
在上述技术方案中，优选地，所述在生长第一氧化硅层、氮化硅层和第二氧化硅层后的硅片上刻蚀多个第一沟槽，包括：在所述氮化硅层上生长掩膜材料，以形成掩膜图形；对形成掩膜图形的硅片进行刻蚀，以在所述第一氧化层、所述氮化硅层和所述第二氧化层上形成多个第一沟槽。
在上述技术方案中，优选地，所述使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽，包括：去除所述形成掩膜图形的硅片上的所述掩膜材料；使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽。
在上述技术方案中，优选地，所述对形成所述多个第二沟槽的硅片进行热氧化、离子注入和填充，包括：对形成所述多个第二沟槽的硅片进行热氧化，以在每个第二沟槽内壁的所述硅片范围内形成第三氧化硅层；
刻蚀掉所述第二氧化硅层和所述第三氧化硅层；
对刻蚀掉所述第二氧化硅层和所述第三氧化硅层的硅片表面进行热氧化，并制备所述第一氧化硅层和所述氮化硅层；刻蚀掉所述第二沟槽底部的所述第一氧化硅层和所述氮化硅层，并对所述每个第二沟槽进行热氧化，以在所述每个第二沟槽的底部形成第二氧化硅层；刻蚀掉所述每个第二沟槽的侧壁上和所述硅片上的所述第一氧化硅层和所述氮化硅层；对刻蚀掉所述第一氧化硅层和所述氮化硅层的硅片进行离子注入；在进行离子注入后的硅片上填充多晶硅层和/或金属层。
在该技术方案中，沟槽底部使用氧化层覆盖，不会形成PN结，器件工作时没有电流通过，进而避免了沟槽底部形貌较差对器件性能的影响。
在上述技术方案中，优选地，所述硅片为P型硅片。
在上述技术方案中，优选地，所述掩膜材料包括光刻胶。
在上述技术方案中，优选地，对形成掩膜图形的硅片进行刻蚀时，刻蚀方法包括干法刻蚀和/或湿法刻蚀。
在该技术方案中，刻蚀方法包括干法刻蚀和/或湿法刻蚀，其中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高；湿法刻蚀是一个纯粹的化学反应，是利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分进而达到刻蚀的目的，且湿法刻蚀的重复性好、成本低、使用的设备简单。
在上述技术方案中，优选地，在使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀时，刻蚀方法包括干法刻蚀。
在该技术方案中，将第一氧化硅层、氮化硅层和第二氧化硅层作为掩膜材料，简化了工艺，保证沟槽内壁的缺陷和陷阱数量最小化。同时采用干法刻蚀，易实现自动化、处理过程未引入污染、清洁度高。
在上述技术方案中，优选地，在刻蚀所述第二氧化硅层和所述第三氧化硅层时，刻蚀方法包括湿法刻蚀。
在该技术方案中，采用湿法刻蚀去除所述第二氧化硅层和所述第三氧化硅层，可以达到在不增加刻蚀成本的基础上，快速简洁地去掉第二氧化硅层和所述第三氧化硅层的目的。
在上述技术方案中，优选地，在刻蚀掉所述第二沟槽底部的所述第一氧化硅层和所述氮化硅层时，刻蚀方法包括干法刻蚀。
在上述技术方案中，优选地，在刻蚀掉所述每个第二沟槽的侧壁上和所述硅片上的所述第一氧化硅层和所述氮化硅层时，刻蚀方法包括湿法刻蚀。
在该技术方案中，采用湿法刻蚀去除所述第一氧化硅层和所述氮化硅层，可以达到在不增加刻蚀成本的基础上，快速简洁地去掉第一氧化硅层和所述氮化硅层的目的。
在上述技术方案中，优选地，所述离子为N型离子。
根据本发明的另一方面，还提供了一种沟槽型瞬态电压抑制器件，所述沟槽型瞬态电压抑制器件由如上述技术方案中任一项所述的沟槽型瞬态电压抑制器件的制造方法制作而成。
通过以上技术方案，提高了沟槽型瞬态电压抑制器件的器件性能和可靠性。
附图说明
图1示出了相关技术中沟槽型瞬态电压抑制器件的结构示意图；
图2示出了根据本发明的一个实施例的沟槽型瞬态电压抑制器件的制造方法的流程示意图；
图3至图14示出了根据本发明的一个实施例的沟槽型瞬态电压抑制器件在制造过程中的结构示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图2示出了根据本发明的一个实施例的沟槽型瞬态电压抑制器件的制造方法的流程示意图。
如图2所示，根据本发明的实施例的沟槽型瞬态电压抑制器件的制造方法，包括：步骤202，在硅片上依次生长第一氧化硅层、氮化硅层和第二氧化硅层；步骤204，在所述氮化硅层上生长掩膜材料，以形成掩膜图形；步骤206，对形成掩膜图形的硅片进行刻蚀，以在所述第一氧化层、所述氮化硅层和所述第二氧化层上形成多个第一沟槽；步骤208，去除所述形成掩膜图形的硅片上的所述掩膜材料，并使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽；步骤210，对形成所述多个第二沟槽的硅片进行热氧化，以在每个第二沟槽内壁的所述硅片范围内形成第三氧化硅层；步骤212，刻蚀掉所述第二氧化硅层和所述第三氧化硅层；步骤214，对刻蚀掉所述第二氧化硅层和所述第三氧化硅层的硅片表面进行热氧化，并制备所述第一氧化硅层和所述氮化硅层；步骤216，刻蚀掉所述第二沟槽底部的所述第一氧化硅层和所述氮化硅层，并对所述每个第二沟槽进行热氧化，以在所述每个第二沟槽的底部形成第二氧化硅层；步骤218，刻蚀掉所述每个第二沟槽的侧壁上和所述硅片上的所述第一氧化硅层和所述氮化硅层；步骤220，对刻蚀掉所述第一氧化硅层而后所述氮化硅层的硅片进行离子注入；步骤222，在进行离子注入后的硅片上填充多晶硅层和/或金属层。
在该技术方案中，沟槽底部使用氧化层覆盖，不会形成PN结，器件工作时没有电流通过，进而避免了沟槽底部形貌较差对器件性能的影响。具体地，在制作过程中，将第一氧化硅层、氮化硅层和第二氧化硅层作为掩膜材料，简化了工艺，保证沟槽内壁的缺陷和陷阱数量最小化。其次，进行牺牲养化，减少了缺陷和陷阱。使用本发明的上述制造方法后由于沟槽形貌得到改善，最终制成器件的性能和可靠性都大幅提高。
在上述技术方案中，优选地，所述硅片为P型硅片。
在上述技术方案中，优选地，所述掩膜材料包括光刻胶。
在上述技术方案中，优选地，对形成掩膜图形的硅片进行刻蚀时，刻蚀方法包括干法刻蚀和/或湿法刻蚀。
在该技术方案中，刻蚀方法包括干法刻蚀和/或湿法刻蚀，其中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高；湿法刻蚀是一个纯粹的化学反应，是利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分进而达到刻蚀的目的，且湿法刻蚀的重复性好、成本低、使用的设备简单。
在上述技术方案中，优选地，在使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀时，刻蚀方法包括干法刻蚀。
在该技术方案中，将第一氧化硅层、氮化硅层和第二氧化硅层作为掩膜材料，简化了工艺，保证沟槽内壁的缺陷和陷阱数量最小化。同时采用干法刻蚀，易实现自动化、处理过程未引入污染、清洁度高。
在上述技术方案中，优选地，在刻蚀所述第二氧化硅层和所述第三氧化硅层时，刻蚀方法包括湿法刻蚀。
在该技术方案中，采用湿法刻蚀去除所述第二氧化硅层和所述第三氧化硅层，可以达到在不增加刻蚀成本的基础上，快速简洁地去掉第二氧化硅层和所述第三氧化硅层的目的。
在上述技术方案中，优选地，在刻蚀掉所述第二沟槽底部的所述第一氧化硅层和所述氮化硅层时，刻蚀方法包括干法刻蚀。
在上述技术方案中，优选地，在刻蚀掉所述每个第二沟槽的侧壁上和所述硅片上的所述第一氧化硅层和所述氮化硅层时，刻蚀方法包括湿法刻蚀。
在该技术方案中，采用湿法刻蚀去除所述第一氧化硅层和所述氮化硅层，可以达到在不增加刻蚀成本的基础上，快速简洁地去掉第一氧化硅层和所述氮化硅层的目的。
在上述技术方案中，优选地，所述离子为N型离子。
下面结合图3至图14详细说明本发明的技术方案。
如图3所示，在硅片302制备氧化硅304/氮化硅306/氧化硅层304。
如图4所示，使用光刻胶308在硅片表面形成掩膜。
如图5所示，进行干法或湿法刻蚀，在氧化硅304/氮化硅306/氧化硅层304形成沟槽。
如图6所示，去除光刻胶308，使用氧化硅304/氮化硅306/氧化硅层304作为掩膜，干法刻蚀形成沟槽。
如图7所示，进行热氧化，在沟槽内壁P型硅片范围内形成氧化硅层304。
如图8所示，湿法刻蚀去除氧化层。
如图9所示，进行热氧化，制备氧化硅层304和氮化硅层306。
如图10所示，干法刻蚀去除沟槽底部氧化硅层304和氮化硅层306，沟槽侧壁的氧化硅层304和氮化硅层306得以保留。
如图11所示，进行热氧化在沟槽底部形成氧化硅层304。
如图12所示，湿法刻蚀去除氮化硅306和氧化硅层304，调整工艺时间使沟槽底部的氧化层得到部分保留。
如图13所示，进行N型离子扩散或注入，形成N型区域310。
如图14所示，填充金属或多晶硅312，或多晶硅加金属。
其中，沟槽底部使用氧化层覆盖，不会形成PN结，器件工作时没有电流通过，进而避免了沟槽底部形貌较差对器件性能的影响。具体地，在制作过程中，将第一氧化硅层、氮化硅层和第二氧化硅层作为掩膜材料，简化了工艺，保证沟槽内壁的缺陷和陷阱数量最小化。其次，进行牺牲养化，减少了缺陷和陷阱。
以上结合附图详细说明了本发明的技术方案，由于沟槽形貌得到改善，最终制成器件的性能和可靠性都大幅提高。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种沟槽型瞬态电压抑制器件的制造方法，其特征在于，包括：
在硅片上依次生长第一氧化硅层、氮化硅层和第二氧化硅层；
在生长第一氧化硅层、氮化硅层和第二氧化硅层后的硅片上刻蚀多个第一沟槽；
使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽；
对形成所述多个第二沟槽的硅片进行热氧化、离子注入和填充，以形成所述沟槽型瞬态电压抑制器件。
2.根据权利要求1所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，所述在生长第一氧化硅层、氮化硅层和第二氧化硅层后的硅片上刻蚀多个第一沟槽，包括：
在所述氮化硅层上生长掩膜材料，以形成掩膜图形；
对形成掩膜图形的硅片进行刻蚀，以在所述第一氧化层、所述氮化硅层和所述第二氧化层上形成多个第一沟槽。
3.根据权利要求2所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，所述使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽，包括：
去除所述形成掩膜图形的硅片上的所述掩膜材料；
使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽。
4.根据权利要求1所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，所述对形成所述多个第二沟槽的硅片进行热氧化、离子注入和填充，包括：
对形成所述多个第二沟槽的硅片进行热氧化，以在每个第二沟槽内壁的所述硅片范围内形成第三氧化硅层；
刻蚀掉所述第二氧化硅层和所述第三氧化硅层；
对刻蚀掉所述第二氧化硅层和所述第三氧化硅层的硅片表面进行热氧化，并制备所述第一氧化硅层和所述氮化硅层；
刻蚀掉所述第二沟槽底部的所述第一氧化硅层和所述氮化硅层，并对所述每个第二沟槽进行热氧化，以在所述每个第二沟槽的底部形成第二氧化硅层；
刻蚀掉所述每个第二沟槽的侧壁上和所述硅片上的所述第一氧化硅层和所述氮化硅层；
对刻蚀掉所述第一氧化硅层和所述氮化硅层的硅片进行离子注入；
在进行离子注入后的硅片上填充多晶硅层和/或金属层。
5.根据权利要求1所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，所述硅片为P型硅片。
6.根据权利要求2所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，所述掩膜材料包括光刻胶。
7.根据权利要求2所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，对形成掩膜图形的硅片进行刻蚀时，刻蚀方法包括干法刻蚀和/或湿法刻蚀，以及在使用所述第一氧化硅层、氮化硅层和所述第二氧化硅层作为掩膜对所述硅片进行刻蚀时，刻蚀方法包括干法刻蚀。
8.根据权利要求4所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，在刻蚀所述第二氧化硅层和所述第三氧化硅层时，刻蚀方法包括湿法刻蚀，以及
在刻蚀掉所述每个第二沟槽底部的所述第一氧化硅层和所述氮化硅层时，刻蚀方法包括干法刻蚀，以及
在刻蚀掉所述每个第二沟槽的侧壁上和所述硅片上的所述第一氧化硅层和所述氮化硅层时，刻蚀方法包括湿法刻蚀。
9.根据权利要求1至8中任一项所述的沟槽型瞬态电压抑制器件的制造方法，其特征在于，所述离子为N型离子。
10.一种沟槽型瞬态电压抑制器件，其特征在于，所述沟槽型瞬态电压抑制器件由如权利要求1至9中任一项所述的沟槽型瞬态电压抑制器件的制造方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510306444.2A CN106298510B (zh) | 2015-06-05 | 2015-06-05 | 沟槽型瞬态电压抑制器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510306444.2A CN106298510B (zh) | 2015-06-05 | 2015-06-05 | 沟槽型瞬态电压抑制器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106298510A true CN106298510A (zh) | 2017-01-04 |
| CN106298510B CN106298510B (zh) | 2019-11-08 |
Family
ID=57659803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510306444.2A Active CN106298510B (zh) | 2015-06-05 | 2015-06-05 | 沟槽型瞬态电压抑制器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106298510B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037351A (zh) * | 2018-08-07 | 2018-12-18 | 深圳市南硕明泰科技有限公司 | 一种瞬态电压抑制器及其制作方法 |
| CN109065533A (zh) * | 2018-08-07 | 2018-12-21 | 深圳市南硕明泰科技有限公司 | 一种半导体器件及其制造方法 |
| CN111584480A (zh) * | 2020-04-17 | 2020-08-25 | 深圳方正微电子有限公司 | 半导体器件及其制造方法 |
| CN114121938A (zh) * | 2021-11-12 | 2022-03-01 | 深圳市芸鸽科技有限公司 | 一种用于充电管理系统的防静电芯片及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020025670A1 (en) * | 2000-07-04 | 2002-02-28 | Koji Miyata | Method of manufacturing a semiconductor device |
| US20060131605A1 (en) * | 2004-12-22 | 2006-06-22 | Cogan Adrian I | Low capacitance two-terminal barrier controlled TVS diodes |
| CN101877358A (zh) * | 2009-04-30 | 2010-11-03 | 万国半导体有限公司 | 具有对称击穿电压的瞬时电压抑制器 |
-
2015
- 2015-06-05 CN CN201510306444.2A patent/CN106298510B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020025670A1 (en) * | 2000-07-04 | 2002-02-28 | Koji Miyata | Method of manufacturing a semiconductor device |
| US20060131605A1 (en) * | 2004-12-22 | 2006-06-22 | Cogan Adrian I | Low capacitance two-terminal barrier controlled TVS diodes |
| CN101877358A (zh) * | 2009-04-30 | 2010-11-03 | 万国半导体有限公司 | 具有对称击穿电压的瞬时电压抑制器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037351A (zh) * | 2018-08-07 | 2018-12-18 | 深圳市南硕明泰科技有限公司 | 一种瞬态电压抑制器及其制作方法 |
| CN109065533A (zh) * | 2018-08-07 | 2018-12-21 | 深圳市南硕明泰科技有限公司 | 一种半导体器件及其制造方法 |
| CN109065533B (zh) * | 2018-08-07 | 2020-09-01 | 南京溧水高新创业投资管理有限公司 | 一种半导体器件及其制造方法 |
| CN111584480A (zh) * | 2020-04-17 | 2020-08-25 | 深圳方正微电子有限公司 | 半导体器件及其制造方法 |
| CN111584480B (zh) * | 2020-04-17 | 2023-10-31 | 深圳方正微电子有限公司 | 半导体器件及其制造方法 |
| CN114121938A (zh) * | 2021-11-12 | 2022-03-01 | 深圳市芸鸽科技有限公司 | 一种用于充电管理系统的防静电芯片及其制备方法 |
| CN114121938B (zh) * | 2021-11-12 | 2022-06-14 | 深圳市芸鸽科技有限公司 | 一种用于充电管理系统的防静电芯片及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106298510B (zh) | 2019-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101847663B (zh) | 一种瞬间电压抑制器及形成瞬间电压抑制器的方法 | |
| CN101878521B (zh) | 向半导体衬底的硅中蚀刻沟道的方法、在半导体衬底的硅中形成沟道隔离的方法及形成多个二极管的方法 | |
| US8623727B2 (en) | Method for fabricating semiconductor device with buried gate | |
| CN106298510A (zh) | 沟槽型瞬态电压抑制器件及其制造方法 | |
| US20140191319A1 (en) | Finfet compatible diode for esd protection | |
| TW201332020A (zh) | 溝槽蕭特基位障二極體及其製造方法 | |
| CN110581174B (zh) | 半导体结构及其形成方法 | |
| CN109037204B (zh) | 一种功率器件及其制作方法 | |
| CN212750896U (zh) | 用于防止放电的设备和电子设备 | |
| CN106298773A (zh) | 集成型沟槽瞬态电压抑制器件及其制造方法 | |
| CN109216193B (zh) | 半导体器件及其制备方法 | |
| CN106298653B (zh) | 双向瞬态电压抑制器件及其制造方法 | |
| US10177258B2 (en) | Semiconductor device comprising a diode and electrostatic discharge protection device | |
| TW201931595A (zh) | 半導體裝置及其製造方法 | |
| CN109065634B (zh) | 一种电流保护芯片及其制作方法 | |
| CN106298509B (zh) | 瞬态抑制二极管的制造方法和瞬态抑制二极管 | |
| CN106298511A (zh) | 瞬态抑制二极管的制造方法和瞬态抑制二极管 | |
| CN115274841A (zh) | 可调高维持电压、低触发电压的硅控整流器结构 | |
| US10297662B2 (en) | Dielectrically isolated semiconductor device and method for manufacturing the same | |
| CN106298972A (zh) | 双向瞬态电压抑制器件及其制造方法 | |
| TWI613708B (zh) | 半導體元件及其製造方法 | |
| US8030157B1 (en) | Liner protection in deep trench etching | |
| CN117174649B (zh) | 一种隔离结构及其制作方法 | |
| CN116230754B (zh) | 一种半导体结构及其制作方法 | |
| CN108922925B (zh) | 一种功率器件保护芯片及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220720 Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. Address before: 100871, Beijing, Haidian District Cheng Fu Road 298, founder building, 9 floor Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd. Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. |
|
| TR01 | Transfer of patent right |