CN106298511A - 瞬态抑制二极管的制造方法和瞬态抑制二极管 - Google Patents
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Abstract
本发明提出了一种瞬态抑制二极管的制造方法和一种瞬态抑制二极管，其中，瞬态抑制二极管的制造方法包括：在衬底上生长第一氧化层；在所述第一氧化层和所述衬底上刻蚀多个深沟槽；在多个深沟槽中的每个所述深沟槽中生长第二氧化层；在所述第一氧化层和所述第二氧化层上生长多晶硅层；刻蚀掉所述第一氧化层上的全部多晶硅层和所述第二氧化层上的部分多晶硅层；在所述第二氧化层上的剩余多晶硅层上生长第三氧化层。通过本发明的技术方案，可以降低瞬态抑制二极管的寄生电容、减少瞬态抑制二极管对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性并降低器件成本。
Description
技术领域
本发明涉及瞬态抑制二极管技术领域，具体而言，涉及一种瞬态抑制二极管的制造方法和一种瞬态抑制二极管。
背景技术
瞬态抑制二极管(TVS)是一种用来保护敏感半导体的器件，使敏感半导体免遭瞬态电压浪涌破坏的一种固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些以电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中，且半导体器件日益小型化、高密度和多功能的特点，使得电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。
因此，低电容TVS适用于高频电路的保护器件，所以，减少瞬态抑制二极管的寄生电容对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性，成为必要解决的问题。但目前的瞬态抑制二极管(TVS)采用的是保护环结构和金属层结构，如图1所示，但这两种结构引入的附加寄生电容大，增大了对电路的干扰和高频电路信号的衰减，而且这种结构的瞬态抑制二极管器件的面积大，降低了器件性，提高了器件制造成本，其中，图1示出了现有技术中的瞬态抑制二极管TVS的结构示意图，且图1中附图标记与部件名称之间的对应关系为：
10P型硅片，20氧化硅层，30保护环注入区域，40金属层，50N型扩散/注入区域。
因此，如何降低瞬态抑制二极管的寄生电容、减少瞬态抑制二极管对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性并降低器件成本，成为亟待解决的问题。
发明内容
本发明正是基于上述问题，提出了一种新的技术方案，可以降低瞬态抑制二极管的寄生电容、减少瞬态抑制二极管对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性并降低器件成本。
有鉴于此，本发明的一方面提出了一种瞬态抑制二极管的制造方法，包括：在衬底上生长第一氧化层；在所述第一氧化层和所述衬底上刻蚀多个深沟槽；在多个深沟槽中的每个所述深沟槽中生长第二氧化层；在所述第一氧化层和所述第二氧化层上生长多晶硅层；刻蚀掉所述第一氧化层上的全部多晶硅层和所述第二氧化层上的部分多晶硅层；在所述第二氧化层上的剩余多晶硅层上生长第三氧化层。
在该技术方案中，由于深沟槽结表面不存在电场集中，接近平行平面结，因此，通过在瞬态抑制二极管中刻蚀深沟槽代替现有技术中的保护环注入区域，可以降低瞬态抑制二极管的寄生电容，减少瞬态抑制二极管对电路的干扰，大幅度地提高TVS的反向特性，降低高频电路信号的衰减，另外，通过在瞬态抑制二极管中刻蚀深沟槽代替现有技术中的保护环注入区域还可以降低瞬态抑制二极管器件的面积，降低器件的制造成本；同时，通过在深沟槽的第二氧化层内填充多晶硅，并在多晶硅表面氧化形成氧化硅(即第三氧化层)，使得金属层和多晶硅之间的电容较小，进一步地降低了器件的寄生电容。
在上述技术方案中，优选地，还包括：在所述剩余多晶硅层上生长所述第三氧化层后，进行离子注入和/或扩散，以形成P型区域或N型区域。
在该技术方案中，通过以注入和/或扩散的形式，在瞬态抑制二极管形成P型区域或N型区域，可以使瞬态抑制二极管正向导电。
在上述技术方案中，优选地，在进行离子注入或扩散后，在所述第一氧化层，和所述P型区域或N型区域的表面制备金属层。
在该技术方案中，通过在第一氧化层，和P型区域或N型区域的表面制备金属层，可以使瞬态抑制二极管正向导电。
在上述技术方案中，优选地，在制备所述金属层后，刻蚀掉所述第一氧化层上的部分金属层。
在该技术方案中，在制备完金属层后，通过刻蚀掉第一氧化层上的部分金属层，可以防止第一氧化层上的整个金属层相互连通而导电，从而防止瞬态抑制二极管短路。
在上述技术方案中，优选地，所述衬底为P型衬底或N型衬底。
在该技术方案中，当衬底为P型衬底时，瞬态抑制二极管在离子注入和/或扩散时，应该形成N型区域；反之，当衬底为N型衬底时，瞬态抑制二极管在离子注入和/或扩散时，应该形成P型区域。
在上述技术方案中，优选地，所述第一氧化层、所述第二氧化层和所述第三氧化层均为氧化硅层。
在上述技术方案中，优选地，所述沟槽采用干法刻蚀或湿法刻蚀形成。
在该技术方案中，所述刻蚀方法(包括氧化物刻蚀和沟槽刻蚀)可以分为干法刻蚀和湿法刻蚀，其中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高；湿法刻蚀是一个纯粹的化学反应，是利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分进而达到刻蚀的目的，且湿法刻蚀的重复性好、成本低、使用的设备简单，因此沟槽的刻蚀可以根据实际情况采用干法刻蚀或湿法刻蚀。
在上述技术方案中，优选地，采用干法刻蚀去除所述第一氧化层上的全部多晶硅层和所述第二氧化层上的部分多晶硅层。
在该技术方案中，通过干法刻蚀可以快速去除第一氧化层上的全部多晶硅层和第二氧化层上的部分多晶硅层。
在上述技术方案中，优选地，在刻蚀掉所述部分多晶硅层后，控制所述第二氧化层上的剩余多晶硅层的上表面低于所述第一氧化层的下表面。
在该技术方案中，通过控制第二氧化层上的剩余多晶硅层的上表面低于第一氧化层的下表面，可以防止第三氧化层的量比较小时，在第一氧化层上制备金属层后，第二氧化层下的剩余多晶硅层与金属层直接接触而导致瞬态抑制二极管短路。
在上述技术方案中，优选地，在刻蚀多个所述深沟槽时，控制任意两个相邻的所述深沟槽的间距小于或等于10μm。
在该技术方案中，在刻蚀多个深沟槽时，通过控制任意两个相邻的深沟槽的间距小于或等于10μm，可以确保在衬底的长度一定的情况下，衬底上的深沟槽尽可能的多，进而使得制造出的瞬态抑制二极管为多个并联的二极管，这可以进一步降低瞬态抑制二极管的寄生电容，进而提高TVS的反向特性，当然，深沟槽的间距越小，制造出的并联的瞬态抑制二极管就越多，寄生电容就越小，优选地，一个衬底上的深沟槽的数目为4个。
本发明的另一方面提出了一种瞬态抑制二极管，所述瞬态抑制二极管由如上述技术方案中任一项所述的瞬态抑制二极管的制造方法制作而成。
在该技术方案中，通过采用如上述技术方案中任一项所述的瞬态抑制二极管的制造方法，可以制造出寄生电容较小的瞬态抑制二极管，以减少瞬态抑制二极管对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性并降低器件成本。
通过本发明的技术方案，可以降低瞬态抑制二极管的寄生电容、减少瞬态抑制二极管对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性并降低器件成本。
附图说明
图1示出了现有技术中的瞬态抑制二极管TVS的结构示意图；
图2示出了根据本发明的一个实施例的瞬态抑制二极管的制造方法的流程示意图；
图3至图10示出了根据本发明的另一个实施例的瞬态抑制二极管的制造方法的原理示意图，其中，
图3至图10中附图标记与部件名称之间的对应关系为：
1P型硅片(衬底)，2氧化硅层，3深沟槽，4多晶硅层，5N型区域，6金属层。
具体实施方式
为了可以更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图2示出了根据本发明的一个实施例的瞬态抑制二极管的制造方法的流程示意图。
如图2所示，示出了根据本发明的一个实施例的瞬态抑制二极管的制造方法，包括：步骤202，在衬底上生长第一氧化层；步骤204，在所述第一氧化层和所述衬底上刻蚀多个深沟槽；步骤206，在多个深沟槽中的每个所述深沟槽中生长第二氧化层；步骤208，在所述第一氧化层和所述第二氧化层上生长多晶硅层；步骤210，刻蚀掉所述第一氧化层上的全部多晶硅层和所述第二氧化层上的部分多晶硅层；步骤212，在所述第二氧化层上的剩余多晶硅层上生长第三氧化层。
在该技术方案中，由于深沟槽结表面不存在电场集中，接近平行平面结，因此，通过在瞬态抑制二极管中刻蚀深沟槽代替现有技术中的保护环注入区域，可以降低瞬态抑制二极管的寄生电容，减少瞬态抑制二极管对电路的干扰，大幅度地提高TVS的反向特性，降低高频电路信号的衰减，另外，通过在瞬态抑制二极管中刻蚀深沟槽代替现有技术中的保护环注入区域还可以降低瞬态抑制二极管器件的面积，降低器件的制造成本；同时，通过在深沟槽的第二氧化层内填充多晶硅，并在多晶硅表面氧化形成氧化硅(即第三氧化层)，使得金属层和多晶硅之间的电容较小，进一步地降低了器件的寄生电容。
在上述技术方案中，优选地，还包括：在所述剩余多晶硅层上生长所述第三氧化层后，进行离子注入和/或扩散，以形成P型区域或N型区域。
在该技术方案中，通过以注入和/或扩散的形式，在瞬态抑制二极管形成P型区域或N型区域，可以使瞬态抑制二极管正向导电。
在上述技术方案中，优选地，在进行离子注入或扩散后，在所述第一氧化层，和所述P型区域或N型区域的表面制备金属层。
在该技术方案中，通过在第一氧化层，和P型区域或N型区域的表面制备金属层，可以使瞬态抑制二极管正向导电。
在上述技术方案中，优选地，在制备所述金属层后，刻蚀掉所述第一氧化层上的部分金属层。
在该技术方案中，在制备完金属层后，通过刻蚀掉第一氧化层上的部分金属层，可以防止第一氧化层上的整个金属层相互连通而导电，从而防止瞬态抑制二极管短路。
在上述技术方案中，优选地，所述衬底为P型衬底或N型衬底。
在该技术方案中，当衬底为P型衬底时，瞬态抑制二极管在离子注入和/或扩散时，应该形成N型区域；反之，当衬底为N型衬底时，瞬态抑制二极管在离子注入和/或扩散时，应该形成P型区域。
在上述技术方案中，优选地，所述第一氧化层、所述第二氧化层和所述第三氧化层均为氧化硅层。
在上述技术方案中，优选地，所述沟槽采用干法刻蚀或湿法刻蚀形成。
在该技术方案中，所述刻蚀方法(包括氧化物刻蚀和沟槽刻蚀)可以分为干法刻蚀和湿法刻蚀，其中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高；湿法刻蚀是一个纯粹的化学反应，是利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分进而达到刻蚀的目的，且湿法刻蚀的重复性好、成本低、使用的设备简单，因此沟槽的刻蚀可以根据实际情况采用干法刻蚀或湿法刻蚀。
在上述技术方案中，优选地，采用干法刻蚀去除所述第一氧化层上的全部多晶硅层和所述第二氧化层上的部分多晶硅层。
在该技术方案中，通过干法刻蚀可以快速去除第一氧化层上的全部多晶硅层和第二氧化层上的部分多晶硅层。
在上述技术方案中，优选地，在刻蚀掉所述部分多晶硅层后，控制所述第二氧化层上的剩余多晶硅层的上表面低于所述第一氧化层的下表面。
在该技术方案中，通过控制第二氧化层上的剩余多晶硅层的上表面低于第一氧化层的下表面，可以防止第三氧化层的量比较小时，在第一氧化层上制备金属层后，第二氧化层下的剩余多晶硅层与金属层直接接触而导致瞬态抑制二极管短路。
在上述技术方案中，优选地，在刻蚀多个所述深沟槽时，控制任意两个相邻的所述深沟槽的间距小于或等于10μm。
在该技术方案中，在刻蚀多个深沟槽时，通过控制任意两个相邻的深沟槽的间距小于或等于10μm，可以确保在衬底的长度一定的情况下，衬底上的深沟槽尽可能的多，进而使得制造出的瞬态抑制二极管为多个并联的二极管，这可以进一步降低瞬态抑制二极管的寄生电容，进而提高TVS的反向特性，当然，深沟槽的间距越小，制造出的并联的瞬态抑制二极管就越多，寄生电容就越小，优选地，一个衬底上的深沟槽的数目为4个。
本发明的另一方面提出了一种瞬态抑制二极管，所述瞬态抑制二极管由如上述技术方案中任一项所述的瞬态抑制二极管的制造方法制作而成。
在该技术方案中，通过采用如上述技术方案中任一项所述的瞬态抑制二极管的制造方法，可以制造出寄生电容较小的瞬态抑制二极管，以减少瞬态抑制二极管对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性并降低器件成本。
图3至图10示出了根据本发明的另一个实施例的瞬态抑制二极管的制造方法的原理示意图。
下面将结合图3至图10详细说明本发明的另一个实施例的瞬态抑制二极管的制造方法，包括：
步骤一：在衬底(P型硅片)1上生长第一氧化层即衬底上的氧化硅层2，并使用光刻胶作为掩膜，刻蚀形成深沟槽3，其结果如图3所示。
步骤二：进行热氧化，在深沟槽3内壁生长第二氧化层即深沟槽3内的氧化硅层2，其结果如图4所示。
步骤三：在第一氧化层和第二氧化层即整个氧化硅层2上填充多晶硅4，其结果如图5所示。
步骤四：干法刻蚀去除第一氧化层上的全部多晶硅4和第二氧化层上的部分多晶硅4(即深沟槽3中的部分多晶硅4)，其结果如图6所示。
步骤五：进行热氧化，在多晶硅表面形成第三氧化层即深沟槽3中的剩余多晶硅4上的氧化硅层2，其结果如图7所示。
步骤六：使用光刻胶作为掩膜，刻蚀去除部分第一氧化层，形成扩散/注入窗口，进行扩散/注入，形成N型区域，其结果如图8所示。
步骤七：在第一氧化层和N型区域上制备金属层6，其结果如图9所示。
步骤八，刻蚀掉第一氧化层上的部分金属层6，其结果如图10所示。
以上结合附图详细说明了本发明的技术方案，可以降低瞬态抑制二极管的寄生电容、减少瞬态抑制二极管对电路的干扰，降低高频电路信号的衰减，提高TVS的反向特性，提高器件可靠性并降低器件成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种瞬态抑制二极管的制造方法，其特征在于，包括：
在衬底上生长第一氧化层；
在所述第一氧化层和所述衬底上刻蚀多个深沟槽；
在多个深沟槽中的每个所述深沟槽中生长第二氧化层；
在所述第一氧化层和所述第二氧化层上生长多晶硅层；
刻蚀掉所述第一氧化层上的全部多晶硅层和所述第二氧化层上的部分多晶硅层；
在所述第二氧化层上的剩余多晶硅层上生长第三氧化层。
2.根据权利要求1所述的瞬态抑制二极管的制造方法，其特征在于，还包括：
在所述剩余多晶硅层上生长所述第三氧化层后，进行离子注入和/或扩散，以形成P型区域或N型区域。
3.根据权利要求2所述的瞬态抑制二极管的制造方法，其特征在于，
在进行离子注入或扩散后，在所述第一氧化层，和所述P型区域或N型区域的表面制备金属层。
4.根据权利要求3所述的瞬态抑制二极管的制造方法，其特征在于，
在制备所述金属层后，刻蚀掉所述第一氧化层上的部分金属层。
5.根据权利要求1所述的瞬态抑制二极管的制造方法，其特征在于，所述衬底为P型衬底或N型衬底。
6.根据权利要求1所述的瞬态抑制二极管的制造方法，其特征在于，所述第一氧化层、所述第二氧化层和所述第三氧化层均为氧化硅层。
7.根据权利要求1所述的瞬态抑制二极管的制造方法，其特征在于，所述沟槽采用干法刻蚀或湿法刻蚀形成；以及
采用干法刻蚀去除所述第一氧化层上的全部多晶硅层和所述第二氧化层上的部分多晶硅层。
8.根据权利要求1至7中任一项所述的瞬态抑制二极管的制造方法，其特征在于，
在刻蚀掉所述部分多晶硅层后，控制所述剩余多晶硅层的上表面低于所述第一氧化层的下表面。
9.根据权利要求1至7中任一项所述的瞬态抑制二极管的制造方法，其特征在于，
在刻蚀多个所述深沟槽时，控制任意两个相邻的所述深沟槽的间距小于或等于10μm。
10.一种瞬态抑制二极管，其特征在于，所述瞬态抑制二极管由如权利要求1至9中任一项所述的瞬态抑制二极管的制造方法制作而成。
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| CN (1) | CN106298511A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107301994A (zh) * | 2017-07-12 | 2017-10-27 | 邓鹏飞 | 瞬态电压抑制器及其制作方法 |
| CN113690232A (zh) * | 2021-08-24 | 2021-11-23 | 安芯半导体技术(深圳)有限公司 | 一种双向静电防护芯片及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101877358A (zh) * | 2009-04-30 | 2010-11-03 | 万国半导体有限公司 | 具有对称击穿电压的瞬时电压抑制器 |
| US20100314716A1 (en) * | 2006-11-16 | 2010-12-16 | Shekar Mallikararjunaswamy | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter |
| US20130001694A1 (en) * | 2011-06-28 | 2013-01-03 | Alpha And Omega Semiconductor Incorporated | Low capacitance transient voltage suppressor (tvs) with reduced clamping voltage |
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2015
- 2015-06-05 CN CN201510307029.9A patent/CN106298511A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100314716A1 (en) * | 2006-11-16 | 2010-12-16 | Shekar Mallikararjunaswamy | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter |
| CN101877358A (zh) * | 2009-04-30 | 2010-11-03 | 万国半导体有限公司 | 具有对称击穿电压的瞬时电压抑制器 |
| US20130001694A1 (en) * | 2011-06-28 | 2013-01-03 | Alpha And Omega Semiconductor Incorporated | Low capacitance transient voltage suppressor (tvs) with reduced clamping voltage |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107301994A (zh) * | 2017-07-12 | 2017-10-27 | 邓鹏飞 | 瞬态电压抑制器及其制作方法 |
| CN113690232A (zh) * | 2021-08-24 | 2021-11-23 | 安芯半导体技术(深圳)有限公司 | 一种双向静电防护芯片及其制备方法 |
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