TWI657556B - 半導體二極體組件及製造包含二極體之複數個半導體裝置之程序 - Google Patents
半導體二極體組件及製造包含二極體之複數個半導體裝置之程序 Download PDFInfo
- Publication number
- TWI657556B TWI657556B TW102113520A TW102113520A TWI657556B TW I657556 B TWI657556 B TW I657556B TW 102113520 A TW102113520 A TW 102113520A TW 102113520 A TW102113520 A TW 102113520A TW I657556 B TWI657556 B TW I657556B
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor
- wafer
- conductivity type
- type
- section
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 90
- 238000000034 method Methods 0.000 title claims description 5
- 238000004519 manufacturing process Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 43
- 239000002019 doping agent Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000000945 filler Substances 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 230000001052 transient effect Effects 0.000 abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 230000000873 masking effect Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 50
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 13
- 229910052732 germanium Inorganic materials 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000011253 protective coating Substances 0.000 description 3
- 229910000420 cerium oxide Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- BCZWPKDRLPGFFZ-UHFFFAOYSA-N azanylidynecerium Chemical compound [Ce]#N BCZWPKDRLPGFFZ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000012772 electrical insulation material Substances 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
具有平面之p-n接面之暫態電壓抑制器(TVS)裝置具有在擊穿及電流處置上之優越效能。與已知技術中之接面隔離二極體組件比較，形成於封閉渠溝中之接面二極體組件佔用較少晶片面積。運用該接面形成之後形成之渠溝製造之二極體組件減小製造成本，且遮罩步驟增加程序靈活性且實現非對稱TSV及單向TSV功能。
Description
呈靜電放電、電磁干擾、照明之形式或呈其他有害形式之過電壓暫態可非期望地侵擊(strike)積體電路(IC)封裝。因此，經常需要暫態抑制量測以保證在封裝電路之期望壽命內之正常功能性。
在其中空間嚴重受限之電子系統(諸如，行動電話、膝上型電腦、手持式GPS系統或數位相機)中，由半導體製成之暫態電壓抑制器(TVS)裝置係用以保護該等系統中之敏感IC晶片之唯一可行選擇。將TVS功能性合併至待保護之晶片中通常係不切實際的，因為針對大多數積體電路而設計之製造程序不適於良好TVS效能。為此理由，獨立半導體TVS裝置仍為該產業中之選擇。
在TVS裝置中，p-n接面及與電阻性元件組合之相關聯空乏區經設計以吸收暫態侵擊之損害性能量。因為暫態經常表現為快、高電壓脈衝，所以TVS裝置經組態以迫使p-n接面擊穿，且因此通過此等接面而非通過所保護之電路轉向能量。
已知TVS裝置係基於由一重摻雜n型基板上之磊晶矽組成之矽晶片中之擴散側向p-n接面二極體建立。二極體係藉由通過切割通過在矽上方之一生長或沈積氧化物層之窗開口植入或擴散p型摻雜劑以在矽表面下形成p-n接面而製造。因此形成之一p-n接面具有兩個部分-在距矽之表面一固定距離之一相對之平面部分，及在延伸至矽表面之周邊圍繞該平面部分之一非平面圓柱形部分。此等p-n接面負責在所保護之電路本身未遭受永久損害之情況下自該等所保護之電路旁通潛
在損害性能量。
申請人觀察且認知，一擴散p-n接面之擊穿電壓經常未達到理論值且隨擴散區之深度而變化，其中較淺接面展示擊穿電壓中之一更顯著縮減，且此縮減係歸因於接面之非平面、圓柱形部分之曲率半徑，其引起靠近矽之表面而非在該表面下方之二極體之平面區中發生接面擊穿。因為在電應力下之接面擊穿在p-n接面之有限面積彎曲部分引發高電流密度，所以熱將過早損害此一TVS裝置。
運用此認知，申請人努力發明(如此文獻中將詳細描述)用於製備適用於具有優越效能之TVS裝置之裝置之程序。體現本發明之TVS裝置含有具有可自裝置之頂部表面接達之至少兩個終端之電路路徑，且沿著該電路徑存在至少一個(但不超過兩個)p-n接面，其等跨接面區域實際上係平面的，且因此無與非平面接面相關聯之脆弱點。
體現本發明之TVS裝置可係雙向裝置或單向裝置，且其等提供電路抵抗電壓暫態及其他電突波及尖峰之保護，其中此等暫態係正或負。因為接面係無圓柱形部分之平面，所以該等裝置能夠比在本發明之時間之已知裝置吸收更大暫態脈衝。
本發明之其他態樣包含在半導體材料之渠溝封閉柱中放置p-n接面，因而可在微小半導體晶粒或晶片中實現該等裝置。渠溝可假定圓形、橢圓形、矩形、方形、多邊形之一環之形狀，或其可係非幾何的-只要其形成無一間隙之一閉路環。
本發明之其他態樣包含在未運用一光製備材料覆蓋晶粒之部分之情況下在多個渠溝中將摻雜劑引入至半導體材料中，因而體現本發明之裝置可相對於電路路徑之兩個終端對稱地擊穿。此之一優點在於可運用較少複雜化及較低成本製成該等裝置。
本發明之另一態樣在於藉由插入一遮罩層可實現具有非對稱擊
穿電壓之雙向裝置。且運用一進一步額外遮罩層，亦可實現僅在相對於兩個終端之一方向上提供TSV保護之單向裝置。
總結而言，本發明使熟習半導體裝置技術者能夠製造且使用(除其他實施方案之外)與已知技術中可達成相比可吸收呈一暫態電壓突波形式之較大量能量且自其復原之TVS裝置，因為其等可達成更接近於理論值且跨整個p-n接面區域之接面擊穿電壓。體現本發明之許多裝置具有可單獨自其等之頂部表面接達之終端，且因此促進低成本及高包裝密度之裝置封裝。
在以下章節中借助於圖式描述本發明之例示性實施例。
100‧‧‧晶片/裝置
110‧‧‧渠溝
111‧‧‧渠溝
120‧‧‧接觸件
121‧‧‧接觸件
130‧‧‧金屬部件/矽層(圖3)/更重摻雜層(圖3)
131‧‧‧矽層/更重摻雜層
140‧‧‧窗開口/窗
150‧‧‧保護塗層
200‧‧‧晶片/裝置
210‧‧‧半導體柱/渠溝
220‧‧‧半導體柱/渠溝
230‧‧‧層/基板/n+基板
231‧‧‧電絕緣材料
240‧‧‧層/n型磊晶矽層/磊晶層
250‧‧‧層/基板
260‧‧‧p-n接面
270‧‧‧p-n接面
280‧‧‧晶片
300‧‧‧p-n接面對/裝置
400‧‧‧裝置
401‧‧‧p-n接面
500‧‧‧裝置/二極體接面
550‧‧‧p-n接面
551‧‧‧p-n接面/二極體接面
600‧‧‧裝置
660‧‧‧p-n接面
661‧‧‧半導體材料
671‧‧‧終端
672‧‧‧終端
圖1描繪體現本發明之態樣之一例示性裝置之俯視圖。
圖2描繪體現本發明之態樣之一例示性裝置之一截面視圖。
圖3描繪體現本發明之態樣之另一例示性裝置之一截面視圖。
圖4描繪體現本發明之態樣之另一例示性裝置之一截面視圖。
圖5描繪體現本發明之態樣之另一例示性裝置之一截面視圖。
圖6描繪體現本發明之態樣之另一例示性裝置之一截面視圖。
圖1描繪體現本發明之某些態樣之一部分完成例示性半導體裝置晶片100之頂部表面。如所描繪之晶片具有定位於該晶片之中間部分之兩個渠溝110及111。儘管描繪一圓形渠溝及一方形渠溝，然其等可藉由其他形狀(諸如，橢圓形、長方形、多邊形及非幾何之渠溝)替換。將渠溝110及111之各者描繪為完全封閉構成裝置晶片100之半導體材料之一柱狀區。在此實例中，半導體材料係矽，但亦考量其他半導體材料，諸如，碳化矽、氮化鎵、砷化鎵等。
此例示性裝置之圓形渠溝之內側直徑係150μm，且渠溝寬度係
1.5μm。自矽晶片之頂部表面將渠溝蝕刻至矽晶片中，其中該晶片仍係一個矽晶圓之一部分。儘管在例示性晶片中，渠溝係相對於晶片表面垂直地蝕刻，然亦考量角度蝕刻，使得渠溝以相對於晶片表面之一角度(除90度外)延伸至該矽晶片中。
圖1中亦描繪接觸件120及121，矽通過此等接觸件120及121對金屬部件130進行接觸。在此例示性晶片中，該等接觸件係由直徑3μm之接觸孔之群組成。金屬部件130描繪為接近於方形，在包含接觸區域之大多數金屬區域上方具有一層保護塗層150。窗開口140經蝕刻通過保護塗層150，因而通過窗曝露之金屬部件可將晶片100連接至放置於(例如)一印刷電路板(PCB)上之其他電路構件。
如所描繪之晶片100具有在晶圓處理結束時運用諸如一圓形鋸之工具自一個矽晶圓切斷之邊線。當將晶片100封裝於一晶片尺寸封裝(CSP)中時，明顯在封裝之四個邊緣處，特性圓形鋸標記係可見的。亦考量自矽晶圓切斷晶片之其他工具，諸如，雷射器及水刀。
亦可使如圖1中所描繪之晶片在將晶粒接合至一引線框之後運用(例如)塑膠模製化合物予以封裝。然而，藉由通過窗140將焊料放置於金屬部件130上且直接焊接於一PCB之表面上或嵌入一PCB中可將呈CSP裝置形式之裝置容易地併入至一PCB中。
圖2描繪一例示性半導體晶片200之一截面視圖。例示性晶片200包括由元件符號230、240及250指定之三個矽層。層230係一n+矽基板；層240係生長於基板之頂部上之一磊晶矽層；且層250係磊晶矽內之一摻雜層。對於成本及效能考慮，在具有生長於基板之表面上之一輕摻雜矽磊晶層之一重摻雜基板晶圓上建立此裝置經常係有利的。在此例示性晶片中，層230具有最高摻雜劑濃度，且層240具有最低摻雜劑濃度。取決於基板晶圓之直徑，基板與生長磊晶層之組合可具有自300μm(在一個2至3英寸晶圓情況中)至約800μm(在一個12英寸晶圓
之情況中)之範圍內之一厚度。亦考量更大或更厚晶圓。在晶圓處理結束時，取決於最終封裝之形式，在切斷晶片之前可將晶圓研磨至僅100μm至200μm之最終厚度。當觀看一CSP封裝中之晶片200之非接觸表面時，研磨可係明顯的。如圖2中所描繪，晶片具有一n型基板，但取決於裝置之應用，反之亦可使用p型基板，如將在一稍後實例中說明。
圖2中描繪之層250係運用p型摻雜劑更重摻雜以克服磊晶層中之原始n型摻雜濃度之一個矽層。可藉由將p型離子(諸如，硼或鋁)植入至n型磊晶矽層240中其後接著一退火步驟而產生此p型層，且因此在封閉半導體柱210及220中分別形成兩個p-n接面260及270。亦可藉由一摻雜劑沈積步驟(而非藉由離子植入)且其後接著一驅入步驟而形成該等p-n接面。在此文獻中層250被稱為源極層且具有約1μm之一例示性厚度。
圖2亦描繪兩個渠溝210及220之截面。可在磊晶層240生長於基板250上之後且在將層250形成為磊晶層之部分之後蝕刻該等渠溝。針對此例示性裝置晶片，兩渠溝之頂端良好穿透至基板中。在其他例示性裝置中，穿透之深度可更短，因而渠溝終止於磊晶層240內，在此例示性晶片中，該磊晶層240係具有4至5μm之一厚度之輕摻雜n-型矽。在其他設計中，磊晶層可係p-型矽且係一不同厚度及摻雜劑濃度。因為層240及250係在蝕刻渠溝之前形成，所以此係保證(如圖2中所描繪)接面係平面(無此項技術中已知之彎曲及圓柱形結構)之一方式。
運用一物質填充渠溝之壁之間之區，該物質可能導電，諸如經摻雜多晶矽，或金屬(諸如，鎢)；或電絕緣，諸如二氧化矽。在填充材料係導電之情況中，可首先運用電絕緣材料231(諸如，二氧化矽或氮化物)給渠溝壁加襯。
申請人已判定，與包含平面部分與非平面部分兩者之已知擴散p-n接面比較，遵循此方法製造之發明之p-n接面係有利的。如發明人所觀察，發明之接面不具有在平面部分之前擊穿之非平面部分。因此，當平面接面在期望之較高電壓位準擊穿時，整個接面區域趨向同時擊穿且其中整個接面區域分散擊穿電流，與(諸如在已知技術中)只要一小部分必須全部通行電流相比，單位面積之電流密度保持較低。因此，如圖2中所描繪之晶片在許多態樣中優於此項技術中已知之裝置。
本發明之另一有利態樣在於圖2中所描繪之兩個p-n接面係藉由n+基板以一背對背組態連結，因而該兩個p-n接面之組合可自晶片280之頂部表面電接達。當(例如)在CSP封裝中組裝晶片時此係有利的，因為運用全部在一表面中之連接可易於將其併入至PCB中。
圖2中所描述之晶片相對於接觸件120及121係電對稱的。此組態適用於其中相反極性之期望電暫態近似為相等振幅及持續時間之應用。
圖3描繪具有對稱電特性之另一例示性背對背p-n接面對300。如圖3中所描繪之此裝置不同於圖2中所描繪之該裝置在於鄰近於p+層之一個矽層130、131係n型且與磊晶矽相比為更重摻雜。此層之摻雜可係在形成p+層之前或之後之一n型物種(諸如，(舉例而言)磷或砷)之額外離子植入之結果。
更重摻雜層130及131可預測地比無該等層供給一更低之接面擊穿電壓，且此例示性裝置適用於其中暫態振幅可低於先前實例中之情況之應用。
裝置300留存如圖2中所描繪之裝置200之對稱特性。裝置300之兩個p-n接面係運用同樣n+植入及p+植入步驟製造，因而不要求遮罩。
圖4描繪另一例示性裝置400。裝置400與圖3中所描繪之裝置300之間之主差異在於圖3中之層130在圖4之左側上之p-n接面二極體401之附近不存在，但在靠近圖4之右側上之p-n接面存在。此係運用在導致靠近接面二極體411之離子植入步驟期間覆蓋二極體區域之一遮罩操作而做到。因此，藉由一可預測電壓之二極體411之接面擊穿將低於二極體401之接面擊穿。此裝置有利於其中具有一極性比具有相反極性之期望電壓暫態更高之應用。
圖5描繪又一例示性裝置500。如所描繪之裝置500係一雙向、對稱暫態抑制器。裝置500與裝置200之間之主差異在於在裝置500中，基板230與磊晶層240係相反摻雜類型，而在裝置200中，其等係相同極性。
因而，裝置500中之p-n接面550及551係形成於基板與磊晶層之間。在此例示性裝置以及先前裝置中，因為二極體接面500及551係平面的，所以其等亦優於已知技術中之非平面接面。此外，因為與植入或擴散層之摻雜濃度相比，可更緊密控制基板及磊晶層之摻雜濃度，所以對接面擊穿電壓之控制亦可更緊密。
圖6描繪又一例示性裝置600。裝置600係建立於一n+基板230及生長於該基板上方之一n型磊晶層240上。但不像在裝置100、300、400及500中，p-n接面660僅形成於半導體材料之第一渠溝封閉柱中且不形成於半導體材料661之第二渠溝封閉柱中。反之，將n型摻雜劑引入至磊晶層之表面區中，使得藉由圖6之右側上之渠溝封閉之矽柱無一p-n接面且自磊晶層之頂部至基板係相同摻雜類型。
運用此組態，裝置600可自晶片之頂部表面接達，但兩個終端
671及672之間之電路僅含有一p-n接面660。因此其作用以僅相對於終端671及672制動一單個極性之暫態。
總結而言，上文實例僅係說明性且非限制性。在閱讀此文獻(其包含圖式圖)之後，熟習半導體裝置設計及製造之技術者可實現本發明之其他實施例。例如，可在柱狀半導體材料中藉由各種元素之離子植入及植入能量定製摻雜劑散佈，以修改p-n接面擊穿電壓及與該等接面相關聯之空乏區之行為。一晶片中之渠溝可或可不具有相同形狀之環。
此外，取決於如何封裝發明體現晶片，連同經鋸切邊緣，與接觸側相反且在晶圓鋸切步驟之前經研磨之晶片之表面可自封裝曝露，或其等可藉由導電薄膜或介電材料覆蓋，或其等可經過其他加工以保護晶片免受其等經設計以在其下作用之粗糙環境。
亦將此等考慮為在本發明之範疇內，本發明之範疇僅由申請專利範圍限制。
Claims (32)
- 一種具有一前表面及一背表面之半導體晶片，其包括：延伸至該晶片之該背表面之一半導體材料之一基板；自該基板延伸至該晶片之該前表面之一磊晶半導體材料層；一對半導體材料柱，各者藉由自該晶片之該前表面延伸且朝向該基板之一渠溝結構封閉；該對柱之各者含有與該各自柱之徑向截面共同延伸之不多於一個p-n接面；及一對電終端，各者在該晶片之該前表面接觸該對半導體材料柱之一者，在該等終端之間形成含有至少一個且不多於兩個p-n接面之一電路。
- 如請求項1之半導體晶片，其中封閉該對半導體材料之該等柱之該等渠溝延伸至該基板中。
- 如請求項1之半導體晶片，其中封閉該對半導體材料之該等柱之該等渠溝在其等到達該基板之前終止。
- 如請求項1之半導體晶片，其中該基板及該磊晶層在其等之界面不形成一p-n接面。
- 如請求項1之半導體晶片，其中該基板及該磊晶層在其等之界面形成一p-n接面。
- 如請求項1之半導體晶片，其中在該對柱之各者中存在不多於一個平面之p-n接面。
- 如請求項1之半導體晶片，其進一步包括在封閉該對半導體材料柱之該等渠溝內之一填充劑材料。
- 如請求項7之半導體晶片，其中該填充劑材料係隔離藉由該各自渠溝封閉之該半導體材料柱之一介電材料。
- 一種半導體封裝，其包括：具有包含一頂部表面及一底部表面之正交外側表面之一半導體晶片；自該晶片之該頂部表面朝向該晶片之該底部表面延伸從而封閉一第一半導體材料柱之一環形狀之第一渠溝結構；自該晶片之該頂部表面朝向該晶片之該底部表面延伸從而封閉一第二半導體材料柱之一環形狀之第二渠溝結構；在該半導體晶片之該頂部表面接觸該第一半導體材料柱之一第一金屬元件；及在該半導體晶片之該頂部表面接觸該第二半導體材料柱之一第二金屬元件，及通過該第一半導體材料柱及該第二半導體材料柱且在該第一金屬元件與該第二金屬元件之間包含一個或至多兩個p-n接面之一電路。
- 如請求項9之半導體封裝，其中五個外側表面係半導體表面。
- 如請求項9之半導體封裝，其進一步包括含有一第一類型之導電摻雜劑之一基板部分；及在該基板與一第三摻雜劑濃度之一第三導電類型之磊晶半導體材料之一第二平行部分之間之一第二濃度之一第二類型之導電摻雜劑之磊晶半導體材料之一第一平行部分。
- 如請求項11之半導體封裝，其中磊晶半導體材料之該第一平行部分及磊晶半導體材料之該第二平行部分在其等之界面形成一p-n接面。
- 如請求項11之半導體封裝，其中該第三導電類型係p型，且該第三摻雜劑濃度高於該第二摻雜劑濃度。
- 如請求項12之半導體封裝，其中該第二導電類型係n型，且與在 靠近該基板相比，在靠近磊晶半導體材料之該第二平行部分之該第二濃度較高。
- 如請求項13之半導體封裝，其中該第一類型係n型。
- 如請求項11之半導體封裝，其中該第一類型係p型且該第二類型及該第三類型係n型。
- 如請求項11之半導體封裝，其中該第一類型、該第二類型及該第三類型係n型。
- 一種半導體裝置，其包括：藉由一環形狀之渠溝結構封閉之一半導體材料柱，該柱具有延伸至一頂部表面之一頂部區段、朝向一底部表面延伸之一底部區段及在該頂部區段與該底部區段之間延伸之一中間區段；該頂部區段主要含有一第一導電類型且具有一第一摻雜劑濃度；該中間區段主要含有一第二導電類型且具有低於該第一摻雜劑濃度之一第二摻雜劑濃度；該底部區段主要含有一第三導電類型且具有高於該第一及該第二摻雜劑濃度之一第三摻雜劑濃度；及該等區段之間之界面。
- 如請求項18之半導體裝置，其中該第一導電類型、該第二導電類型及該第三導電類型係n型。
- 如請求項18之半導體裝置，其進一步包括：藉由一環形狀之渠溝結構封閉之一第二半導體材料柱，該第二柱具有延伸至一頂部表面之一第二頂部區段、朝向一底部表面延伸之一第二底部區段及在該頂部區段與該底部區段之間延伸之一第二中間區段。該第二頂部區段係一p型且具有一第四摻雜劑濃度； 該第二中間區段主要含有該第二導電類型且具有該第二摻雜劑濃度；及該第二底部區段主要含有該第三導電類型且具有該第三摻雜劑濃度。
- 如請求項20之半導體裝置，其中該第一頂部區段及該第二頂部區段之各者藉由一各自金屬元件連接。
- 如請求項18之半導體裝置，其中該柱含有與該柱之徑向截面共同延伸之不多於一個p-n接面。
- 如請求項20之半導體裝置，其中該第二柱含有與該第二柱之徑向截面共同延伸之不多於一個p-n接面。
- 一種在一半導體晶圓中製造包含二極體之複數個半導體裝置之程序，該程序包括形成不同摻雜劑濃度之半導體層之步驟，其中不同摻雜劑濃度之鄰近半導體層之間之邊界係平面且彼此平行。
- 一種半導體封裝，其包括包含一頂部表面及一底部表面之正交外側表面；具有一前表面及一底部表面之一半導體晶片；自該頂部晶片表面朝向該底部晶片表面延伸從而封閉一第一半導體材料柱之一環形狀之第一渠溝結構；自該頂部表面朝向該底部晶片表面延伸從而封閉一第二半導體材料柱之一環形狀之第二渠溝結構；在該頂部晶片表面接觸該第一半導體材料柱之一第一金屬元件；及在該頂部晶片表面接觸該第二半導體材料柱之一第二金屬元件，及在該第一金屬元件與該第二金屬元件之間包含一個或至多兩 個p-n接面之一電路徑。
- 如請求項25之半導體封裝，其中：該第一半導體材料柱具有延伸至一頂部表面之一頂部區段、延伸至一底部表面之一底部區段及橋接該頂部區段及該底部區段之一中間區段；該頂部區段主要係運用一第一導電類型之摻雜劑摻雜且具有一第一摻雜劑濃度；該中間區段主要係運用一第二導電類型之摻雜劑摻雜且具有低於該第一摻雜劑濃度之一第二摻雜劑濃度；及該底部區段主要係運用一第三導電類型之摻雜劑摻雜且具有高於該第一及該第二摻雜劑濃度之一第三摻雜劑濃度。
- 如請求項26之半導體封裝，其中該第一導電類型及該第三導電類型係相反極性。
- 如請求項26之半導體封裝，其中在製作容限之限制內該第二半導體材料柱及該第一半導體材料柱係相同摻雜劑濃度。
- 如請求項26之半導體封裝，其中該第一導電類型、該第二導電類型及該第三導電類型係相同極性。
- 如請求項26之半導體封裝，其中：該第二半導體材料柱具有延伸至一頂部表面之一頂部區段、延伸至一底部表面之一底部區段及橋接該頂部區段及該底部區段之一中間區段；該頂部區段主要係運用一第四導電類型摻雜且具有一第四摻雜劑濃度；該中間區段主要係運用一第五導電類型摻雜且具有一第五摻雜劑濃度；及該底部區段主要係運用一第六導電類型摻雜且具有一第六摻 雜劑濃度。
- 如請求項30之半導體封裝，其中該第四導電類型對於該第一、該第二、該第三、該第五及該第六導電類型之極性係相反極性。
- 如請求項30之半導體封裝，其中該第二導電類型及該第五導電類型係相同類型，但該第二摻雜劑濃度高於該第五摻雜劑濃度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/713,243 US9048106B2 (en) | 2012-12-13 | 2012-12-13 | Semiconductor diode assembly |
| US13/713,243 | 2012-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201423943A TW201423943A (zh) | 2014-06-16 |
| TWI657556B true TWI657556B (zh) | 2019-04-21 |
Family
ID=50929956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102113520A TWI657556B (zh) | 2012-12-13 | 2013-04-16 | 半導體二極體組件及製造包含二極體之複數個半導體裝置之程序 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US9048106B2 (zh) |
| KR (1) | KR101812861B1 (zh) |
| CN (1) | CN104995740B (zh) |
| TW (1) | TWI657556B (zh) |
| WO (1) | WO2014092752A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3051592A1 (en) * | 2015-01-27 | 2016-08-03 | Nxp B.V. | Semiconductor device |
| CN107731818B (zh) * | 2017-10-18 | 2024-05-14 | 马鞍山市槟城电子有限公司 | 瞬态抑制二极管芯片结构 |
| US20190157263A1 (en) * | 2017-11-20 | 2019-05-23 | Littelfuse, Inc. | Asymmetric transient voltage suppressor device and methods for formation |
| US10910501B2 (en) * | 2018-09-05 | 2021-02-02 | Monolith Semiconductor, Inc. | Stucture and method for SIC based protection device |
| CN110164954A (zh) * | 2019-03-25 | 2019-08-23 | 无锡力芯微电子股份有限公司 | 双向瞬态电压抑制器及其制造方法 |
| JP7493318B2 (ja) * | 2019-09-30 | 2024-05-31 | ローム株式会社 | ダイオードチップ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065273A (en) * | 1990-12-04 | 1991-11-12 | International Business Machines Corporation | High capacity DRAM trench capacitor and methods of fabricating same |
| US20090045457A1 (en) * | 2006-11-16 | 2009-02-19 | Alpha & Omega Semiconductor, Ltd. | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| TW201203547A (en) * | 2010-03-16 | 2012-01-16 | Vishay Gen Semiconductor Llc | Trench DMOS device with improved termination structure for high voltage applications |
| US20120142171A1 (en) * | 2007-09-21 | 2012-06-07 | Marreiro David D | Method of forming a high capacitance diode |
| TW201308613A (zh) * | 2011-08-12 | 2013-02-16 | Winbond Electronics Corp | 垂直式二極體元件及二極體陣列 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631898B2 (zh) * | 1974-01-11 | 1981-07-24 | ||
| US4235645A (en) * | 1978-12-15 | 1980-11-25 | Westinghouse Electric Corp. | Process for forming glass-sealed multichip semiconductor devices |
| JP2001284584A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE10235198B4 (de) * | 2001-08-02 | 2011-08-11 | Fuji Electric Systems Co., Ltd. | Leistungs-Halbleitergleichrichter mit ringförmigen Gräben |
| US6841825B2 (en) * | 2002-06-05 | 2005-01-11 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| KR100518052B1 (ko) * | 2003-06-26 | 2005-09-28 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| US7781826B2 (en) * | 2006-11-16 | 2010-08-24 | Alpha & Omega Semiconductor, Ltd. | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter |
| US8030684B2 (en) * | 2007-07-18 | 2011-10-04 | Jds Uniphase Corporation | Mesa-type photodetectors with lateral diffusion junctions |
| KR101016183B1 (ko) * | 2009-03-13 | 2011-02-24 | 주식회사 시지트로닉스 | Ｔｖｓ급 제너 다이오드 및 그 제조 방법 |
| US8288839B2 (en) * | 2009-04-30 | 2012-10-16 | Alpha & Omega Semiconductor, Inc. | Transient voltage suppressor having symmetrical breakdown voltages |
| TWI396240B (zh) * | 2009-05-08 | 2013-05-11 | Anpec Electronics Corp | 製造功率半導體元件的方法 |
| US8492773B2 (en) * | 2010-04-23 | 2013-07-23 | Intersil Americas Inc. | Power devices with integrated protection devices: structures and methods |
| US8237193B2 (en) * | 2010-07-15 | 2012-08-07 | Amazing Microelectronic Corp. | Lateral transient voltage suppressor for low-voltage applications |
-
2012
- 2012-12-13 US US13/713,243 patent/US9048106B2/en active Active
-
2013
- 2013-02-22 KR KR1020157018782A patent/KR101812861B1/ko active IP Right Grant
- 2013-02-22 CN CN201380072871.8A patent/CN104995740B/zh active Active
- 2013-02-22 WO PCT/US2013/027245 patent/WO2014092752A1/en active Application Filing
- 2013-04-16 TW TW102113520A patent/TWI657556B/zh active
-
2015
- 2015-03-30 US US14/672,867 patent/US9385242B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065273A (en) * | 1990-12-04 | 1991-11-12 | International Business Machines Corporation | High capacity DRAM trench capacitor and methods of fabricating same |
| US20090045457A1 (en) * | 2006-11-16 | 2009-02-19 | Alpha & Omega Semiconductor, Ltd. | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| US20120142171A1 (en) * | 2007-09-21 | 2012-06-07 | Marreiro David D | Method of forming a high capacitance diode |
| TW201203547A (en) * | 2010-03-16 | 2012-01-16 | Vishay Gen Semiconductor Llc | Trench DMOS device with improved termination structure for high voltage applications |
| TW201308613A (zh) * | 2011-08-12 | 2013-02-16 | Winbond Electronics Corp | 垂直式二極體元件及二極體陣列 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101812861B1 (ko) | 2018-01-30 |
| TW201423943A (zh) | 2014-06-16 |
| KR20150096475A (ko) | 2015-08-24 |
| CN104995740A (zh) | 2015-10-21 |
| US9048106B2 (en) | 2015-06-02 |
| CN104995740B (zh) | 2018-04-06 |
| US20150206985A1 (en) | 2015-07-23 |
| US9385242B2 (en) | 2016-07-05 |
| WO2014092752A1 (en) | 2014-06-19 |
| US20140167204A1 (en) | 2014-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI657556B (zh) | 半導體二極體組件及製造包含二極體之複數個半導體裝置之程序 | |
| US9837516B2 (en) | Bi-directional punch-through semiconductor device and manufacturing method thereof | |
| US9496346B2 (en) | Silicon carbide device and a method for forming a silicon carbide device | |
| US8710627B2 (en) | Uni-directional transient voltage suppressor (TVS) | |
| EP2183832B1 (en) | Low capacitance semiconductor device | |
| US10483257B2 (en) | Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection | |
| KR20070118659A (ko) | 비대칭 양방향 과도 전압 억제 장치 및 그 제조 방법 | |
| CN108063137B (zh) | 瞬态电压抑制器及其制作方法 | |
| US20160293592A1 (en) | Thin bi-directional transient voltage suppressor (tvs) or zener diode | |
| JP2014096590A (ja) | 保護デバイスおよび関連する作製方法 | |
| EP2827373B1 (en) | Protection device and related fabrication methods | |
| JP2014067986A (ja) | 半導体装置 | |
| US10957685B2 (en) | Multi-trench semiconductor device and method of manufacture thereof | |
| JP2008172165A (ja) | 半導体装置 | |
| TW202105750A (zh) | 蕭特基障壁二極體 | |
| US8686515B2 (en) | Double-groove bidirectional vertical component | |
| CN109817726B (zh) | 不对称瞬态电压抑制器装置以及形成方法 | |
| JP6594296B2 (ja) | 改善された逆サージ能力及び削減されたリーク電流のポリシリコン層を有するツェナーダイオード | |
| KR102712906B1 (ko) | 비대칭 과도 전압 억제기 장치 및 형성 방법 | |
| KR20130139013A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR102200785B1 (ko) | 비대칭 과도 전압 억제기 디바이스 및 형성 방법 | |
| KR20170119983A (ko) | 과도 전압 억제 소자 및 그 제조 방법 |