CN110164954A - 双向瞬态电压抑制器及其制造方法 - Google Patents
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Abstract
本发明提供一种双向瞬态电压抑制器及其制造方法，双向瞬态电压抑制器包括：衬底；外延层，其位于衬底的上表面，外延层与衬底的杂质类型相同；多个沟槽，沟槽自外延层的上表面贯穿外延层并延伸至衬底内，多个沟槽沿外延层的上表面依次间隔排布；第一杂质层，其位于相邻的两个所述沟槽之间，且自外延层的上表面延伸至外延层内，第一杂质层与衬底的杂质类型相同；第二杂质层，其位于相邻的两个所述沟槽之间，且自第一杂质层的上表面延伸至第一杂质层内，第二杂质层与第一杂质层的杂质类型相反；绝缘介质，其填充于多个沟槽内。与现有技术相比，本发明中的双向瞬态电压抑制器基于VDMOS工艺制成，其不仅可以提供双向保护，而且具有超低的寄生电容。
Description
【技术领域】
本发明涉及半导体电路设计及其制造技术领域，特别涉及一种超低电容的双向瞬态电压抑制器及其制造方法。
【背景技术】
具有超低电容的TVS器件(Transient Voltage Suppress，称为瞬态抑制二极管)广泛应用于系统级保护，如，USB(Universal Serial Bus，称为通用串行总线)接口电路、HDMI(High Definition Multimedia Interface，称为高清多媒体接口)和ESD(Electro-Static discharge，称为静电释放)保护。
为了满足持续强劲的多媒体通信需求，数据传输速率飞速提升，因此信号电平持续降低，使得接口IC(Integrated Circuit，称为集成电路)更易受到ESD问题。但ESD保护器件并未受益于工艺技术的发展，而使用外置低压、超低电容TVS器件进行保护成为目前广泛采用的方案。
传统TVS器件通常为Zener-DIODE(称为稳压二极管或齐纳二极管)或带有轻掺杂结构的N-P-N传统二极管。Zener-DIODE因其在≤3.3V的低击穿电压时产生太大漏电，并不适合于高速接口保护。而采用平面工艺的N-P-N三层结构的传统二极管(如图1所示)，虽然其漏电和寄生电容显著低于Zener-DIODE，但这种结构仅提供单向保护，且寄生电容仍然偏高，不能满足高速接口需要的<1pF电容要求。其中，图1为现有技术中的一种单向三层结构的TVS器件的纵向剖面示意图；图2为图1所示的TVS器件的纵向掺杂分布图。
因此，有必要提出一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的在于提供一种双向瞬态电压抑制器，双向瞬态电压抑制器及其制造方法，其不仅可以提供双向保护，而且具有超低的寄生电容。
根据本发明的一个方面，本发明提供一种双向瞬态电压抑制器，其包括：衬底；外延层，其位于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相同；多个沟槽，所述沟槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个沟槽沿所述外延层的上表面依次间隔排布；第一杂质层，其位于相邻的两个所述沟槽之间，且自所述外延层的上表面延伸至所述外延层内，所述第一杂质层的杂质类型与衬底的杂质类型相同；第二杂质层，其位于相邻的两个所述沟槽之间，且自所述第一杂质层的上表面延伸至所述第一杂质层内，所述第二杂质层的杂质类型与第一杂质层的杂质类型相反；绝缘介质，其填充于所述多个沟槽内。
进一步的，所述的双向瞬态电压抑制器还包括：层间电介质，所述层间电介质形成于所述外延层的上表面，且覆盖所述多个沟槽的顶部；多个接触孔，每个接触孔位于对应的相邻的两个沟槽之间，且贯穿位于对应的相邻的两个沟槽之间的层间电介质，以暴露其下方的所述第二杂质层。
进一步的，所述第一杂质层的杂质浓度大于所述外延层的杂质浓度；所述第一杂质层的结深大于所述第二杂质层的结深。
进一步的，所述衬底的杂质类型为P型杂质，所述外延层的杂质类型为P型杂质，所述第一杂质层的杂质类型为P型杂质，所述第二杂质层的杂质类型为N型杂质；或，所述衬底的杂质类型为N型杂质，所述外延层的杂质类型为N型杂质，所述第一杂质层的杂质类型为N型杂质，所述第二杂质层的杂质类型为P型杂质。
进一步的，通过调节沟槽的宽度和/或深度，调节所述双向瞬态电压抑制器的击穿电压。
进一步的，通过优化所述外延层的杂质形貌、第一杂质层的杂质形貌、第二杂质层的杂质形貌和/或所述沟槽的形貌，以有效牵制所述双向瞬态电压抑制器的漏电流。
进一步的，所述第一杂质层的结深为0.6～1.0um，浓度范围为2～8E18/cm3；
所述第二杂质层的结深为0.2～0.5um。
进一步的，所述双向瞬态电压抑制器的寄生电容为0.2～0.8pF，其漏电流为2～10nA。
根据本发明的一个方面，本发明提供一种双向瞬态电压抑制器的制造方法，其包括：提供预置晶圆，所述预置晶圆包括衬底、外延层和多个沟槽，所述外延层形成于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相同；所述沟槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个沟槽沿所述外延层的上表面依次间隔排布；在所述沟槽内填充绝缘介质；对所述外延层进行掺杂，以在所述外延层中形成第一杂质层，所述第一杂质层位于每相邻的两个所述沟槽之间，且自所述外延层的上表面延伸至所述外延层内，所述第一杂质层的杂质类型与衬底的杂质类型相同；对所述第一杂质层进行掺杂，以在所述第一杂质层中形成第二杂质层，所述第二杂质层位于每相邻的两个所述沟槽之间，且自所述第一杂质层的上表面延伸至所述第一杂质层内，所述第二杂质层的杂质类型与第一杂质层的杂质类型相反。
进一步的，对所述外延层进行掺杂，以在所述外延层中形成第一杂质层的步骤包括：在所述外延层的上表面形成第一氧化层；经所述第一氧化层向所述外延层内注入与所述外延层杂质类型相同的杂质，以形成第一杂质层。
进一步的，对所述第一杂质层进行掺杂，以在所述第一杂质层中形成第二杂质层的步骤包括：在所述外延层的上表面形成层间电介质，且所述电介质覆盖所述多个沟槽的顶部；在所述层间电介质中蚀刻多个注入窗口，每个注入窗口位于对应的相邻的两个沟槽之间，且贯穿位于对应的相邻的两个沟槽之间的层间电介质；经所述注入窗口向所述第一杂质层内注入与所述第一杂质层杂质类型相反的杂质，以形成第二杂质层。
进一步的，所述衬底的杂质类型为P型杂质，所述外延层的杂质类型为P型杂质，所述第一杂质层的杂质类型为P型杂质，所述第二杂质层的杂质类型为N型杂质；或，所述衬底的杂质类型为N型杂质，所述外延层的杂质类型为N型杂质，所述第一杂质层的杂质类型为N型杂质，所述第二杂质层的杂质类型为P型杂质。
与现有技术相比，本发明中的双向瞬态电压抑制器基于VDMOS(Double DiffusedMOS，即垂直双扩散金属-氧化物半导体场效应晶体管)工艺制成，其不仅可以提供双向保护，而且具有超低的寄生电容。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有技术中的一种单向三层结构的TVS器件的纵向剖面示意图；
图2为图1所示的TVS器件的纵向掺杂分布图；
图3为本发明中的双向瞬态电压抑制器在一个实施例中的纵剖面示意图；
图4为本发明中的双向瞬态电压抑制器的制造方法在一个实施例中的流程示意图；
图5-9为本发明中的双向瞬态电压抑制器在图4中的各个制造工序的纵剖面示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
请参考图3所示，其为本发明中的双向瞬态电压抑制器在一个实施例中的纵剖面示意图。图3所示的双向瞬态电压抑制器包括PSub衬底310、P-外延层320、多个沟槽(Trench)330、P+杂质层(称为第一杂质层)340、N+杂质层(称为第二杂质层)350、绝缘介质360。
其中，P-外延层320位于所述PSub衬底310的上表面，所述P-外延层320的杂质类型与PSub衬底310的杂质类型(或导电类型)相同，两者均为P型杂质。所述沟槽330自所述P-外延层320的上表面贯穿所述P-外延层320并延伸至所述PSub衬底310内，多个沟槽330沿所述P-外延层320的上表面依次间隔排布。
P+杂质层340位于每相邻的两个所述沟槽330之间，且自所述P-外延层320的上表面延伸至所述P-外延层320内，所述P+杂质层340的杂质类型与PSub衬底310的杂质类型相同，两者均为P型杂质。其中，所述P+杂质层340的杂质浓度大于所述P-外延层320的杂质浓度。
N+杂质层350位于每相邻的两个所述沟槽330之间，且自所述P+杂质层340的上表面延伸至所述P+杂质层340内，所述N+杂质层350的杂质类型与所述P+杂质层340的杂质类型相反。其中，P+杂质层340的结深大于所述N+杂质层350的结深。
所述绝缘介质360填充于多个所述沟槽330内。在图1所示的实施例中，所述绝缘介质360为本征多晶硅(UNDOPED POLY，简称UPOLY)。在图3所示的实施例中，所述双向瞬态电压抑制器还包括位于所述沟槽330的侧壁和所述绝缘介质360之间的侧壁氧化层(SidewallOXIDE)370。
请继续参考图3所示，所述双向瞬态电压抑制器还包括层间电介质380和多个接触孔390。所述层间电介质380形成于所述P-外延层320的上表面，且覆盖所述多个沟槽330的顶部；所述多个接触孔390中，每个接触孔390位于对应的相邻的两个沟槽330之间，且贯穿位于对应的相邻的两个沟槽330之间的层间电介质380，以暴露其下方的所述N+杂质层350。在图3所示的实施例中，所述层间电介质380为OXIDE(氧化层)。
为了方便表述，图3仅示出了双向瞬态电压抑制器的部分结构，其中，沟槽330有3个，接触孔390有2个，其中，暴露于左侧接触孔390内的所述N+杂质层350与所述双向瞬态电压抑制器的阳极(ANODE)相连，暴露于右侧接触孔390内的所述N+杂质层350与所述双向瞬态电压抑制器的阴极(CATHODE)相连。当ESD应力由ANODE或CATHODE引入时，耗尽区由N+杂质层350/P+杂质层340向下扩展；随着耗尽区进入P-外延层320，此时反偏电压升高，最终接触到沟槽330另一侧的P-外延层320/P+杂质层340，双向瞬态电压抑制器turn-on(导通)，从而提供双向保护功能。
在一个实施例中，可以通过调节沟槽330的宽度和/或深度，来调节图3所示的双向瞬态电压抑制器的击穿电压。在一个实施例中，可以通过优化P-外延层320的杂质形貌、P+杂质层340的杂质形貌、N+杂质层350的杂质形貌和/或所述沟槽330的形貌，在双向瞬态电压抑制器turn-on前，有效牵制leakage电流(漏电流)。在实际应用中，可通过增加或减小并列的成Finger(插指形状)的数目，以调节所述双向瞬态电压抑制器的泄放功率、电流，提高其灵活性。
在图3所示的实施例中，所述P+杂质层340的结深为0.6～1.0um，浓度范围为2～8E18/cm3；所述第二杂质层350的结深为0.2～0.5um。
需要特别说明的是在另一个实施例中，所述衬底310的杂质类型为N型杂质，所述外延层320的杂质类型为N型杂质，所述第一杂质层340的杂质类型为N型杂质，所述第二杂质层350的杂质类型为P型杂质。
请参考图4所示，其为本发明中的双向瞬态电压抑制器的制造方法在一个实施例中的流程示意图。请参考图5-9所示，其为本发明中的双向瞬态电压抑制器在图4中的各个制造工序的纵剖面示意图。
步骤410，提供预置晶圆，具体如图5所示，所述预置晶圆包括PSub衬底310、P-外延层320、多个沟槽(Trench)330。其中，所述P-外延层320形成于所述PSub衬底310的上表面，所述P-外延层320的杂质类型与PSub衬底310的杂质类型(或导电类型)相同，两者均为P型杂质。所述沟槽330自所述P-外延层320的上表面贯穿所述P-外延层320并延伸至PSub衬底310内，所述多个沟槽330沿所述P-外延层320的上表面依次间隔排布。
步骤420，进行侧壁氧化，以在所述沟槽330的侧壁处形成侧壁氧化层(SidewallOXIDE)370，具体如图6所示。
步骤430，在形成有所述侧壁氧化层370的所述沟槽330内填充绝缘介质360，具体如图6所示。在图5-9所示的实施例中，所述绝缘介质360为本征多晶硅(UNDOPED POLY，简称UPOLY)。
步骤440，对所述P-外延层320进行掺杂，以在所述P-外延层320中形成P+杂质层(称为第一杂质层)340，所述P+杂质层340位于每相邻的两个所述沟槽330之间，且自所述P-外延层320的上表面延伸至所述P-外延层320内，所述P+杂质层340的杂质类型与PSub衬底310的杂质类型相同，两者均为P型杂质。其中，所述P+杂质层340的杂质浓度大于所述P-外延层320的杂质浓度，具体如图7所示。
在图5-9所示的实施例中，步骤440包括：回刻所述绝缘介质360；致密氧化，在所述P-外延层320的上表面形成200～500A的薄氧化层或第一氧化层(未标识)；经所述第一氧化层向所述P-外延层320内普注与所述P-外延层320杂质类型相同的杂质P+，以形成P+杂质层(称为第一杂质层)340。其中，P+杂质层340的结深为0.6～1.0um，浓度范围为2～8E18/cm3。
步骤450，对所述P+杂质层340进行注入(或掺杂)，以在所述P+杂质层340中形成N+杂质层350，所述N+杂质层350位于每相邻的两个所述沟槽330之间，且自所述P+杂质层340的上表面延伸至所述P+杂质层340内，所述N+杂质层350的杂质类型与所述P+杂质层340的杂质类型相反。其中，所述N+杂质层350的结深浅于所述P+杂质层340的结深(即P+杂质层340的结深大于所述N+杂质层350的结深)，具体如图8和图9所示。
在图5-9所示的实施例中，步骤450包括：湿法氧化，在所述P-外延层320的上表面形成厚度为4000～8000Ang的厚氧化层OXIDE(或层间电介质380)，且所述层间电介质380覆盖所述多个沟槽330的顶部；在所述层间电介质380中蚀刻多个注入(此处的注入对应上述段落中的“注入”)窗口390，每个注入窗口390位于对应的相邻的两个沟槽330之间，且贯穿位于对应的相邻的两个沟槽之间的380，具体如图8所示；经所述注入窗口390向所述P+杂质层340内注入与所述P+杂质层340杂质类型相反的杂质N+，以形成N+杂质层350，具体如图9所示。其中，所述N+杂质层350的结深为0.2～0.5um。
为了方便表述，在图5-9所示的实施例中，仅示出了双向瞬态电压抑制器的部分结构，其中，沟槽330有3个，注入窗口390有2个，暴露于左侧注入窗口390内的所述N+杂质层350与所述双向瞬态电压抑制器的阳极(ANODE)相连，暴露于右侧注入窗口390内的所述N+杂质层350与所述双向瞬态电压抑制器的阴极(CATHODE)相连。
需要特别说明的是在另一个实施例中，所述衬底310的杂质类型为N型杂质，所述外延层320的杂质类型为N型杂质，所述第一杂质层340的杂质类型为N型杂质，所述第二杂质层350的杂质类型为P型杂质。
综上所述，本发明中的双向瞬态电压抑制器和双向瞬态电压抑制器主要基于槽栅VDMOS工艺制成，显著降低了寄生电容，有利于高速应用；同时，利用槽栅器件的低漏电特性，确保了低击穿电压时的稳定性。
以下为本发明中的双向瞬态电压抑制器的优点：
①具有极低的寄生电容，该寄生电容为0.2～0.8pF；
②具有超低漏电流，该漏电流为2～10nA；
③具有双向低击穿电压保护功能；
④采用浅槽隔离工艺，兼容目前VDMOS工艺。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (12)
1.一种双向瞬态电压抑制器，其特征在于，其包括：
衬底；
外延层，其位于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相同；
多个沟槽，所述沟槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个沟槽沿所述外延层的上表面依次间隔排布；
第一杂质层，其位于相邻的两个所述沟槽之间，且自所述外延层的上表面延伸至所述外延层内，所述第一杂质层的杂质类型与衬底的杂质类型相同；
第二杂质层，其位于相邻的两个所述沟槽之间，且自所述第一杂质层的上表面延伸至所述第一杂质层内，所述第二杂质层的杂质类型与第一杂质层的杂质类型相反；
绝缘介质，其填充于所述多个沟槽内。
2.根据权利要求1所述的双向瞬态电压抑制器，其特征在于，其还包括：
层间电介质，所述层间电介质形成于所述外延层的上表面，且覆盖所述多个沟槽的顶部；
多个接触孔，每个接触孔位于对应的相邻的两个沟槽之间，且贯穿位于对应的相邻的两个沟槽之间的层间电介质，以暴露其下方的所述第二杂质层。
3.根据权利要求1所述的双向瞬态电压抑制器，其特征在于，
所述第一杂质层的杂质浓度大于所述外延层的杂质浓度；
所述第一杂质层的结深大于所述第二杂质层的结深。
4.根据权利要求3所述的双向瞬态电压抑制器，其特征在于，
所述衬底的杂质类型为P型杂质，所述外延层的杂质类型为P型杂质，所述第一杂质层的杂质类型为P型杂质，所述第二杂质层的杂质类型为N型杂质；
或，所述衬底的杂质类型为N型杂质，所述外延层的杂质类型为N型杂质，所述第一杂质层的杂质类型为N型杂质，所述第二杂质层的杂质类型为P型杂质。
5.根据权利要求1所述的双向瞬态电压抑制器，其特征在于，
通过调节沟槽的宽度和/或深度，调节所述双向瞬态电压抑制器的击穿电压。
6.根据权利要求1所述的双向瞬态电压抑制器，其特征在于，
通过优化所述外延层的杂质形貌、第一杂质层的杂质形貌、第二杂质层的杂质形貌和/或所述沟槽的形貌，以有效牵制所述双向瞬态电压抑制器的漏电流。
7.根据权利要求3所述的双向瞬态电压抑制器，其特征在于，
所述第一杂质层的结深为0.6～1.0um，浓度范围为2～8E18/cm3；
所述第二杂质层的结深为0.2～0.5um。
8.根据权利要求1所述的双向瞬态电压抑制器，其特征在于，
所述双向瞬态电压抑制器的寄生电容为0.2～0.8pF，其漏电流为2～10nA。
9.一种双向瞬态电压抑制器的制造方法，其特征在于，其包括：
提供预置晶圆，所述预置晶圆包括衬底、外延层和多个沟槽，所述外延层形成于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相同；所述沟槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个沟槽沿所述外延层的上表面依次间隔排布；
在所述沟槽内填充绝缘介质；
对所述外延层进行掺杂，以在所述外延层中形成第一杂质层，所述第一杂质层位于每相邻的两个所述沟槽之间，且自所述外延层的上表面延伸至所述外延层内，所述第一杂质层的杂质类型与衬底的杂质类型相同；
对所述第一杂质层进行掺杂，以在所述第一杂质层中形成第二杂质层，所述第二杂质层位于每相邻的两个所述沟槽之间，且自所述第一杂质层的上表面延伸至所述第一杂质层内，所述第二杂质层的杂质类型与第一杂质层的杂质类型相反。
10.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，对所述外延层进行掺杂，以在所述外延层中形成第一杂质层的步骤包括：
在所述外延层的上表面形成第一氧化层；
经所述第一氧化层向所述外延层内注入与所述外延层杂质类型相同的杂质，以形成第一杂质层。
11.根据权利要求10所述的瞬态电压抑制器的制造方法，其特征在于，对所述第一杂质层进行掺杂，以在所述第一杂质层中形成第二杂质层的步骤包括：
在所述外延层的上表面形成层间电介质，且所述电介质覆盖所述多个沟槽的顶部；
在所述层间电介质中蚀刻多个注入窗口，每个注入窗口位于对应的相邻的两个沟槽之间，且贯穿位于对应的相邻的两个沟槽之间的层间电介质；
经所述注入窗口向所述第一杂质层内注入与所述第一杂质层杂质类型相反的杂质，以形成第二杂质层。
12.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，
所述衬底的杂质类型为P型杂质，所述外延层的杂质类型为P型杂质，所述第一杂质层的杂质类型为P型杂质，所述第二杂质层的杂质类型为N型杂质；
或，所述衬底的杂质类型为N型杂质，所述外延层的杂质类型为N型杂质，所述第一杂质层的杂质类型为N型杂质，所述第二杂质层的杂质类型为P型杂质。
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