CN107017247A - 具有低击穿电压的瞬态电压抑制器 - Google Patents

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Abstract

一个带有骤回控制和低电压穿通击穿模式的低电容瞬态电压抑制器，包括一个n+型衬底、一个在衬底上的第一外延层、一个形成在第一外延层中的掩埋层、一个在第一外延层上的第二外延层，以及一个形成在掩埋层下方第一外延层中的注入层。注入层在掩埋层上方延伸。第一沟槽位于掩埋层的一边和注入层的一边。第二沟槽位于掩埋层的另一边，并在注入层中延伸。第三沟槽位于注入层的另一边。一组源极区形成在第二外延层的顶面中。注入区形成在第二外延层中，第一注入区位于第一源极区下方。

Description

具有低击穿电压的瞬态电压抑制器
技术领域
本发明主要涉及集成电路，更确切地说是瞬态电压抑制器。
背景技术
瞬态电压抑制器（TVS）是用于保护集成电路不受过电压损坏的器件。集成电路设计在正常范围内的电压下工作。然而，静电放电（ESD）、电力快速瞬变和闪电、意外的、不可控的高电压等情况可能会对电路造成意外损坏。需要TVS器件提供保护，避免发生这种过电压情况时，可能会对集成电路造成的损坏。随着越来越多的器件配有这种易受过电压损坏的集成电路，对TVS保护的需求也与日俱增。TVS的典型应用可以用于USB电源和数据线保护、数字视频接口、高速以太网、笔记本电脑、显示器和平板显示器。
如图1所示，配有二极管阵列的传统TVS电路，用于高带宽数据总线的静电放电（ESD）保护。TVS电路100包括一个主稳压二极管101，配有两套导向二极管，也就是高端导向二极管103和低端导向二极管105。高端导向二极管103连接到电压源Vcc，低端导向二极管105连接到接地端Gnd，输入/输出端口I/O连接在高端和低端导向二极管之间。稳压二极管101具有大尺寸，用作雪崩二极管，从高压端（即Vcc端）到接地电压端（即Gnd端）。当I/O（输入/输出）端连接正电压时，高端二极管提供正向偏压，被大型稳压二极管钳位。
这种TVS需要多种器件性能。为了更好地保护连接到TVS上的集成电路，需要很低的TVS钳位电压。低钳位电压确保任何静电放电（ESD）都不会影响集成电路。器件钳位电压在很大程度上依赖于稳压/雪崩二极管的击穿电压。因此，为了增大钳位电压，还需要维持稳压/雪崩二极管处很低的击穿电压。“稳压”和“雪崩”一词可以互换使用，以描述具有雪崩击穿性能的二极管。为了具有很低的钳位电压和很低的雪崩二极管击穿电压，还必须具有极其低的整体器件电容。低器件电容意味着器件运行时较高的可允许带宽以及插损的降低。为了减少成本并维持与小尺寸集成电路的兼容性，也需要减小这种TVS器件的晶片封装尺寸。
利用目前的TVS器件，仍然需要进一步减小晶片尺寸，降低器件电容，改进击穿电压和钳位电压等性能。因此，必须提出新型的、改良器件结构，通过新型结构布局和制备方法，来达成这些目标。
正是在这样的背景下，提出了本发明的实施例。
发明内容
本发明提供一种具有低击穿电压的瞬态电压抑制器，减小晶片尺寸，降低器件电容，改进击穿电压和钳位电压性能。
为实现上述目的，本发明提供一种瞬态电压抑制器器件，其特点是，包含：
a）一个第一导电类型的半导体衬底；
b）在衬底上，一个第一导电类型的半导体材料的第一外延层；
c）一个第一导电类型的半导体材料的掩埋层，位于第一外延层中；
d）一个第二导电类型的半导体材料的注入层，位于掩埋层下方的第一外延层中，注入层在水平方向延伸超出掩埋层，NPN结构由掩埋层、注入层、第一外延层和衬底构成；
e）一个第一导电类型的半导体材料的第二外延层，位于第一外延层上方；
f）一对第二导电类型的半导体材料的注入区，在第二外延层的顶面中；
g）一个第二导电类型的半导体材料的穿通注入区，在外延层的顶面中；
h）一组形成在第二外延层和第一外延层中的沟槽，组中的每个沟槽都至少内衬电介质材料，这组沟槽包括一个第一沟槽，靠近掩埋层一边缘和注入层一边缘以及在穿通注入区和第一注入区之间，一个第二沟槽，靠近掩埋层另一边缘，延伸到注入层中，一个第三沟槽，靠近注入层另一边缘，其中第二沟槽在第一沟槽和第三沟槽之间；以及
i）一组第一导电类型的半导体材料的源极区，在第二外延层的顶面中，这组源极区包括一个第一源极区，位于穿通注入区上方，一个第二源极区，位于第一沟槽和第二沟槽之间，一个第三源极区，位于第二沟槽和第三沟槽之间，以及一个第四源极区，使得第三沟槽位于第三源极区和第四源极区之间，其中第一注入区位于第二源极区和第三源极区之间，第二注入区位于第三沟槽和第三沟槽侧壁附近的第三源极区之间，由第一源极区、穿通注入区和第二外延层构成一个垂直PN结，由第二源极区、第二外延层和第一注入区构成一个水平PN结，以及由第三源极区、第二外延层和第二注入区构成一个水平PN结。
上述第一导电类型为N，第二导电类型为P。
上述衬底为重掺杂n-型半导体衬底。
上述第一外延层的半导体材料为n-型材料，其n-型掺杂浓度低于衬底。
上述第一沟槽、第二沟槽和第三沟槽中的每一个都用电介质材料填充。
h）中的每个沟槽都用多晶硅填充。
上述器件还包括一个p-型半导体材料的沉降区，形成在第二外延层中，沉降区位于穿通注入区下方，在第一源极区和第二源极区之间。
上述器件还包括一个p-型半导体材料的沉降区，形成在第二外延层中，沉降区位于第三沟槽的右侧壁附近。
上述器件还包括一个n-型半导体材料的沉降区，形成在第二外延层中，沉降区位于第四源极区下方。
一种瞬态电压抑制器器件的制备方法，其特点是，包括：
a）在第一导电类型的半导体衬底上方，制备一个第一导电类型的第一外延层；
b）在第一外延层的顶面中，制备一个第一导电类型的半导体材料的掩埋层；
c）在第一外延层中，制备一个第二导电类型的半导体材料的注入层，其中注入层位于掩埋层下方，注入层的长度延伸超出掩埋层的长度；
d）在第一外延层上方，制备一个第一导电类型的半导体材料的第二外延层；
e）在第二外延层的顶面中，制备一个第二导电类型的半导体材料的一对注入区；
f）在第二外延层的顶面中，制备一个第二导电类型的半导体材料的穿通注入区；
g）在第二外延层和第一外延层中，制备一组沟槽，这组沟槽包括一个第一沟槽，在掩埋层的一边和注入层的一边，以及穿通注入区和第一注入区之间，一个第二沟槽，在掩埋层的另一边，在注入层中延伸，以及一个第三沟槽，在注入层的另一边；
h）至少用一个电介质材料内衬每个沟槽；
i）在第二外延层的顶面中，制备一组第一导电类型的半导体材料的源极区，这组源极区包括一个第一源极区，位于穿通注入区上方，一个第二源极区，位于第一沟槽和第二沟槽之间，一个第三源极区，位于第二沟槽和第三沟槽之间，以及一个第四源极区，使得第三沟槽位于第三源极区和第四源极区之间，其中第一注入区位于第二源极区和第三源极区之间，第二注入区位于第三沟槽和第三沟槽侧壁附近的第三源极区之间，一个垂直PN结由第一源极区、穿通注入区和第二外延层构成，一个水平PN结由第二源极区、第二外延层和第一注入区构成，一个垂直PN结由掩埋层、第二外延层和第一注入区构成，以及一个水平PN结由第三源极区、第二外延层和第二注入区构成。
本发明具有低击穿电压的瞬态电压抑制器和现有技术相比，其优点在于，本发明减小了晶片尺寸，降低了器件电容，改进了击穿电压和钳位电压性能。
附图说明
阅读以下详细说明并参照附图之后，本发明的各个方面及优势将显而易见：
图1为传统的瞬态电压抑制器（TVS）电路的电路图，其中二极管阵列与雪崩二极管并联；
图2A为依据原有技术，传统瞬态电压抑制器（TVS）器件的剖面示意图；
图2B为依据原有技术，一种可选瞬态电压抑制器（TVS）器件的剖面示意图；
图3A为依据本发明的一个可选实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图；
图3B为依据本发明的一个可选实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图；
图3C为依据本发明的一个可选实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图；
图3D为依据本发明的一个实施例，图3C所示的瞬态电压抑制器增加了顶面绝缘层和相应的金属垫，以形成电连接的剖面示意图；
图4A-P为依据本发明的一个实施例，图3D所示的TVS器件的制备方法。
具体实施方式
以下结合附图，进一步说明本发明的具体实施例。
引言
如图2A所示，依据原有技术，一种传统瞬态电压抑制器（TVS）器件200的剖面示意图。这种传统的TVS 200与图1所示TVS 100的电路图类似。
TVS 200形成在重掺杂p+半导体衬底201上，p+半导体衬底201承载轻p-掺杂第一外延层203以及更加轻p-掺杂的第二外延层209。由于第二外延层209的掺杂浓度对于高端导向二极管HSD和低端导向二极管LSD的电容有显著作用，因此必须设置该层209的掺杂浓度尽可能的低（电容与掺杂浓度成正比）。由于导向二极管HSD、LSD与稳压二极管并联，因此导向二极管HSD、LSD的电容将对TVS 200的整体电容有很大的影响。无论稳压二极管的电容大或小，都可以使用导向二极管HSD、LSD的电容，将整体TVS电容有效地降低到所需值。
形成在第一外延层203中的n+掩埋层205，用作高端导向二极管HSD的阴极。第一外延层203中n+掩埋层205下方的p+注入层207，被分成两部分，在高端导向二极管HSD下方有一个缝隙，以避免高端导向二极管HSD下方的重掺杂层。稳压二极管由n+掩埋层205、p+注入层207、第一外延层203以及p+衬底201构成。N+掩埋层205构成稳压二极管的阴极，p+注入层207、第一外延层203以及p+衬底201共同构成稳压二极管的阳极。制备一组绝缘沟槽211、211’、211”，使低端导向二极管LSD和集成稳压二极管的高端导向二极管HSD绝缘。
在第二外延层209中形成第一、第二和第三n+源极区219、219’、219”。如图所示，第一和第二源极区219、219’分别位于第一绝缘沟槽211的右侧壁和第二绝缘沟槽211’的左侧壁附近。第三源极区219”位于第三绝缘沟槽211”的右侧壁附近。垂直低端导向二极管LSD由第三源极区219”、第二外延层209、第一外延层203和衬底201形成。第二外延层209、第一外延层203和衬底201共同构成低端导向二极管LSD的阳极，第三源极区219”构成低端导向二极管LSD的阴极。低端导向二极管LSD的阳极通过衬底，电连接到稳压二极管的阳极。
形成在第二外延层209的顶层中，在第一和第二源极区219、219’之间的P+注入区221、第二外延层209以及n+掩埋层205构成高端导向二极管HSD。P+注入区221和第二外延层209共同构成高端导向HSD二极管的阳极，n+掩埋层205构成高端导向二极管HSD的阴极。高端导向二极管HSD的阴极通过n+掩埋层205，电连接到稳压二极管的阴极。
此外，绝缘层（图中没有表示出）可以形成在第二外延层209上方，并在其中形成用于金属接触的开口。Vcc垫（图中没有表示出）可以通过绝缘层中的一个开口，连接到稳压二极管上方的第二源极区219’。N-型沉降区217可以形成在第二源极区219’和n+掩埋层205之间，使稳压二极管在器件200的顶面上形成连接。在反向模式下，n-型沉降区217作为PN结的一部分，可以用于改善正、负模式下N+源极到衬底201的钳位性能。I/O垫（图中没有表示出）可以通过绝缘层中的另一个开口，连接到p+注入区221（即高端导向二极管的阳极）。此外，第二I/O垫（图中没有表示出）可以通过绝缘层中的另一个开口，连接到第三源极区219”（即低端导向二极管的阴极）。
如图所示，根据图1所示的电路图，传统TVS 200的运行方式和功能如上所述。这种传统的TVS 200具有多种必要的器件性能。其一，传统的TVS 200位于p-型衬底201上，允许衬底作为接地端，有利于较为简便地集成导向二极管HSD、LSD和稳压二极管。此外，由于第二外延层209的轻掺杂以及导向二极管和稳压二极管的垂直集成造成的小器件封装尺寸，使得传统的TVS 200具有低电容。
尽管传统的TVS 200具有许多必须的器件性能，但是它仍然受到许多不良的器件性能影响，使其不尽理想。对于所有的TVS器件来说，为了给所连接的集成电路提供更好的保护，钳位电压必须很低。TVS的钳位电压与稳压二极管的击穿电压成正比，因此受到稳压二极管击穿特性的局限。
稳压二极管结处p+注入层207的掺杂浓度决定了稳压二极管的击穿电压。虽然增大p+注入层的掺杂浓度会降低稳压二极管的击穿电压，然而存在一个特定的阈值，进一步增大掺杂浓度将产生很大的反向漏电流，有可能对器件造成损坏。因此，在传统的TVS 200中，很难配置击穿电压低于6V的稳压二极管。对于许多要求Vcc为3V或更低的现有应用来说，这种TVS 200并不理想。因此，必须制备一种改进击穿电压和钳位电压性能的TVS器件，同时保持传统TVS 200的低电容和小器件封装尺寸。
可选TVS器件
在Lingpeng Guan等人共同指定的美国专利号8,698,196中，提出了具有改进击穿电压以及钳位电压性能的TVS器件，特此引用其全文以作参考。所引的原有技术参考文献所述的器件，通过配置N-P-N结构，而非稳压二极管，用作雪崩二极管，已经实现了改进击穿电压性能。图2B表示这种TVS器件200’的示例。TVS器件200’形成在n+衬底301上，而不是p+衬底上，有利于N-P-N雪崩二极管的集成。形成在第一外延层303中的n+掩埋层305构成高端导向二极管HSD的阴极。第一外延层303中n+掩埋层305下方的p+注入层307，在n+掩埋层305上方水平延伸。雪崩二极管由n+掩埋层305、p+注入层307、第一外延层303和n+衬底301构成。掩埋层305构成雪崩二极管的发射极，p+注入层307构成雪崩二极管的基极，第一外延层303和n+衬底301共同构成雪崩二极管的集电极。
形成在第二外延层309和第一外延层303中的绝缘沟槽311、311’、311”，使低端导向二极管LSD与高端导向二极管HSD绝缘，高端导向二极管HSD与雪崩二极管集成在一起。第一、第二、第三和第四n+源极区319、319’、319”、319’”形成在第二外延层309中，如图所示。可选n-型沉降区317可以形成在第二源极区319’和n+掩埋层305之间，使雪崩二极管在器件300的顶面上形成连接，在器件运行的正和负偏置模式下都能提高N+源极对衬底301的钳位。在第二外延层309的顶部，形成一对p+注入区321、321’。高端二极管HSD由第一p+注入区321、第二外延层309和n+掩埋层305形成。第一p+注入区321和第二外延层309共同构成高端导向HSD二极管的阳极，n+掩埋层305构成高端导向二极管HSD的阴极。高端导向二极管HSD的阴极通过n+掩埋层305，电连接到雪崩二极管的发射极。
低端导向二极管LSD由第三源极区319”、第二外延层309和第二p+注入区321’构成。第二p+注入区321’和第二外延层309共同构成低端导向二极管LSD的阳极，第三源极区319”构成低端导向二极管LSD的阴极。与图2A所示的原有技术中的低端导向二极管不同，该低端导向二极管LSD为水平集成，而不是垂直集成。然而，低端导向二极管LSD的水平集成并不会显著增大器件的封装尺寸，因此所发明的TVS 300仍然可以保持所需的小器件封装尺寸。
雪崩二极管（例如N-P-N结构）的运行方式与传统TVS 200中稳压二极管的运行方式不同。传统TVS 200中稳压二极管的击穿，取决于p+注入区的掺杂浓度，并且受到反向漏电流等问题的局限。TVS 200’中雪崩二极管的击穿电压取决于P-N结（也就是P+注入层307和N+掩埋层305之间的结）的击穿电压以及N-P-N结构的增益。雪崩二极管的击穿电压与P-N结的击穿电压成正比，与N-P-N结构的增益成反比。因此，p+注入层307的掺杂浓度保持在防止反向漏电流所需的水平上，同时调节N-P-N结构的增益，以获得所需的TVS击穿电压。N-P-N结构的增益取决于基极的厚度，在这种情况下，基极为p+注入层307。通过增大该p+注入层307的厚度和掺杂浓度，还可以有效降低TVS的击穿电压。因此，通过减小p+注入层307的厚度，TVS的击穿电压可以降至6V一下，以便实现广泛应用。由于TVS的钳位电压与击穿电压关系密切，因此调节雪崩二极管的增益（即减小p+注入层307的厚度），还可以有效降低TVS的钳位电压。
TVS器件200’保留了上一代产品的低电容和小器件封装。通过将N-P-N结构代替稳压二极管集成在TVS中，可以将TVS的击穿电压降至6V。从而使钳位电压降至所需水平，而不会产生不良的反向漏电流。此外，利用上述技术，这样的TVS保留了原有技术器件200的低电容和小器件封装。美国专利8,698,196提出的集成N-P-N雪崩二极管的TVS尽管如上所述改善了性能特征，但是仍然继续按照图1所示的电路图运行和工作。
然而美国专利8,698,196提出的TVS器件的瞬态电压抑制器类型，仍然局限于雪崩击穿机制。原有技术器件的击穿电压无法降至6V以下。此外，这种器件无法控制骤回，其中击穿提供了充足的基极电流，可接通晶体管。而且，原有技术的TVS器件的制备方法很难控制击穿机制结构所使用的掺杂结构层。因此，有必要设计一种击穿电压较低的器件，而且其中骤回现象可以单独控制。
正是在这样的背景下，提出了本发明的各个方面。
小击穿电压的TVS器件
为了设计一种击穿电压较低的器件，而且其中骤回现象可以单独控制，在本发明的实施例中使用了一种击穿的穿通模式。这种击穿模式可以使用非常低的掺杂浓度和非常窄的掺杂结构实现。
图3A所示的TVS 300具有比美国专利8.698,196中所述的TVS更优的器件性能特征。除了初始的N-P-N雪崩二极管结构之外，还集成了穿通N-P-N结构，利用上述技术，TVS300的击穿电压可以降至3-5V之间。从而将钳位电压降至所需水平，而不会产生不良的反向漏电流。此外，TVS 300保留了上述原有技术器件的低电容和小器件封装。TVS 300尽管如上所述改善了性能特征，但是仍然继续按照图1所示的电路图运行和工作。
图3A-3D表示依据本发明的各个方面，瞬态电压抑制器（TVS）器件的剖面示意图。配置这些TVS器件，提供低电容和小器件封装尺寸，利用穿通模式、以及骤回控制之外，还进一步改进击穿电压。在图3A-3D所示类型的器件中，发生穿通的电压比通过正向偏置二极管HSD2的HSD建立的雪崩二极管更低。当电压升至雪崩击穿以上时，雪崩二极管接通并控制骤回。穿通模式在旁边运行，虽然图3A-3D所示的TVS器件基本按照图1所示的上述TVS 100工作，但是还额外提供了穿通模式，用于较低电压的击穿。穿通NPN提供较低的TVS击穿电压（3-5V），初始的NPN雪崩二极管控制骤回，因此TVS 300器件的设计允许独立控制击穿电压和骤回，这是一项很大的优势，TVS结构200和200’无法实现。
在图3A中，TVS器件300形成在第一导电类型401的重掺杂半导体衬底上，重掺杂半导体衬底承载第一外延层403和第二外延层409。在本说明中，半导体衬底401可以是n+衬底；然而本发明的各个方面并不局限于这种配置。为了集成雪崩二极管作为N-P-N结构，而不是P-N二极管，可以使用n+衬底401，而不是p+衬底。N-P-N结构具有特定的性能特征，用在TVS中比P-N二极管更占优势。这些优势将在下文中详细介绍。此后，N-P-N结构将被称为雪崩二极管。
第一外延层403为轻掺杂n-层。该第一外延层403可以掺杂浓度为2×1016/cm3数量级的磷。第二外延层409为极轻掺杂n-层。该第二外延层409可以掺杂硼，其最小掺杂浓度为1014/cm3数量级或更低。由于第二外延层409的掺杂浓度对高端导向二极管HSD和低端导向二极管LSD的电容有显著影响，因此必须使该层409的掺杂浓度尽可能地低。由于导向二极管HSD、LSD并联到雪崩二极管上，因此导向二极管HSD、LSD的电容将显著影响TVS 300的整体电容。无论雪崩二极管的电容大或小，都可以使用导向二极管HSD、LSD的电容，将整体TVS300的电容有效地降低到所需值。
在图3A所示的示例中，n+掩埋层405形成在第一外延层403中。该n+掩埋层405构成高端导向二极管HSD的阴极，这将在下文中详细介绍。此外，在图3A所示的TVS示例中，在第一外延层403中n+掩埋层405下方，注入p+注入层407。P+注入层407在n+掩埋层405上方水平延伸。雪崩二极管由n+掩埋层405、p+注入层407、第一外延层403和n+衬底401构成。掩埋层405构成雪崩二极管的发射极，p+注入层407构成雪崩二极管的基极，第一外延层403和n+衬底401共同构成雪崩二极管的集电极。
TVS 300中的雪崩二极管（即N-P-N结构）的工作方式不同于传统TVS 200中的稳压二极管。然而，传统TVS 200中稳压二极管的击穿电压行为仅仅取决于p+注入区的掺杂浓度，并且受到反向漏电流问题的局限，所发明的TVS 300中雪崩二极管的击穿电压使自己更加灵活。雪崩二极管的击穿电压取决于两个不同的因子：P-N结（即P+注入层407和N+掩埋层405之间的结）的击穿电压以及N-P-N结构的增益。雪崩二极管的击穿电压与P-N结的击穿电压成正比，与N-P-N结构的增益成反比。因此，p+注入层407的掺杂浓度保持在防止反向漏电流所需的水平，同时调节N-P-N的增益，以获得所需的TVS击穿电压。N-P-N的增益取决于基极的厚度，在这种情况下基极为p+注入层407。通过减小p+注入层407的厚度，也可以有效降低TVS的击穿电压。因此，通过减小p+注入层407的厚度，TVS的击穿电压可以降至6V，以便广泛应用。由于TVS的钳位电压与击穿电压关系密切，因此调节雪崩二极管的增益（即减小p+注入层407的厚度），还可以有效降低TVS的钳位电压。
在第二外延层409和第一外延层403中制备一组绝缘沟槽415、415’、415”，并用电介质材料417（例如氧化硅）填充。配置绝缘沟槽415、415’、415”，使低端导向二极管LSD和高端导向二极管HSD绝缘，高端导向二极管HSD与雪崩二极管集成在一起。第一绝缘沟槽415靠近位于N+掩埋层405的边缘和p+注入层407的边缘。第二绝缘沟槽415’位于靠近N+掩埋层405的另一边缘，并且延伸到p+注入层407中。第三绝缘沟槽415”位于靠近p+注入层407的另一边缘。
在第二外延层409中制备一组n+源极区424、424’、424”、424’”。如上所述，第一源极区424位于第一绝缘沟槽415左侧。第二源极区424’位于第一绝缘沟槽415和第二绝缘沟槽415’之间。第三源极区424”位于第二绝缘沟槽415’和第三绝缘沟槽415”之间。第四源极区424’”位于第三绝缘沟槽311”的右侧壁附近。
在第二外延层409的顶层中制备一对p+注入区411、411’。第一p+注入区411位于第二和第三源极区424’、424”之间。第二p+注入区411’位于第三绝缘沟槽415”的左侧壁附近。
穿通p注入区413形成在第二外延层409的顶层中。穿通p注入区413位于第一绝缘沟槽415的左侧壁附近以及第一源极区424下方。随着穿通p-区413的掺杂分布减小，耗尽区增大。如果穿通p-区413的掺杂浓度足够低，并且在垂直方向上足够窄，那么由于电场可以轻松穿通N-第二外延层409和N+源极区424之间的穿通p-区，就可以很轻松地应用穿通模式。因此，通过减小p+注入层413的厚度和掺杂浓度，TVS的击穿电压可以降至5V，以实现广泛应用。
高端二极管HSD由第一p+注入区411、第二外延层409和n+掩埋层405构成。第一p+注入区411和第二外延层409共同构成高端导向二极管HSD的阳极，n+掩埋层405构成高端导向二极管HSD的阴极。高端导向二极管HSD的阴极通过n+掩埋层405，电连接到雪崩二极管的发射极。
低端导向二极管LSD由第三源极区424”、第二外延层409和第二p+注入区411’构成。第二p+注入区411’和第二外延层409共同构成低端导向二极管LSD的阳极，第三源极区424”构成低端导向二极管LSD的阴极。与图2A所示的原有技术中的低端导向二极管不同，该低端导向二极管LSD水平集成，而不是垂直集成。然而，低端导向二极管LSD的水平集成并不会显著影响器件的封装尺寸，因此所发明的TVS 300仍然可以保持所需的小器件封装尺寸。
第二水平高端PN二极管（HSD 2）由第一注入区411、第二外延层409和第二源极区424’构成。第一注入区411和第二外延层409共同构成第二水平二极管HSD2的阳极，第二源极区424’构成水平高端二极管（HSD 2）的阴极。
穿通结构由第一源极区424、穿通p注入区413和第二外延层409构成。一个N-沉降结构423形成在第三绝缘沟槽415”的右侧壁附近，以便提供连接衬底401和地电势的电路。此外，p+接触区429和429”分别由p+注入区411和411’构成。
此外，绝缘层430形成在第二外延层409上方，开口形成在其中，提供到TVS器件300零部件的金属接头。绝缘层430包括，例如含有硼酸的硅玻璃（BPSG），形成在低温氧化物（LTO）上方。由导电层（图中没有表示出）形成在I/O垫，可通过绝缘层中的一个开口，连接到p+接触区429和p+注入区411（即高端导向二极管的阳极）。此外，构成I/O垫的导电层可通过绝缘层中的另一个开口，连接到第三源极区424”（即低端导向二极管的阴极）。此外，由导电层（图中没有表示出）形成的GND垫，可通过绝缘层430中的另一个开口，连接到第二注入区411’和第四源极区424”’。
图3B-3D表示按照图3A上述瞬态电压抑制器（TVS）器件的可选实施例。为了简化，图3B-3D中没有表示出绝缘层430。
图3B表示依据本发明的可选方法，瞬态电压抑制器（TVS）器件300’。TVS 300’除了在每个绝缘沟槽415、415’、415”中增加多晶硅填充物419之外，还保留了与图3A所示的TVS300相同的结构。首先，每个绝缘沟槽415、415’、415”都内衬一个电介质417（例如氧化物）薄层，剩余部分基本用多晶硅419填充。用多晶硅419，而不是氧化物填充沟槽415、415’、415”的过程，极大地简化了制备工艺。用氧化物内衬沟槽，用多晶硅填充沟槽，比用氧化物填充沟槽更加简单，并且避免了在最终结构中引入高应力的复杂工艺。
图3C表示依据本发明的另一个可选方面，瞬态电压抑制器（TVS）器件300”的剖面示意图。TVS300”除了增加p-沉降区421和421’从第二外延层409开始延伸穿过第一外延层403之外，还保留了与图3A所示的TVS 300’相同的结构。P-沉降区421位于第二外延层409和第一外延层403中，在穿通p注入区413下方以及第一绝缘沟槽415的左侧壁附近。P-沉降区421’位于第二外延层409和第一外延层403中，第三绝缘沟槽415”的右侧壁附近。P-沉降区421和421’在p+注入层407中终止。这些沉降区421和421’用于将p+注入层连接到接地端，以防泄露。该TVS 300”继续按照图1所示的电路图工作和运行，但是还提供一个穿通模式，用于在较低电压下击穿。
图3D表示依据本发明的另一方面，瞬态电压抑制器300’”的剖面示意图。瞬态电压抑制器300’”与图3B基本类似，具有填充的绝缘沟槽，但是增加了图3C所示的p-沉降区421和421’。
图4A-4N表示上述图3D所示TVS器件的制备方法。虽然，示意图和说明仅针对图3D所示的TVS器件，但是本领域的技术人员应理解该制备方法通过额外的标准处理工艺，就可轻松扩展至上述任意TVS器件。还应注意，虽然为了简便仅表示出了一个单独的器件，但是本领域的技术人员应理解图4A-4N所示的制备工艺也可用于器件晶胞中排布多个这种器件的集成电路。此外，虽然以下示例中提供的是特定导电类型的材料，但是本领域的技术人员应理解导电类型可以互换，掺杂浓度可以与典型示例中的浓度不同。
如图4A所示，TVS器件从第一导电类型的衬底501（例如硅晶圆）开始。在图4A-4N所示的TVS器件中，所使用的衬底为n+型衬底。这是与大多数TVS器件所使用的p+型衬底作对比。第一外延层503生长在n+型衬底501上方，如图4B所示。第一外延层503可以是轻掺杂n-型外延层。第一外延层503和n+衬底503将共同构成N-P-N器件的集电极。
如图4C所示，随后进行带掩膜的注入（掩膜没有表示出），形成一个n+掩埋层505。该n+掩埋层505之后将作为高端导向二极管HSD的阴极，以及N-P-N雪崩二极管的发射极。N+掩埋层505仅沿第一外延层的一部分长度延伸。
然后，进行另一次带掩膜的注入（掩膜没有表示出），形成一个p+注入层507。该p+注入层507之后将作为N-P-N雪崩二极管的基极。该p+注入层507在n+掩埋层505的长度上方延伸，以便防止低端导向二极管LSD短路。在n+注入之后进行p+注入，其原因在于需要使用较高能量的注入才能获得想要的结果。
在图4E中，在第一外延层503上方生长一个第二外延层509。第二外延层509可以是轻掺杂n-外延层。如上所述，第二外延层509的掺杂浓度显然会控制导向二极管的电容，因此必须使掺杂浓度达到最小，才能获得很低的器件电容。此外，该第二外延层之后将作为N-P-N穿通结构的发射极。
如图4F所示，在第二外延层509的顶面中，利用掩膜（掩膜没有表示出）注入一对p+注入区511、511’。第一p+注入区511和第二外延层509共同构成垂直高端导向二极管HSD的阳极和第二水平二极管HSD2的阳极，同时n+掩埋层505构成垂直高端导向二极管HSD的阴极。第二p+注入区511’和第二外延层509构成水平低端导向二极管LSD的阳极。
如图4G所示，在第二外延层509的顶面中，利用掩膜（掩膜没有表示出）注入一个穿通p注入区513。通过控制穿通p-注入513的深度和掺杂浓度，可以控制穿通结构的击穿电压。注入深度可以通过调节注入能量来控制。注入能量越大，注入深度越深。掺杂浓度可以通过控制注入离子的剂量来调节。离子剂量越大，掺杂浓度就越大。降低掺杂浓度和/或减小穿通p-注入区的厚度，可降低穿通击穿电压，从而降低TVS击穿电压。分开完成的两个p+注入511、511’可以在同一时间进行。作为示例，但不作为局限，两个p+注入511、511’可以在600KeV左右的能量下，用3×1011/cm2的剂量完成。作为对比，穿通p-注入513可以在稍高的能量下，例如660KeV，根据所需的TVS击穿电压，用5×1011/cm2-8×1011/cm2的剂量完成。
如图4H所示，在第一外延层503和第二外延层509中，形成一组三个绝缘沟槽515、515’和515”。绝缘沟槽515、515’和515”可以利用一个硬掩膜（掩膜没有表示出），刻蚀到大约7微米的深度，使沟槽底部正好位于衬底501的上方。第一绝缘沟槽515位于N+掩埋层505的一边和p+注入层507的一边，沟槽515的左侧壁位于穿通p注入区513的附近。第二绝缘沟槽515’位于N+掩埋层505的另一边，并延伸到p+注入层507中，沟槽515’的左侧壁位于p+注入区511的附近。第三绝缘沟槽515”位于p+注入层507的另一边，沟槽515”的左侧壁位于p+注入区511’的附近。如图4I所示，沿绝缘沟槽壁，可以选择沉积或生长一个氧化层517，其厚度约为50nm。绝缘沟槽515的剩余部分用多晶硅519填充。利用回刻工艺，除去多余的多晶硅。图4I表示氧化物生长和多晶硅沉积之后的器件。
如图4J所示，在第二外延层509和第一外延层503中，利用掩膜（图中没有表示出）可以选择注入P-沉降注入区521、521’。P-沉降区521位于第二外延层509和第一外延层503中，在穿通p注入区513下方以及第一绝缘沟槽515的左侧壁附近。P-沉降区521’位于第二外延层509和第一外延层503中，在第三绝缘沟槽515”的右侧壁附近。P-沉降区521和521’都在p+注入层507中终止。如图4J所示，还可以注入一个N-沉降区523，以便提供连接衬底501和地电势的电路。N-沉降可以在一个单独的注入工艺中利用单独的掩膜（图中没有表示出）注入。
如图4K所示，利用另一个掩膜（图中没有表示出），在第二外延层509的顶面中，注入一组四个源极区524、524’、524”、524’”。第一源极区524、穿通p注入区513以及第二外延层509的下层部分构成穿通结构。第二源极区524’成为水平二极管HSD的阴极，第一p+注入区511和第二外延层509共同构成水平二极管HSD的阳极。第三源极区524”成为水平低端导向二极管LSD的阴极。第四源极区524’”为n-沉降区523提供接头。
如图4L-4M所示，在两个阶段形成一个绝缘层530。如图4L所示，在第二外延层509上方，例如通过低温工艺，可以选择制备一个第一绝缘层525（例如二氧化硅）。然后，如图4M所示，在第一绝缘层525上制备一层第二绝缘层527（例如含有硼酸的硅玻璃（BPSG）），以形成绝缘层530。
如图4N所示，在绝缘层530中形成开口，例如通过传统的掩膜和刻蚀技术，提供到TVS器件的接触点。这些开口包括在穿通注入区上方到第一源极区524的接头开口。在第二源极区524’上方，形成第二开口，以便形成到骤回二极管阳极的接头。在第一p+注入区524”上方，形成第三开口，以便形成到低端二极管阴极的接头。在第四源极区524’”上方，形成一个额外的开口，以便形成通过n-沉降区523到衬底501的接地接头。在p+注入区511、511’上方，形成多个额外的开口，以便形成到水平低端导向二极管的阳极和雪崩二极管阳极的电连接。如图4N所示，通过绝缘层530中的开口，在p+注入层511和511’中嵌入p+接触区529和529’，以便于电接触。
如图4O所示，在绝缘层530上方，形成一个金属层532，以提供到TVS零部件的电接触/接头。金属层532可分为第一、第二和第三区523A、523B、523C，它们之间相互电绝缘。第一区523A允许骤回二极管阴极和穿通结构之间的电接触。第二区523B允许低端二极管阴极和高端二极管阳极的I/O电接触。第三区523C通过第四源极区524’”和N-沉降区523，提供到低端二极管阳极和衬底501的电接地接头。
如上所述，图4A-4P所示制备TVS的上述步骤，用于图3D所示的TVS器件。在可选实施例中，可以利用不同的工艺步骤、不同的掩膜或两者的组合，通过改变图4A-4P的工艺，制备TVS器件，例如图3A-3C所示的那些TVS器件。例如，利用图4A-4P所示工艺，但是使用不同的沟槽掩膜制备绝缘沟槽415、不同的工艺步骤进行电介质填充沟槽并且省去制备p-沉降区521、521’所用的掩膜和注入，也可以制备图3A所示的器件。此外，利用图4A-4P所示工艺，但是省去制备p-沉降区521、521’所用的掩膜和注入，也可以制备图3B所示的器件。此外，包括制备p-沉降区521、521’所用的掩膜和注入，但是利用不同的沟槽掩膜制备绝缘沟槽415和不同的工艺步骤进行电介质填充沟槽，也可以制备图3C所示的器件。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在各种不同的修正、变化和等效情况。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个” 或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义-加-功能的局限。没有明确指出“意思是”执行特定功能的权利要求书中的任意内容，都不应认为是35 USC § 112, ¶ 6 中所述的“意思”或“步骤”。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (10)

1.一种瞬态电压抑制器器件，其特征在于，包含：
a）一个第一导电类型的半导体衬底；
b）在衬底上，一个第一导电类型的半导体材料的第一外延层；
c）一个第一导电类型的半导体材料的掩埋层，位于第一外延层中；
d）一个第二导电类型的半导体材料的注入层，位于掩埋层下方的第一外延层中，注入层在水平方向延伸超出掩埋层，NPN结构由掩埋层、注入层、第一外延层和衬底构成；
e）一个第一导电类型的半导体材料的第二外延层，位于第一外延层上方；
f）一对第二导电类型的半导体材料的注入区，在第二外延层的顶面中；
g）一个第二导电类型的半导体材料的穿通注入区，在外延层的顶面中；
h）一组形成在第二外延层和第一外延层中的沟槽，组中的每个沟槽都至少内衬电介质材料，这组沟槽包括一个第一沟槽，靠近掩埋层一边缘和注入层一边缘以及在穿通注入区和第一注入区之间，一个第二沟槽，靠近掩埋层另一边缘，延伸到注入层中，一个第三沟槽，靠近注入层另一边缘，其中第二沟槽在第一沟槽和第三沟槽之间；以及
i）一组第一导电类型的半导体材料的源极区，在第二外延层的顶面中，这组源极区包括一个第一源极区，位于穿通注入区上方，一个第二源极区，位于第一沟槽和第二沟槽之间，一个第三源极区，位于第二沟槽和第三沟槽之间，以及一个第四源极区，使得第三沟槽位于第三源极区和第四源极区之间，其中第一注入区位于第二源极区和第三源极区之间，第二注入区位于第三沟槽和第三沟槽侧壁附近的第三源极区之间，由第一源极区、穿通注入区和第二外延层构成一个垂直PN结，由第二源极区、第二外延层和第一注入区构成一个水平PN结，以及由第三源极区、第二外延层和第二注入区构成一个水平PN结。
2.如权利要求1所述的器件，其特征在于，所述第一导电类型为N，第二导电类型为P。
3.如权利要求1所述的器件，其特征在于，所述衬底为重掺杂n-型半导体衬底。
4.如权利要求2所述的器件，其特征在于，所述第一外延层的半导体材料为n-型材料，其n-型掺杂浓度低于衬底。
5.如权利要求1所述的器件，其特征在于，所述第一沟槽、第二沟槽和第三沟槽中的每一个都用电介质材料填充。
6.如权利要求1所述的器件，其特征在于，h）中的每个沟槽都用多晶硅填充。
7.如权利要求1所述的器件，其特征在于，所述器件还包括一个p-型半导体材料的沉降区，形成在第二外延层中，沉降区位于穿通注入区下方，在第一源极区和第二源极区之间。
8.如权利要求1所述的器件，其特征在于，所述器件还包括一个p-型半导体材料的沉降区，形成在第二外延层中，沉降区位于第三沟槽的右侧壁附近。
9.如权利要求1所述的器件，其特征在于，所述器件还包括一个n-型半导体材料的沉降区，形成在第二外延层中，沉降区位于第四源极区下方。
10.一种瞬态电压抑制器器件的制备方法，其特征在于，包括：
a）在第一导电类型的半导体衬底上方，制备一个第一导电类型的第一外延层；
b）在第一外延层的顶面中，制备一个第一导电类型的半导体材料的掩埋层；
c）在第一外延层中，制备一个第二导电类型的半导体材料的注入层，其中注入层位于掩埋层下方，注入层的长度延伸超出掩埋层的长度；
d）在第一外延层上方，制备一个第一导电类型的半导体材料的第二外延层；
e）在第二外延层的顶面中，制备一个第二导电类型的半导体材料的一对注入区；
f）在第二外延层的顶面中，制备一个第二导电类型的半导体材料的穿通注入区；
g）在第二外延层和第一外延层中，制备一组沟槽，这组沟槽包括一个第一沟槽，在掩埋层的一边和注入层的一边，以及穿通注入区和第一注入区之间，一个第二沟槽，在掩埋层的另一边，在注入层中延伸，以及一个第三沟槽，在注入层的另一边；
h）至少用一个电介质材料内衬每个沟槽；
i）在第二外延层的顶面中，制备一组第一导电类型的半导体材料的源极区，这组源极区包括一个第一源极区，位于穿通注入区上方，一个第二源极区，位于第一沟槽和第二沟槽之间，一个第三源极区，位于第二沟槽和第三沟槽之间，以及一个第四源极区，使得第三沟槽位于第三源极区和第四源极区之间，其中第一注入区位于第二源极区和第三源极区之间，第二注入区位于第三沟槽和第三沟槽侧壁附近的第三源极区之间，一个垂直PN结由第一源极区、穿通注入区和第二外延层构成，一个水平PN结由第二源极区、第二外延层和第一注入区构成，一个垂直PN结由掩埋层、第二外延层和第一注入区构成，以及一个水平PN结由第三源极区、第二外延层和第二注入区构成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063137A (zh) * 2017-12-11 2018-05-22 深圳迈辽技术转移中心有限公司 瞬态电压抑制器及其制作方法
CN109037205A (zh) * 2018-07-19 2018-12-18 盛世瑶兰（深圳）科技有限公司 瞬态电压抑制器及其制造方法
CN110164954A (zh) * 2019-03-25 2019-08-23 无锡力芯微电子股份有限公司 双向瞬态电压抑制器及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583586B1 (en) * 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage
US10062682B1 (en) * 2017-05-25 2018-08-28 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance bidirectional transient voltage suppressor
US10211199B2 (en) 2017-03-31 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. High surge transient voltage suppressor
US10157904B2 (en) 2017-03-31 2018-12-18 Alpha And Omega Semiconductor (Cayman) Ltd. High surge bi-directional transient voltage suppressor
TWI622155B (zh) * 2017-08-04 2018-04-21 奇景光電股份有限公司 靜電保護電路
TWI696329B (zh) * 2017-09-28 2020-06-11 大陸商萬民半導體（澳門）有限公司 高突波瞬變電壓抑制器
US10276558B1 (en) * 2017-10-30 2019-04-30 International Business Machines Corporation Electrostatic discharge protection using vertical fin CMOS technology
CN107799518A (zh) * 2017-11-14 2018-03-13 上海芯石半导体股份有限公司 一种双向npn穿通型超低压tvs结构及其制备方法
CN108109998B (zh) * 2017-12-29 2023-06-16 杭州士兰集成电路有限公司 单向低电容tvs器件及其制造方法
TWI643335B (zh) * 2017-12-29 2018-12-01 新唐科技股份有限公司 半導體裝置及其製造方法
US10573635B2 (en) 2018-07-23 2020-02-25 Amazing Microelectronics Corp. Transient voltage suppression device with improved electrostatic discharge (ESD) robustness
US10903204B2 (en) 2018-07-24 2021-01-26 Amazing Microelectronic Corp. Lateral transient voltage suppressor device
US10930637B2 (en) * 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080310065A1 (en) * 2007-06-16 2008-12-18 Alpha & Omega Semiconductor, Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
CN101542697A (zh) * 2006-05-31 2009-09-23 先进模拟科技公司 高压双极-cmos-dmos集成电路器件及其模块形成方法
US20100155774A1 (en) * 2008-12-23 2010-06-24 Amazing Microelectronic Corp. Bi-directional transient voltage suppression device and forming method thereof
CN101930975A (zh) * 2008-10-01 2010-12-29 万国半导体有限公司 在低电容瞬时电压抑制器(tvs)内整合控向二极管的优化配置
CN102037558A (zh) * 2008-02-14 2011-04-27 先进模拟科技公司 隔离的互补金属氧化物半导体晶体管和双极晶体管、用于隔离的隔离结构及其制造方法
US20120068299A1 (en) * 2010-09-22 2012-03-22 Amazing Microelectronic Corp. Transient voltage suppressors

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7943989B2 (en) 2008-12-31 2011-05-17 Alpha And Omega Semiconductor Incorporated Nano-tube MOSFET technology and devices
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8288839B2 (en) 2009-04-30 2012-10-16 Alpha & Omega Semiconductor, Inc. Transient voltage suppressor having symmetrical breakdown voltages
US8829614B2 (en) 2009-08-31 2014-09-09 Alpha And Omega Semiconductor Incorporated Integrated Schottky diode in high voltage semiconductor device
US9166042B2 (en) 2009-09-30 2015-10-20 Alpha And Omega Semiconductor Incorporated High voltage MOSFET diode reverse recovery by minimizing P-body charges
US8466510B2 (en) 2009-10-30 2013-06-18 Alpha And Omega Semiconductor Incorporated Staggered column superjunction
US8373208B2 (en) 2009-11-30 2013-02-12 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
US8575695B2 (en) 2009-11-30 2013-11-05 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-drain breakdown and built-in avalanche clamp diode
US7892924B1 (en) 2009-12-02 2011-02-22 Alpha And Omega Semiconductor, Inc. Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device
US8519476B2 (en) 2009-12-21 2013-08-27 Alpha And Omega Semiconductor Incorporated Method of forming a self-aligned charge balanced power DMOS
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
US8933506B2 (en) 2011-01-31 2015-01-13 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
US8829640B2 (en) 2011-03-29 2014-09-09 Alpha And Omega Semiconductor Incorporated Configuration and method to generate saddle junction electric field in edge termination
US8507978B2 (en) 2011-06-16 2013-08-13 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
US8698196B2 (en) 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
US8710627B2 (en) 2011-06-28 2014-04-29 Alpha And Omega Semiconductor Incorporated Uni-directional transient voltage suppressor (TVS)
US9224852B2 (en) 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US8575685B2 (en) 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
US8785306B2 (en) 2011-09-27 2014-07-22 Alpha And Omega Semiconductor Incorporated Manufacturing methods for accurately aligned and self-balanced superjunction devices
US8835977B2 (en) 2012-12-19 2014-09-16 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US8809948B1 (en) 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
US9082790B2 (en) 2013-07-18 2015-07-14 Alpha And Omega Semiconductor Incorporated Normally on high voltage switch
US9595587B2 (en) 2014-04-23 2017-03-14 Alpha And Omega Semiconductor Incorporated Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs
US9318587B2 (en) 2014-05-30 2016-04-19 Alpha And Omega Semiconductor Incorporated Injection control in semiconductor power devices
US9171949B1 (en) 2014-09-24 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor device including superjunction structure formed using angled implant process
US9484452B2 (en) 2014-12-10 2016-11-01 Alpha And Omega Semiconductor Incorporated Integrating enhancement mode depleted accumulation/inversion channel devices with MOSFETs
US9583586B1 (en) * 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101542697A (zh) * 2006-05-31 2009-09-23 先进模拟科技公司 高压双极-cmos-dmos集成电路器件及其模块形成方法
US20080310065A1 (en) * 2007-06-16 2008-12-18 Alpha & Omega Semiconductor, Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
CN102037558A (zh) * 2008-02-14 2011-04-27 先进模拟科技公司 隔离的互补金属氧化物半导体晶体管和双极晶体管、用于隔离的隔离结构及其制造方法
CN101930975A (zh) * 2008-10-01 2010-12-29 万国半导体有限公司 在低电容瞬时电压抑制器(tvs)内整合控向二极管的优化配置
US20100155774A1 (en) * 2008-12-23 2010-06-24 Amazing Microelectronic Corp. Bi-directional transient voltage suppression device and forming method thereof
US20120068299A1 (en) * 2010-09-22 2012-03-22 Amazing Microelectronic Corp. Transient voltage suppressors

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063137A (zh) * 2017-12-11 2018-05-22 深圳迈辽技术转移中心有限公司 瞬态电压抑制器及其制作方法
CN108063137B (zh) * 2017-12-11 2020-09-01 南京溧水高新创业投资管理有限公司 瞬态电压抑制器及其制作方法
CN109037205A (zh) * 2018-07-19 2018-12-18 盛世瑶兰（深圳）科技有限公司 瞬态电压抑制器及其制造方法
CN109037205B (zh) * 2018-07-19 2020-12-22 车智路数据管理有限公司 瞬态电压抑制器及其制造方法
CN110164954A (zh) * 2019-03-25 2019-08-23 无锡力芯微电子股份有限公司 双向瞬态电压抑制器及其制造方法

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