CN216054724U - 低压放电管芯片 - Google Patents

Abstract

一种低压放电管芯片，包括具有第一导电类型的衬底层以及设置在衬底层上的器件层，器件层包括位于衬底层表面的阳极层和延伸至衬底层内部的阳极埋层，阳极层和阳极埋层都具有第二导电类型，由于，放电管芯片的结构为PNPN型，衬底层为N型且杂质离子的掺杂浓度相对最淡，阻抗最高，设置阳极埋层可以使N型的衬底层的长度减小，从而减小了阻抗高的那部分的总长度，使得放电管芯片的阻抗降低，降低了导通电压，让TSS起到保护作用的同时，导通压降能够降低，提高了器件的抗浪涌能力。

Description

低压放电管芯片

技术领域

本发明涉及半导体器件技术领域，具体涉及一种低压放电管芯片。

背景技术

TSS(Thyristor Surge Suppressor，电压开关型瞬态抑制二极管)也称为半导体放电管，或者固体放电管等，TSS作为一种防浪涌保护器件，TSS不仅可以吸收闪电、电源通断所产生的感应电压，还可以吸收由于高压线路与信号线路之间的意外接触或者错误操作所造成的过电压，具有重要意义。其工作原理与气体放电管类似，与被保护电路并联，当TSS两端的过电压超过TSS的击穿电压时，TSS将过电压钳位至比击穿电压更低的电位上，此时这个更低的电位可以称之为导通压降，理论上导通压降应接近0V的，目前的TSS器件的导通压降一般在1V-3V，对于一些电路来说，保护能力还是有限。

因此，需要一种能够使导通压降更低的低压放电管芯片，使其具有更好的保护性能。

实用新型内容

本申请提供一种低压放电管芯片，具有更低的导通压降，更优良的保护性能。

根据本申请的一方面，一种实施例中提供一种低压放电管芯片，包括：

衬底层，为第一导电类型，所述衬底层具有第一表面以及与所述第一表面相对的第二表面；

以及在所述第一表面设置的器件层，所述器件层包括：

阳极埋层，为第二导电类型，且从部分所述第一表面伸入至所述衬底层内部，所述阳极埋层的掺杂浓度大于所述衬底层的掺杂浓度；

阳极层，为第二导电类型，位于所述第一表面且覆盖所述阳极埋层；

电极层，位于所述阳极层上表面；

阴极层，为第一导电类型，设置在所述阳极层与所述金属层之间；

隔离层，所述隔离层的表面覆盖有钝化材料，所述隔离层同时与所述阳极层以及所述衬底层接触，作为PN结的终端保护。

可选的，还包括重掺杂层，为第一导电类型，位于所述隔离层与所述阳极区之间，延伸至所述衬底的表面或内部，所述重掺杂层的掺杂浓度大于所述衬底层的掺杂浓度。

可选的，所述重掺杂层的数量为多个，均匀分布在所述阳极层一周。

可选的，所述重掺杂层的浓度为1×10¹⁹个/cm3-1×10²¹个/cm3。

可选的，所述阴极层的个数为多个，通过调节所述阴极层的数量能够控制维持电流。

可选的，所述阳极层的片电阻率为1欧姆/□-10欧姆/□。

可选的，所述阳极埋层均匀分布在所述衬底层的一周。

可选的，所述阳极埋层的掺杂浓度大于所述阳极层的掺杂浓度。

可选的，所述钝化材料为二氧化硅。

可选的，所述第二表面具有器件层，第二表面的器件层的结构与所述第一表面的器件层的结构相同

依据上述实施例的低压放电管芯片，包括衬底层以及器件层，由于所述器件层包括阳极埋层，所述阳极埋层位于所述衬底层的部分表面，且是向所述阳极埋层区域的位置处注入深度为第一厚度的第二导电类型的杂质离子，阳极埋层的掺杂浓度大于衬底的掺杂浓度，放电管芯片是PNPN结构，形成过程中一直在不断的进行浓度迭加，因此衬底层的掺杂浓度相对最淡，阻抗最高，本发明中在衬底内部设置阳极埋层可以使N型的衬底层中阻抗大的长度减小，也就是说减小了阻抗高的那部分的总长度，使得放电管芯片的阻抗降低，进而使其导通压降降低，提高了低压放电管芯片的性能。

附图说明

图1为本发明一实施例提供的低压放电管芯片结构示意图；

图2为本发明一实施例提供的低压放电管芯片结构俯视图；

图3为本发明一实施例提供的低压放电管芯片制造方法中形成阳极埋层的结构示意图；

图4为图3中从第一表面看的俯视图；

图5为本发明另一实施例提供的低压放电管芯片制造方法中形成阳极埋层的结构俯视图；

图6为本发明一实施例提供的低压放电管芯片制造方法中形成重掺杂层和阳极层的结构示意图；

图7为本发明一实施例提供的低压放电管芯片制造方法中形成阴极层的结构示意图；

图8为本发明一实施例提供的低压放电管芯片制造方法中形成隔离沟槽的结构示意图；

图9为本发明一实施例提供的低压放电管芯片制造方法中形成隔离层的结构示意图；

图10为本发明一实施例提供的低压放电管芯片制造方法中形成电极层的结构示意图。

具体实施方式

下面通过具体实施方式结合附图对本申请作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式，各实施例所涉及的操作步骤也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图只是为了清楚描述某一个实施例，并不意味着是必须的组成和/或顺序。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。

可知，低压放电管芯片的导通压降能够影响所保护的电器件的电路的电流，如果低压放电管芯片的导通压降越低，则使得低压放电管芯片所在的电路的短路效果更好，进而对被保护的电器件所在电路的影响就越小，因此，需要提供导通压降更低的低压放电管芯片，从而提高低压放电管芯片的性能。

在本实施例中的低压放电管芯片及其制造方法，包括具有第一导电类型的衬底层以及设置在衬底层上的器件层，器件层包括位于衬底层表面的阳极层和延伸至衬底层内部的阳极埋层，阳极层和阳极埋层都具有第二导电类型，由于，放电管芯片的结构为PNPN型，衬底层为N型且杂质离子的掺杂浓度相对最淡，阻抗最高，设置阳极埋层可以使N型的衬底层的长度减小，从而，减小了阻抗高的那部分的总长度，使得放电管芯片的阻抗降低，降低了导通电压，让TSS起到保护作用的同时，导通压降能够降低，提高了器件性能。

参考图1和图2，本实施例提供一种低压放电管芯片，包括：衬底层10以及衬底层10第一表面11或第二表面12的器件层。

本实施例中，所述衬底层10为第一导电类型，厚度为150μm-250μm，所述衬底层10具有第一表面11以及与所述第一表面11相对的第二表面12。在所述衬底层10的第一表面11和第二表面12均可以形成有器件层，当仅有一面设置有器件层可以是单向半导体放电管(TSS)，当两面都设置器件层时可以是双向TSS，双向TSS中在第一表面11和第二表面12的器件层的结构是相同的。

所述器件层包括：阳极埋层101、阳极层103、电极层300、阴极层104以及隔离层201。

所述阳极埋层101为第二导电类型，且从部分所述第一表面11伸入至所述衬底层10内部，且深度为第一厚度。可知，在TSS器件形成PN结的过程中需要更高的浓度迭加，因此，所述衬底层10的离子掺杂浓度相对最低，阻抗最高，由于在所述衬底层10中设置了所述阳极埋层101，使得浓度相对低的所述衬底层10的长度减小，从而减小了所述衬底层10中的阻抗，也使得TSS中的导通压降减小。

一些实施例中，所述阳极埋层101的数量为多个，均匀分布在所述衬底层10的内部，通过调节所述阳极埋层101的数量来调节导通压降，所述阳极埋层101均匀分布能够使得器件的稳定性更高。

本实施例中，所述阳极埋层101的数量为单个，设置在所述衬底层的一侧。

所述阳极层103位于所述第一表面11且与所述阳极埋层101的上表面接触，为第二导电类型。

本实施例中，所述阳极层的片电阻率为1欧姆/□-10欧姆/□。所述阳极埋层的掺杂浓度与所述阳极层的掺杂浓度相同。

一些实施例中，所述阳极埋层的掺杂浓度大于所述阳极层的掺杂浓度。

所述阳极层103的上表面设置有金属电极层300，可以用于与外部电路形成电连接。

所述阴极层104在所述阳极层103与所述金属层之间，所述阴极层104为第一导电类型。

本实施例中，所述阴极层104的个数为多个，通过调节所述阴极层104的数量能够调节所述阴极层104和所述阳极层103之间的相对关系，从而能够控制维持电流。

本实施例中，调节所述阴极层104与所述阳极层103之间的关系，使得维持电流为50mA-300mA。

本实施例中，还包括重掺杂层102，所述重掺杂层102位于所述隔离层201与所述阳极区之间，且沿伸至所述衬底的表面或内部。所述重掺杂层102为第一导电类型，并且，所述重掺杂层102的掺杂浓度大于所述衬底层10的掺杂浓度。

可以理解的是，通常防浪涌保护器件的衬底层的掺杂浓度决定了低压放电管芯片的击穿电压，例如，衬底层的掺杂浓度越高，保护器件的击穿电压越低。在电路中，通常采用较低的击穿电压对线路进行保护，然而，高浓度硅基材芯片在工艺制造过程中，形成PN结需要更高的浓度迭加，不仅使得芯片的制造成本提高，而且由于硅基材的浓度偏高，器件内部缺陷的数目也随着增加，导致其稳定性与控制性较差。然而，本实施例中，在位于所述隔离层201与所述阳极区之间设置重掺杂层，由于所述阳极层103具有第二导电类型，所述衬底层10和重掺杂层102具有第一导电类型，且所述重掺杂区内掺杂的第一导电类型的杂质离子的浓度大于所述衬底层10中的第一导电类型杂质离子的浓度，从而使得TSS在两端电压逐渐增大的过程中，所述阳极层103先与所述重掺杂区之间击穿，并在该击穿产生的瞬态高电压下与所述衬底层10之间击穿，使得即使所述衬底层10在较低的掺杂浓度下，也可以满足较低的击穿电压。因此，本实施例中的，结合所述重掺杂层102和所述阳极埋层101共同的结构作用，可以使用较低掺杂浓度的衬底层10，使得低电容以及较好的稳定性和控制性，同时，也可以使TSS满足低击穿电压和低导通电压。

本实施例中，所述重掺杂层102的数量为单个，相对所述阳极埋层101设置在所述衬底的另一侧。

一些实施例中，所述重掺杂层102的数量为多个，所述重掺杂层102的宽度可以是10μm-30μm，多个所述重掺杂层102均匀分布，能够使得器件的稳定性更高。通过调节所述重掺杂层102的浓度能够控制所述重掺杂层102与所述衬底层10之间的浓度差，所述重掺杂层102的杂质离子浓度可以是所述衬底层10掺杂离子的浓度的10²-10⁶倍，通过调节所述重掺杂层102与所述成底层10之间的浓度差来调节器件的击穿电压。

本实施例中，由于所述重掺杂层102是在所述阳极层103形成之前或着是与所述阳极层103同时形成的，使得所述重掺杂层102的浓度可以更高，高达1×10¹⁹个/cm3-1×10²¹个/cm3，从而得到击穿电压更低同时电容也更低的TSS器件。

所述隔离层201围绕所述阳极层103的外周，沿伸至所述衬底层10内部，使得所隔离层201所围绕的内部区域为TSS器件的有效器件区，本实施例中的所述隔离层201为台面型的隔离沟槽，这样使得TSS器件的有效器件区面积大，利用率高。

所述隔离层201结构包括隔离沟槽以及隔离沟槽表面的钝化材料，所述钝化材料为玻璃粉绝缘材料。所述隔离层201同时与所述阳极层103以及所述衬底层10接触，也就是所述隔离层201的深度大于所述阳极层103的厚度，使得所述阳极区与外界不存在电性连接，作为PN结的终端保护。当TSS器件工艺完成后，通过沿所述隔离层201底部进行划片，可以完成单个TSS器件的制备。

本实施例中，第一导电类型为N型，即通过对半导体材料掺杂N型导电的杂质离子，使该半导体材料为电子导电型半导体，第二导电类型为P型，即通过对半导体材料掺杂P型导电的杂质离子，使该半导体材料为空穴导电型半导体，其中，N型导电的杂质离子为N型杂质离子，例如砷离子、磷离子等，P型导电的杂质离子为P型杂质离子，例如硼离子。

参考图3至图10，本实施例中提供一种TSS的制造方法，双向TSS的截面结构示意图参见图1所示，所述双向TSS包括具有第一导电类型的衬底层10，所述衬底层10具有第一表面11以及与所述第一表面11相对的第二表面12，在所述衬底层10的第一表面11和第二表面12形成第一器件110和第二器件层120，两个器件层对称设置，制备方法相同。所述器件层的形成步骤如下：

步骤1，提供衬底层10，在部分所述第一表面11上定义出阳极埋层101区域，向所述阳极埋层101区域的位置处注入第二导电类型的杂质离子，以形成第一厚度的阳极埋层101。

具体可以是，提供一个低浓度的N型杂质离子的硅衬底层10，在其第一表面11上生长一层第一氧化层，所述第一氧化层可以是氧化硅，然后使用光刻和湿法刻蚀的方法在所述第一氧化层上定义出阳极埋层101区域，利用所述第一氧化层为掩膜，向所述阳极埋层101区域内注入硼源杂质离子。

本实施例中，在所述衬底层的一侧定义出阳极埋层101区域，例如参考图3和图5，其中，图3是所提供的制造方法中部分结构俯视示意图，图5是图3的剖面图，仅在图中第一表面的右侧定义出阳极埋层101区域。

一些实施例中，可以参考图4，图4为一些实施例中所提供的制造方法中部分结构俯视示意图，其中，所定义的阳极埋层101区域可以在衬底层的一周均匀分布。

步骤2，参考图6，向所述衬底层10的第一表面11注入第二导电类型的杂质离子，以形成第二厚度的阳极层103，第二厚度小于第一厚度。

在向所述第一表面11注入第二导电类型的杂质离子之前，还需将所述第一氧化层去除掉。

本实施例中，通过对所述衬底层10进行第二导电类型的掺杂离子掺杂，例如，注入硼离子，从而在所述衬底层10表面形成所述阳极层103。所述阳极层103的电阻率可以为1欧姆/□-10欧姆/□。

需要说明的是，为了制备第二器件层120，可以通过在所述第二表面12进行第二导电类型的杂质离子的掺杂，在所述第二表面12形成阳极埋层101以及阳极层103，由于第二器件层120的制备方法和第一器件层110的制备方法相同，以下不再赘述。

本实施例中，在形成所述阳极层103之前，定义出重掺杂区域，也就是说，可以先向所述重掺杂区域进行第一导电类型的杂质离子的注入，以形成重掺杂层102，这样，由于在阳极层103形成之前，所述衬底层10为低浓度N型衬底，能够实现更高浓度的掺杂，从而形成掺杂浓度是所述衬底层10好几倍的重掺杂区。

一些实施例中，在定义出重掺杂区域之后，也可以同时完成对重掺杂区域进行第一导电类型的杂质离子的注入以及对除过所述重掺杂区域进行第二导电类型的杂质离子的注入。对重掺杂区域进行第一导电类型的杂质离子的注入以形成重掺杂层102，对除过所述重掺杂区域进行第二导电类型的杂质离子的注入以形成阳极层103。这样，也能够实现第二导电类型的杂质离子在所述重掺杂区域更高浓度的扩散。

需要说明的是，通过调节所述阳极层103与所述重掺杂层102之间的浓度关系，可以根据各自浓度高低形成具有不同击穿电压的TSS器件。对所述重掺杂区域的注入浓度越高，TSS器件的击穿电压会越低，本实施例中的结构使得形成的所述重掺杂层102的浓度能够达到1×10¹⁹个/cm3-1×10²¹个/cm3。

本实施例中，所形成的所述重掺杂层102的数量为单个，相对所述阳极埋层101设置在所述衬底的另一侧。

一些实施例中，所述重掺杂层102的数量为多个，所述重掺杂层102的宽度可以是10μm-30μm，多个所述重掺杂层102均匀分布，能够使得器件的稳定性更高。通过调节所述重掺杂层102的浓度能够控制所述重掺杂层102与所述衬底层10之间的浓度差，所述重掺杂层102的杂质离子浓度可以是所述衬底层10掺杂离子的浓度的10²-10⁶倍，通过调节所述重掺杂层102与所述成底层10之间的浓度差来调节器件的击穿电压。

需要说明的是，在形成所述阳极埋层和所述阳极层时进行扩散的浓度可以相同，也可以不同。

本实施例中，对所述阳极埋层掺杂的第二导电类型的杂质离子浓度与所述阳极层所掺杂的第二导电类型的杂质离子浓度相同。

步骤3，参考图7，在所述阳极区上定义出阴极区域，并向所述阴极区域的位置处注入第一导电类型的杂质离子，以形成阴极层104，所述阴极层104的厚度小于所述阳极层103的厚度。

具体可以是，在所述阳极区的上表面生产一层第二氧化层，所述第二氧化层可以是氧化硅，然后利用光刻和湿法刻蚀的方法在所述第二氧化层上定义出阴极区域，利用所述第二氧化层为掩膜，向所述阴极区域中注入砷离子、磷离子等N型杂质离子。

步骤4，参考图8和图9，定义出隔离层201区域，对所述隔离层201区域进行刻蚀工艺，形成隔离沟槽200，并在所述隔离沟槽200内形成钝化材料以形成隔离层201。

具体可以是，去除第二氧化层后采用光掩模板，定义出隔离层201区域，并在所述光掩模板的掩蔽下刻蚀出隔离沟槽200，所述隔离沟槽200的深度大于所述阳极层103的厚度。

一些实施例中，采用刻蚀液在所述光掩模板的掩蔽下刻蚀出隔离沟槽200，所述刻蚀液为硝酸、氢氟酸以及冰醋酸的混合溶液。

进一步的，在所述隔离沟槽200内填充钝化材料，例如，可以采用多晶硅二氧化硅与玻璃涂布的方式进行钝化。具有高可靠性，抗湿性等优点。

步骤5，参考图10，在所述阳极层103的表面形成电极层300，多个所述阴极层104位于所述电极层300和所述阳极层103之间。

本实施例中，在所述阳极层103的上表面形成金属或金属合金作为电极层300。所述电极层300的覆盖区域与封装支架接触。

一些实施例中，所述第二器件层120与所述第一器件层110结构相同，可以采用上述中第一器件层110的制备方法进行制备。在将第一器件层110和第二器件层120制备完成后，对制备的器件进行封装，得到双向TSS器件。

本实施例中制造得到的TSS器件与传统相比，由于设置有重掺杂层102，使得能够满足低电压低电容的性能，从而能够满足稳定性和控制性的需求，又由于制造方法中的重掺杂层102在形成阳极层103之前形成，使得能够进一步提高重掺杂区的注入浓度，击穿电压可以达到5-15V以下，并且重掺杂层102和所述阳极埋层101的配合设置，使得TSS器件能够满足稳定性和控制性的同时，还具备更低的导通压降的性能，其所制造得到的低压放电管芯片的导通压降能够低至1.2V以下，对于被保护器件的保护能力更好。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

以上应用了具体个例对本实用新型进行阐述，只是用于帮助理解本实用新型，并不用以限制本实用新型。对于本实用新型所属技术领域的技术人员，依据本实用新型的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种低压放电管芯片，其特征在于，包括：

衬底层，为第一导电类型，所述衬底层具有第一表面以及与所述第一表面相对的第二表面；

以及在所述第一表面设置的器件层，所述器件层包括：

阳极埋层，为第二导电类型，且从部分所述第一表面伸入至所述衬底层内部，所述阳极埋层的掺杂浓度大于所述衬底层的掺杂浓度；

阳极层，为第二导电类型，位于所述第一表面且覆盖所述阳极埋层；

电极层，位于所述阳极层上表面；

阴极层，为第一导电类型，设置在所述阳极层与所述电极层之间；

隔离层，所述隔离层的表面覆盖有钝化材料，所述隔离层同时与所述阳极层以及所述衬底层接触，作为PN结的终端保护。

2.如权利要求1所述的低压放电管芯片，其特征在于，还包括重掺杂层，为第一导电类型，位于所述隔离层与所述阳极层之间，延伸至所述衬底的表面或内部，所述重掺杂层的掺杂浓度大于所述衬底层的掺杂浓度。

3.如权利要求2所述的低压放电管芯片，其特征在于，所述重掺杂层的数量为多个，均匀分布在所述阳极层一周。

4.如权利要求2所述的低压放电管芯片，其特征在于，所述重掺杂层的浓度为1×10¹⁹个/cm3-1×10²¹个/cm3。

5.如权利要求1所述的低压放电管芯片，其特征在于，所述阴极层的个数为多个，通过调节所述阴极层的数量能够控制维持电流。

6.如权利要求1所述的低压放电管芯片，其特征在于，所述阳极层的片电阻率为1欧姆/□-10欧姆/□。

7.如权利要求1所述的低压放电管芯片，其特征在于，所述阳极埋层均匀分布在所述衬底层的一周。

8.如权利要求7所述的低压放电管芯片，其特征在于，所述阳极埋层的掺杂浓度大于所述阳极层的掺杂浓度。

9.如权利要求1所述的低压放电管芯片，其特征在于，所述钝化材料为二氧化硅。

10.如权利要求1所述的低压放电管芯片，其特征在于，所述第二表面具有器件层，第二表面的器件层的结构与所述第一表面的器件层的结构相同。

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