CN109585530B - 高浪涌瞬变电压抑制器 - Google Patents

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Abstract

本发明涉及高浪涌瞬变电压抑制器。其中，一种双向瞬态电压抑制器配置成一个NPN双极晶体管，引入优化的集电极‑基极结，实现了雪崩模式击穿。在某些实施例中，双向瞬变电压抑制器配置成一个NPN双极晶体管，引入单独优化的集电极‑基极和发射极‑基极结，带有空间分布的优化的结。优化的集电极‑基极和发射极‑基极结都能实现雪崩模式击穿，以提高晶体管的击穿电压。还可选择，单向瞬变电压抑制器配置成一个NPN双极晶体管，其PN结二极管在反向偏压方向上并联到受保护的节点上，并且引入单独优化的双极晶体管的集电极‑基极结和二极管的p‑n结。

Description

高浪涌瞬变电压抑制器
技术领域
本发明涉及一种高浪涌瞬变电压抑制器。
背景技术
电压和电流瞬变是造成电子系统中集成电路故障的主要原因。瞬变由系统内部和外部的各种来源产生。例如，造成瞬变的常见来源包括电源的正常开关操作、交流线路波动、闪电瞬变和电磁放电(ESD)
瞬变电压抑制器(TVS)是常用于保护集成电路不被集成电路发生的瞬变或过电压造成损坏的独立器件。过电压保护对于消费类器件或物联网器件来说非常重要，因为这些器件经常面临频繁的人工操作，因此非常容易受ESD或瞬变电压等影响而使器件受损。
确切地说，电子器件的电源引脚和数据引脚都需要保护，以免受到ESD或开关和闪电瞬变情况的过电压影响。通常来说，电源引脚需要很高的浪涌保护，但是可以承受较高电容的保护器件。同时，可以在很高的数据速度下运行的数据引脚，需要保护器件可以提供带有低电容的浪涌保护，从而不会影响受保护数据引脚的数据速度。
用于高浪涌应用的现有的TVS保护电路，在开路基极结构中使用垂直的NPN或PNP双极晶体管结构，以便双向闭锁。当利用TVS保护电源线时，TVS拥有很低的漏电流是非常重要的。流经TVS保护电路的漏电流会产生不必要的功率耗散。现有的高浪涌TVS保护电路通过提高双极晶体管的基极掺杂水平，降低了漏电流。然而，提高基极掺杂会增大双极晶体管的增益，由于较低的双极注入效率，而降低钳位电压。
发明内容
本发明的目的在于提供一种高浪涌瞬变电压抑制器，解决现有技术存在的问题。
本发明的技术方案提供了一种瞬变电压抑制器，其包括：
第一导电类型的半导体衬底，衬底为重掺杂；
第一导电类型的第一外延层，形成在衬底上，第一外延层具有第一厚度；
第二导电类型的第二外延层，形成在第一外延层上，第二导电类型与第一导电类型相反；
第一导电类型的第一掩埋层以及第二导电类型的第二掩埋层形成在第一外延层中，延伸到第二外延层，第二掩埋层形成在瞬变电压抑制器的中心部分；
第二导电类型的第一本体区，形成在瞬变电压抑制器中心部分的第二外延层的第一表面上；
第一导电类型的第一重掺杂区，形成在第二外延层第一表面上的第一本体区中；以及
第二导电类型的第三掩埋层的区域，形成在第一外延层中，从第二掩埋层开始延伸到半导体衬底，第三掩埋层的区域位于瞬变电压抑制器的中心部分，在第一重掺杂区下方，
其中半导体衬底连接到第一电极，第一重掺杂区连接到瞬变电压抑制器的第二电极。
可选地，第一掩埋层形成在第二掩埋层外围附近并且包围着第二掩埋层。
可选地，第二掩埋层形成在第一外延层中比第一掩埋层的结深度更深的结深处。
可选地，第三掩埋层和半导体衬底构成一个集电极-基极结，其第一击穿电压低于第二掩埋层和半导体衬底的结处的击穿电压。
可选地，所述的瞬变电压抑制器还包括：
第二导电类型的第二本体区，形成在第一重掺杂区和第一本体区的结处，第二本体区比第一本体区更加重掺杂。
可选地，第二本体区和第三掩埋层的区域在瞬变电压抑制器中心部分的水平方向上空间分布，水平方向平行于第二外延层的第一表面。
可选地，选择第三掩埋层的掺杂水平，使瞬变电压抑制器的击穿电压在正向尖峰方向上优化，选择第二本体区的掺杂水平，使瞬变电压抑制器的闭锁电压在反向尖峰方向上优化。
可选地，第三掩埋层包括分离的第一多个掺杂区，分布在第二掩埋层和半导体衬底的结处，第二本体区包括分离的第二多个掺杂区，分布在第一重掺杂区和第一本体区的结处，第一多个掺杂区与第二多个掺杂区在瞬变电压抑制器中心部分的水平方向上交替分开。
可选地，第一多个掺杂区和第二多个掺杂区形成带状，第一多个掺杂区和第二多个掺杂区在瞬变电压抑制器的中心部分形成交替的带状。
可选地，第一多个掺杂区和第二多个掺杂区作为中心圆，第一多个掺杂区和第二多个掺杂区在瞬变电压抑制器的中心部分形成交替圆。
可选地，所述的瞬变电压抑制器，还包括：
第一沟槽隔离结构，包围着瞬变电压抑制器的有源区，以提供瞬变电压抑制器的隔离。
可选地，第一沟槽隔离结构包括形成沟槽，延伸到第一掩埋层。
可选地，所述的瞬变电压抑制器还包括：
第一导电类型的沉降区，形成在瞬变电压抑制器的有源区中，靠近第一沟槽隔离结构，沉降区延伸到第一掩埋层；以及
第二导电类型的第二重掺杂区，形成在第二外延层的第一表面上，并且与沉降区交界。
可选地，所述的瞬变电压抑制器还包括：
第二沟槽隔离结构，形成在瞬变电压抑制器的有源区中，包围着瞬变电压抑制器的一部分有源区，第二沟槽隔离结构形成在沉降区和第一重掺杂区之间，沉降区形成在第一沟槽隔离结构和第二沟槽隔离结构之间，
其中第二沟槽隔离结构保护瞬变电压抑制器不受来自沉降区和第二重掺杂区之间的结的横向注入的影响。
可选地，第二沟槽隔离结构包括形成沟槽，至少延伸到第二外延层中。
可选地，第二沟槽隔离结构与沉降区分开。
可选地，沉降区和第二重掺杂区形成在距离第一重掺杂区第一距离的地方，选择第一距离，以保护瞬变电压抑制器不受沉降区和第二重掺杂区之间的结的横向注入的影响。
可选地，第二导电类型的第二重掺杂区电连接到瞬变电压抑制器的第二电极。
可选地，第三掩埋层延伸到第一掩埋层，形成在第二掩埋层外围附近，并且包围着第二掩埋层。
可选地，所述的瞬变电压抑制器还包括：
第二导电类型的第二本体区，形成在第二重掺杂区和第一本体区的结处，第二本体区比第一本体区更加重掺杂，第二本体区与沉降区交界。
可选地，选择第三掩埋层的掺杂水平，以优化瞬变电压抑制器在正向尖峰方向上的击穿电压，选择第二本体区的掺杂水平，以优化瞬变电压抑制器在反向尖峰方向上的闭锁电压。
可选地，所述的瞬变电压抑制器还包括：
第二沟槽隔离结构，形成在瞬变电压抑制器的有源区中，包围着瞬变电压抑制器的一部分有源区，第二沟槽隔离结构形成在沉降区和第一重掺杂区之间，沉降区形成在第一沟槽隔离结构和第二沟槽隔离结构之间，
其中第一沟槽隔离结构包括形成沟槽，延伸到第一掩埋层的一部分，第二沟槽隔离结构包括形成沟槽，延伸到第一掩埋层的另一部分。
可选地，第一掩埋层形成在第一外延层中，比第二掩埋层的结深度更浅的地方。
可选地，第一掩埋层延伸到半导体衬底中。
本发明的技术方案提供一种瞬变电压抑制器，其包括：
第一导电类型的半导体衬底，衬底为重掺杂；
第一导电类型的第一外延层，形成在衬底上，第一外延层具有第一厚度；
第二导电类型的第一掺杂区，形成在第一外延层中，第二导电类型与第一导电类型相反，第一掺杂区至少形成在瞬变电压抑制器的中心部分；
第一导电类型的第一重掺杂区，形成在第一掺杂区中，在第一外延层的第一表面上；
第二导电类型的第一本体区，形成在第一重掺杂区和第一掺杂区的结处，第一本体区比第一掺杂区更加重掺杂；以及
第二导电类型的第二掺杂区，形成在第一外延层中，从第一掺杂区延伸到半导体衬底，第二掺杂区位于瞬变电压抑制器的中心部分，在第一重掺杂区下方，第一本体区和第二掺杂区在瞬变电压抑制器中心部分的水平方向上空间分布，水平方向平行于第一外延层的第一表面，
其中半导体衬底连接到第一电极，第一重掺杂区连接到瞬变电压抑制器的第二电极。
可选地，第一掺杂区包括第二导电类型的全面掺杂区。
可选地，第一掺杂区包括第二导电类型的第一掩埋层，形成在半导体衬底上，以及第二导电类型的第二本体区，形成在第一掩埋层上，第二本体区比第一本体区更加重掺杂，第一重掺杂区形成在第二本体区中。
可选地，第二掺杂区包括第二导电类型的第二掩埋层区，第二掩埋层区从第一掩埋层开始延伸到半导体衬底中。
可选地，所述的瞬变电压抑制器还包括：
形成第一沟槽隔离结构，包围着瞬变电压抑制器的有源区，以提供瞬变电压抑制器的隔离。
本发明的技术方案提供一种瞬变电压抑制器瞬变电压抑制器器件，包括：
第一导电类型的半导体衬底，衬底为重掺杂；
第一导电类型的第一外延层，形成在衬底上，第一外延层具有第一厚度；
第二导电类型的第一掺杂区，形成在第一外延层中，第二导电类型与第一导电类型相反，第一掺杂区至少形成在瞬变电压抑制器的中心部分；
第一导电类型的第一重掺杂区，形成在第一掺杂区中，在第一外延层的第一表面上；
第二导电类型的第二掺杂区，从第一掺杂区开始延伸到半导体衬底中，第二掺杂区位于瞬变电压抑制器的有源区中，并且第二掺杂区比第一掺杂区更加重掺杂；
第二导电类型的第二重掺杂区，形成在第一外延层的第一表面上，并且与第一重掺杂区分隔开，第二重掺杂区短接至第一重掺杂区；以及
第二导电类型的第一本体区，形成在第二重掺杂区和第一掺杂区的结处，第一本体区比第一掺杂区更加重掺杂。
可选地，第一掺杂区包括第二导电类型的全面掺杂区。
可选地，第一掺杂区包括第二导电类型的第一掩埋层，形成在半导体衬底中，以及第二导电类型的第二本体区，形成在第一掩埋层上，第二本体区比第一半导体更加重掺杂，第一重掺杂区形成在第二本体区中。
可选地，第二掺杂区包括第二导电类型的第二掩埋层的区域，第二掩埋层的区域从第一掩埋层开始延伸到半导体衬底中，并且形成在瞬变电压抑制器的整个有源区中，在第二重掺杂区下方延伸到第一重掺杂区。
可选地，选择第二掩埋层的掺杂水平，以优化瞬变电压抑制器在正向尖峰方向上的击穿电压，选择第一本体区的掺杂水平，以优化瞬变电压抑制器在反向尖峰方向上的闭锁电压。
可选地，所述的瞬变电压抑制器还包括：
形成第一沟槽隔离结构，包围着瞬变电压抑制器的有源区，以提供瞬变电压抑制器的隔离。
可选地，所述的瞬变电压抑制器还包括：
第二沟槽隔离结构，形成在瞬变电压抑制器的有源区中，包围着瞬变电压抑制器的一部分有源区，第二沟槽隔离结构形成在第一重掺杂区和第二重掺杂区之间，第二重掺杂区形成在第一沟槽隔离结构和第二沟槽隔离结构之间。
可选地，第二沟槽隔离结构延伸到半导体衬底中，以隔离瞬变电压抑制器的有源区。
本发明的高浪涌瞬变电压抑制器，具有以下效果：
一种双向瞬态电压抑制器配置成一个NPN双极晶体管，引入优化的集电极-基极结，实现了雪崩模式击穿。在某些实施例中，双向瞬变电压抑制器配置成一个NPN双极晶体管，引入单独优化的集电极-基极和发射极-基极结，带有空间分布的优化的结。优化的集电极-基极和发射极-基极结都能实现雪崩模式击穿，以提高晶体管的击穿电压。还可选择，单向瞬变电压抑制器配置成一个NPN双极晶体管，其PN结二极管在反向偏压方向上并联到受保护的节点上，并且引入单独优化的双极晶体管的集电极-基极结和二极管的p-n结。
附图说明
以下的详细说明及附图提出了本发明的各个实施例。
图1表示在本发明的实施例中，单向TVS保护器件的电路图。
图2表示在本发明的实施例中，双向TVS保护器件的电路图。
图3包括图3a，表示依据本发明的第一实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。
图4表示依据本发明的第二实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。
图5表示在某些实施例中，图4所示的一部分TVS器件的俯视图。
图6表示依据本发明的第三实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。
图7表示在某些实施例中，图6所示的一部分TVS器件的俯视图。
图8表示依据本发明的第四实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。
图9表示在某些实施例中，图8所示的一部分TVS器件40的俯视图。
图10包括图10a，表示依据本发明的第一实施例，带有单独优化的集电极-基极和p-n结的单向TVS器件的剖面图。
图11表示表示依据本发明的第二实施例，带有单独优化的集电极-基极和p-n结的单向TVS器件的剖面图。
图12表示在某些实施例中，图11所示的一部分TVS器件60的俯视图。
图13表示依据本发明的第五实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。
图14表示依据本发明的第六实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。
图15表示依据本发明的第三实施例，带有单独优化的集电极-基极和p-n结的单向TVS器件的剖面图。
图16表示依据本发明的第四实施例，带有单独优化的集电极-基极和p-n结的单向TVS器件的剖面图。
具体实施方式
本发明可以以各种方式实现，包括作为一个工艺；一种器件；一个系统；一种物质合成物；一个嵌入在计算机可读取存储介质中的计算机程序产品；和/或一个处理器，例如一个对存储在和/或由耦合到处理器上的内存提供的说明而配置的处理器。在本说明书中，这些实现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明的范围内变换所述工艺步骤的顺序。除非特别说明，否则处理器或内存等用于进行配置任务的在特定时间临时配置元件，或用于执行任务而制造的专用元件。文中所用的术语“处理器”是指一种或多种器件、电路和/或处理核心，用于处理计算机程序指令等数据。
本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部分细节或全部细节，依据权利要求书，就可以实现本发明。为了简便，本发明相关技术领域中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。
在本发明的实施例中，双向瞬变电压抑制器(TVS)包括一个NPN双极晶体管引入了一个优化的集电极-基极结，实现了雪崩模式击穿。在一个可选实施例中，双向瞬变电压抑制器(TVS)包括一个NPN双极晶体管，引入单独优化的集电极-基极和发射极-基极结，带有空间分布的优化结。优化的集电极-基极和发射极-基极结都实现了雪崩模式击穿，以提高晶体管的击穿电压。NPN双极晶体管是一个开路基极结构，其基极电阻耦合到PN结二极管上，PN结二极管以反向偏置方向耦合到受保护的节点上。在某些实施例中，优化的集电极-基极结将优化的发射极-基极结水平插入到半导体衬底中。在这种情况下，TVS器件结构实现了两个并联NPN双极晶体管的等效电路，NPN双极晶体管的正尖峰电压和负尖峰电压进行了单独优化。本发明所述的双向TVS器件利用很低的漏电流和稳定的钳位电压，实现了双向高浪涌保护。另外，本发明所述的双向TVS实现了可调节的击穿电压，允许击穿电压对要保护的电子器件做出优化。
在本发明的实施例中，单向瞬变电压抑制器(TVS)配置成一个NPN双极晶体管，其并联的PN结二极管与受保护节点的偏置方向相反，并且引入单独优化的双极晶体管的集电极-基极结以及二极管的p-n结。NPN双极晶体管处于开路基极结构中，其基极电阻耦合到参考电势，PN结二极管的阳极耦合到参考电势。在这种情况下，TVS器件包括NPN双极晶体管和PN结二极管，NPN双极晶体管和PN结二极管都单独优化，用于正尖峰电压和负尖峰电压，两个电压都带有雪崩模式击穿。本发明所述的单向TVS器件利用很低的漏电流和稳定的钳位电压，实现了高浪涌保护。另外，本发明所述的单向TVS实现了可调节的击穿电压，允许击穿电压对要保护的电子器件进行优化。
在本说明书中，瞬变电压抑制器(TVS)是指耦合的一种保护器件或保护电路，用于保护集成电路节点(“受保护的节点”)不受过电压瞬变情况影响，例如电压浪涌或电压尖峰等。当受保护节点上的浪涌电压超过TVS器件的击穿电压时，TVS器件会将受保护节点上的多余电流进行分流。TVS器件通常将受保护节点处的电压钳位在远低于电压浪涌的电压值以下的钳位电压，同时安全地传导出浪涌电流。
TVS器件可以是一个单向器件，也可以是一个双向器件。单向TVS器件具有一个非对称的电流-电压属性，通常用于保护单向信号的电路节点——也就是说，信号始终高于或低于特定的参考电压，例如地电压。例如，单向TVS器件可以用于保护常用信号是从0V到5V正电压的电路节点。另一方面，双向TVS器件具有对称的电流-电压属性，通常用于保护双向信号的电路节点，或者具有高于和低于参考电压(例如地电压)的电压电平。例如，双向TVS器件可以用于保护常用信号在地电压以上和地电压以下(从-12V到12V)对称变化的电路节点。在这种情况下，双向TVS保护电路节点不受低于-12V或高于12V浪涌电压的影响。
在运行过程中，当受保护节点处的电压低于TVS器件的击穿电压(有时也称为反向关断电压)时，除了可能的漏电流之外，TVS器件处于闭锁模式并且不导电。也就是说，当受保护节点处的电压在受保护节点处的工作电压范围内时，除了很低的漏电流之外，TVS器件是不导电的并且处于闭锁模式。当电压瞬变时，TVS器件进入导电模式，将电压钳制在受保护的节点处，同时传导与电压瞬变有关的电流。
在一个示例中，受保护的电子器件具有5V的工作电压，制备TVS期间的击穿电压为6至7.5V。因此，受保护节点处的电压超过6至7.5V的击穿电压，将触发TVS器件传导来自受保护节点处的电压，同时将受保护节点处的钳制在钳位电压。在本发明的实施例中，TVS器件的击穿电压可以调节，以适应受保护的电子器件的工作电压值。
在本发明的实施例中，本发明所述的单向或双向TVS器件耦合到电子器件的受保护节点上，为电子器件提供系统级浪涌保护。在本说明书中，受保护节点可以是电子器件的电源线或电源引脚，以及电子器件的数据引脚或输入-输出(I/O)引脚。在一个示例中，本发明所述的TVS器件耦合到在印刷电路板电平或在电子器件的连接器上的电子器件的电源线或电源引脚上，作为受保护的节点。在另一个示例中，依据国际电工委员会标准IEC610004-5，规定的高浪涌保护，以抵抗8us上升时间和20us脉冲宽度的浪涌脉冲，TVS器件提供高浪涌保护。
图1表示在本发明的实施例中，一种单向TVS保护器件的电路图。参见图1，单向TVS保护器件1(“TVS器件”)配置成一个NPN双极结型晶体管(NPN晶体管Q1)，在反向偏压方向上与一个PN结二极管D1并联。NPN晶体管Q1的集电极连接到受保护的节点2，而NPN晶体管Q1的发射极连接到参考电势，通常是地电势。NPN晶体管Q1处于开路基极结构中，但是NPN晶体管的基极电阻偏置到地电势。同时，PN结二极管D1具有一个阳极，连接到地电势，阴极连接到受保护的节点2。受保护的节点2可以是耦合电子器件的一个电源节点或一个数据引脚或I/O引脚。
图2表示在本发明的实施例中，双向TVS保护器件的电路图。参见图2，双向TVS保护器件5(“TVS器件”)配置成一个NPN双极结型晶体管(NPN晶体管Q2)，在开路基极结构中，其基极电阻耦合到一个PN结二极管，PN结二极管在反向偏压方向上连接到受保护节点。NPN晶体管Q2的集电极连接到受保护的节点6，而NPN晶体管Q2的发射极连接到参考电势，通常是地电势。NPN晶体管Q2的基极电阻耦合到PN结二极管D2的阳极，二极管D2的阴极连接到受保护的节点6上。受保护的节点6可以是耦合电子器件的一个电源节点或一个数据引脚或I/O引脚。在本发明的实施例中，NPN晶体管Q2的集电极-基极结和发射极-基极结单独优化，并且空间分布，以降低NPN双极晶体管的击穿电压触发，在正向尖峰方向(正尖峰)和反向尖峰方向(负尖峰)上。
要说明的是，用于制备本发明所述的TVS器件的双极晶体管结构，本来是对称的，集电极和发射极端是可以互换的。使用集电极和发射极的说法是指TVS器件的特定电极或端口，仅用于解释说明，不用于局限。确切地说，如果双极晶体管端口互换的话，TVS器件在受保护的节点处可以承受正或负瞬变，TVS器件可以对正或负极性的瞬变做出响应。
图3包括图3a，表示依据本发明的第一实施例，带有空间分布和单独优化的集电极-发射极和发射极-基极结的双向TVS器件的剖面图。参见图3，双向TVS器件(“TVS器件10”)形成在重掺杂的N+衬底102上。轻掺杂的N-型外延层(“N-外延层104”)形成在N+衬底102上。N-型掩埋层(NBL)106和P-型掩埋层(PBL)108形成在N-外延层104上。P-型掩埋层108形成在TVS器件的中心部分或有源区中，而N-型掩埋层106形成在P-型掩埋层108的外围附近，作为隔离势垒。在某一实施例中，N-型掩埋层106是利用重N-型掺杂物(例如锑(Sb))制成的，P-型掩埋层108由硼(B)制成的。因此，P-型掩埋层108可以形成在比N-型掩埋层106更深的结深处。
轻掺杂P-型外延层(“P-型外延层112”)形成在N-外延层104以及N-型掩埋层106和P-型掩埋层108上。P-本体区114形成在P-型外延层112中，例如通过离子注入和驱进。P-本体区114比P-型外延层112更加重掺杂。重掺杂N+区116形成在P-本体区114中，以完成NPN双极晶体管。
这样一来，TVS器件10配置成一个NPN双极晶体管，包括一个由N+衬底102形成的集电极、一个由P-型掩埋层108、P-型外延层112和P-本体区114形成的基极以及一个由N+区116形成的发射极。电介质层118形成在半导体结构上方，以覆盖和保护半导体器件。一个开口形成在电介质层118中，一个发射极电极122形成在开口中，用于与N+区116形成欧姆接触。用于与N+衬底102形成电接触的集电极电极120，也形成在衬底背面。发射极电极122和集电极电极120通常由金属层等导电材料制成。在本发明的实施例中，集电极电极120和发射极电极122可以互换，也可以指TVS器件的第一和第二电极。
在本说明书中，TVS器件10由沟槽隔离结构111隔开，使得相同的TVS器件的一个阵列可以形成在衬底上，或者TVS器件可以带有其他器件，以实现集成电路所需的保护电路。在本实施例中，制备一个延伸到N-型掩埋层106上的沟槽111，以隔离TVS器件10，沟槽内衬氧化层109，并用多晶硅层110填充。在其他实施例中，可以使用氧化物填充沟槽隔离结构。在图3中，两个沟槽隔离结构111表示在TVS器件的两边上。在实际的结构中，沟槽隔离结构111可以是一个单独的沟槽隔离结构，包围着TVS器件的中心部分和有源区。
TVS器件10还包括N+沉降区128，以便将N-型掩埋层106连接到形成在半导体结构表面上的一个重掺杂的P+区126上。P+区126保持浮动，或者没有电连接到或偏置到任意电势上。通过使用N+沉降区128，集电极-基极结击穿被提高到半导体结构的背面，在N+沉降区128和P+区126之间的结合处。确切地说，随着受保护节点120比参考节点122更加正向偏置，N+沉降区到P+结决定了正向尖峰方向上的击穿电压，参考节点122处于本实施例中的地电势。在图3中，两个N+沉降区128和P+区126可以是一个单独结构，包围着TVS器件的中心部分或有源区。
在TVS器件10中，N+沉降区128形成在TVS器件的外围，额外的沟槽隔离结构130用于使N+沉降区128与TVS器件的有源区隔离，TVS器件的有源区由N+区116限定。沟槽隔离结构130用于终止N+沉降区/P+结横向注入到TVS器件的发射极-基极区中。在本实施例中，沟槽隔离结构130是带有电介质侧壁的多晶硅填充沟槽。在其他实施例中，沟槽隔离结构130可以是氧化物填充沟槽。然而，在另一个实施例中，水平隔离可以通过增大N+沉降区128和N+区116之间的距离完成，代替使用沟槽隔离。使用沟槽隔离结构130是可选的，在其他实施例中可以省略。另外，沟槽隔离结构130可以作为单独的沟槽隔离结构，包围着TVS器件的有源区的内部。
另外，在TVS器件10中，掩埋的P-本体区由P-本体1区124构成，P本体1区124形成在N+区116和P-本体区114的结处。P-本体1区124比P-本体区114更加重掺杂，P-本体1区124形成在N+/P-本体结处，作为掺杂区的一个岛。在其他实施例中，制备P-本体1区124是通过在结深处注入P-型掺杂区，然后退火。P-本体1区124具有推动N+至P-本体结的击穿，发生在掩埋结处，而不是在半导体结构的表面发生。发生在半导体结构表面或表面附近的击穿有时并不好控制。然而，发生在掩埋结处(例如N+至P-本体1结)的击穿，可以更好地控制，因此更加有必要。
在运行过程中，当受保护的节点120比参考节点122(地电势)更加反向偏置时，这等效于参考节点122比受保护节点120更加正向偏置，N+至P-本体1掩埋结决定了闭锁模式下的击穿电压，在反向尖峰方向上。P-本体1区124用于初始化击穿，强制击穿发生在掩埋N+/P-本体1结处。与此同时，结的效率被P-本体1区外部的轻掺杂P-本体区114提高。也就是说，P-本体区114比P-本体1区124更加重掺杂，注入效率在较重掺杂的P-本体区114和N+区116形成的掩埋结处得到了提高。一旦发生击穿时，N+至P-本体结将承受击穿动作。
在TVS器件10中，击穿电压由集电极-基极结决定——也就是说，N+衬底102和P-掩埋层108之间的间距以及衬底和P-掩埋层的掺杂浓度。在本实施例中，TVS器件包括一个P-型掺杂区132，形成在P-型掩埋层108和N+衬底102的结处。在一个实施例中，P-型掺杂区132作为P-型掩埋层区域，表示为PBL 2区。PBL 2区132比P-型掩埋层108更加重掺杂，并且作为掺杂区的一个岛，形成在PBL和N+衬底结处。通过增大P-型掺杂的PBL 2区，集电极-基极结的雪崩击穿性能得到了提高，降低了TVS器件在正向尖峰方向上的击穿电压。
这样一来，TVS器件10包括一个NPN双极晶体管，带有单独优化的集电极-基极结和发射极-基极结。更确切地说，TVS器件10包括PBL 2区132，优化晶体管的集电极-基极结，并且包括P-本体1区124，优化晶体管的发射极-基极结。TVS器件10的一个突出特点是优化的集电极-基极和发射极-基极结都空间分布在TVS器件的有源区中。在图3所示的实施例中，PBL 2区132形成在水平远离P-本体1区124的地方，使得两个区域在从半导体结构顶部到底部的垂直方向上没有对齐。由于空间分两个优化区域，TVS器件10构成两个并联的NPN双极晶体管的等效电路，等效电路对于正向和负向尖峰瞬变电压单独优化。
图3a表示图3所示的TVS器件10的等效电路。参见图3a，TVS器件10可以看作一个NPN双极晶体管Q2A和一个NPN双极晶体管Q2B的并联。每个双极晶体管都有它的基极，通过P-外延层和P-本体区114电阻耦合到P+区126上，作为二极管D2的阳极。二极管D2的阴极由N+沉降区128构成，并通过N-型掩埋层106和N+衬底102连接到受保护的节点上。NPN双极晶体管Q2A具有其集电极-基极结，通过PBL 2区132优化，其中PBL 2区和N+衬底结决定了TVS器件在正向尖峰方向上的击穿电压——也就是说，受保护节点相当于参考节点或地节点来说更加正向偏置。同时，NPN双极晶体管Q2B具有其发射极-基极结，通过P-本体1区124优化，其中P-本体1区和N+116结决定了TVS器件在正向尖峰方向上的击穿电压——也就是说，受保护节点相当于参考节点或地节点来说更加负向偏置。由于PBL 2区132和P-本体1区124的空间分离，TVS器件10用作一对并联的双极晶体管，带有单独优化的击穿电压性能设计，以单独提高正向和反向尖峰属性。
在本发明的可选实施例中，图3所示的TVS器件可以只引入PBL 2区132，以优化TVS器件NPN双极晶体管的集电极-基极结。
图4表示依据本发明的第二实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS期间的剖面图。参见图4，TVS器件20的配置方式除了制成P-本体1区和PBL 2区之外，其他都与图3所示的TVS器件10类似。在图3所示的TVS器件10中，一个单独的P-本体1区和一个单独的PBL 2区与两个相互分隔开的区域一起使用。在图4所示的TVS器件20中，掩埋P-本体结由多个P-本体1区124构成，形成在N+区116和P-本体区114的结处。P-本体1区124比P-本体区114更加重掺杂，并且作为分散在N+/P-本体结处分离的掺杂区岛。在某些实施例中，P-本体1区124呈长条形排布在N+/P-本体结处。与此同时，PBL 2区由多个PBL 2区132构成，在P-型掩埋层108岛与N+衬底102的结处。PBL 2区132比P-型掩埋层108更加重掺杂，作为分散在PBL/N-衬底结处分离的掺杂区岛。在某些实施例中，PBL 2区132呈长条形排布在PBL/N-衬底结处。
在本发明的实施例中，P-本体1区124和PBL 2区132相互隔开分布。确切地说，在本实施例中，P-本体1区124和PBL2区132相互隔开或交互交替形成。在实际的实施例中，P-本体1区124和PBL 2区132可以利用不同的形状配置，以构成空间分布的间隔结构。图5表示在某些实施例中，图4所示的一部分TVS器件20的俯视图。参见图5，TVS器件20包括一个有源区，被沟槽隔离结构130包围。PBL 2区132和P-本体1区124在有源区内作为交替带。这样一来，单独优化的集电极-基极结和发射极-基极结相互隔开，并且穿过TVS器件的有源区空间分布。
图6表示依据本发明的第三实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。参见图6，TVS器件30除了制成P-本体1区和PBL 2区之外，其他都与图4所示的TVS器件20的配置方式类似。在图6所示的TVS器件20中，P-本体1区124和PBL2区132在中心圆里间隔开，如图7所示。图7表示在某些实施例中，图6所示的一部分TVS器件30的俯视图。参见图7，TVS器件30包括一个有源区，被沟槽隔离结构130包围着。PBL2区132和P-本体1区124都在有源区内作为中心圆。确切地说，PBL2区132构成一个内圆，被P-本体1区124包围着，P-本体1区124被第二个PBL2区132包围着。这样一来，单独优化的集电极-基极结和发射极-基极结都隔开，并穿过TVS器件的有源区空间分布。
图8表示依据本发明的第四实施例，带有空间分布和单独优化的集电极-基极和发射极基极结的双向TVS器件的剖面图。参见图8，TVS器件40除了制成P-本体1区和PBL2区之外，其他都与图6所示的TVS器件30的配置方式相同。在图8所示的TVS器件40中，P-本体1区124和PBL2区132在中心圆中隔开，如图9所示。图9表示在某些实施例中，图8所示的一部分TVS器件40的俯视图。参见图9，TVS器件40包括一个有源区，被沟槽隔离结构130包围着。PBL2区132和P-本体1区124在有源区内作为中心圆。在本实施例中，P-本体1区124构成一个内环，然后这个内环被PBL2区132包围着。这样一来，单独优化的集电极-基极结和发射极-基极结都隔开，并穿过TVS器件的有源区空间分布。
图10包括图10a，表示依据本发明的第一实施例，带有单独优化的集电极-基极结和p-n结的剖面图。参见图10，一个单向TVS器件(“TVS器件50”)形成在重掺杂的N+衬底102上。一个轻掺杂的N-型外延层(“N-外延层104”)形成在N+衬底102上。N-型掩埋层(NBL)106和P-型掩埋层(PBL)108形成在N-外延层104上。P-型掩埋层108形成在TVS器件的中心部分或有源区中，同时N-型掩埋层106形成在P-型掩埋层108的外围附近，作为一个隔离势垒。在某些实施例中，N-型掩埋层106是利用重N-型掺杂物(例如锑(Sb))制成的，P-型掩埋层108是利用硼(B)制成的。因此，P-型掩埋层108可以形成在比N-型掩埋层106更深的结深处。
轻掺杂的P-型外延层(“P-型外延层112”)形成在N-外延层104以及N-型掩埋层106和P-型掩埋层108上。P-本体区114形成在P-型外延层112上，例如通过离子注入和驱进。P-本体1区114比P-型外延层112更加重掺杂。重掺杂的N+区116形成在P-本体区114中，以完成NPN双极晶体管。
这样一来，TVS器件50制成了一个NPN双极晶体管，包括一个由N+衬底102构成的集电极、一个由P-掩埋层108、P-型外延层112和P-本体区114构成的基极以及一个由N+区116构成的发射极。电介质层118形成在半导体结构上方，覆盖并保护半导体器件。一个开口形成在电介质层118中，一个发射极电极122形成在开口中，用于与N+区116欧姆接触。用于电接触岛N+衬底102上的集电极电极120，也形成在衬底背面。发射极电极122和集电极电极120通常都由金属层等导电材料制成。
在本说明书中，TVS器件50被沟槽隔离结构111隔开，使得相同的TVS器件的一个阵列形成在衬底上，或者TVS器件可以带有其他器件，实现集成电路所需的保护电路。在本实施例中，制备延伸到N-型掩埋层106的沟槽111，使TVS器件50隔离，沟槽内衬氧化层109并用多晶硅层110填充。在其他实施例中，可以使用一个氧化物填充的隔离结构。在图10中，两个沟槽隔离结构111表示在TVS器件的两边上。在实际实施例中，沟槽隔离结构111可以是一个单独的沟槽隔离结构，包围着TVS器件的中心部分或有源区。
TVS器件50还包括一个N+沉降区128，将N-型掩埋层106连接到重掺杂的P+区126，P+区126形成在半导体结构的表面上。P+区126电连接到发射极电势，例如通过电介质层118中的一个接触开口连接到发射极电极122。也就是说，P+区126短接至N+区116，它们两个都连接到发射极电势。通过使用N+沉降区128，集电极-基极结击穿被提高到半导体结构的表面，在N+沉降区128和P+区126之间的结处。确切地说，N+沉降区到P+结决定了正向尖峰方向上的击穿电压，受保护的节点120比参考节点122更加正向偏置，参考节点122在本实施例中是地电势。在图10中，两个N+沉降区128和P+区126表示在TVS器件的任一边上。在实际的实施例中，N+沉降区128和P+区126可以是一个单独的结构，包围着TVS器件的中心部分或有源区。
在TVS器件50中，N+沉降区128形成在TVS器件的外围，额外的沟槽隔离结构130用于隔开N+沉降区128和TVS器件的有源区，TVS器件的有源区由N+区116限定。沟槽隔离结构130用于终止从N+沉降区/P+结横向注入到TVS器件的发射极-基极区内。在本实施例中，沟槽隔离结构130是带有电介质侧壁的多晶硅填充沟槽。在其他实施例中，沟槽隔离结构130可以是氧化物填充沟槽。另外，在本实施例中，额外的N-型掩埋层区域形成在沟槽隔离结构130下方。在本实施例中，N-型掩埋层106穿过P-型掩埋层108水平延伸。然而在另一个实施例中，水平隔离可以通过增大N+沉降区128和N+区116之间的距离来完成，代替使用沟槽隔离。另外，沟槽隔离结构130和形成在下方的N-型掩埋层区域，都可以利用一个单独的沟槽隔离结构制成，单独的沟槽隔离结构包围着TVS器件有源区的内部。
另外，在TVS器件50中，掩埋P-本体结由P-本体1区124构成，P-本体1区124形成在P-本体区114中，并且在P+区126和N+沉降区128的结处。P-本体1区124比P-本体区114更加重掺杂，但是比P+区126次重掺杂。在某些实施例中，P-本体1区124由P-型掺杂物的注入形成，在结深处，然后退火。在单向TVS器件50中，P+/P-本体1区和N+沉降区构成PN结二极管。在运行过程中，当受保护节点120比参考节点122(地电势)更加负偏置时，这等效于参考节点122比受保护的节点120更加正向偏置，N+沉降区到P-本体1掩埋结在反向尖峰方向上决定了闭锁模式下的击穿电压。
在TVS器件50中，击穿电压由集电极-基极结决定——也就是说，N+衬底102和P-型掩埋层108之间的距离以及衬底和P-型掩埋层的掺杂浓度。在本实施例中，TVS器件50包括一个P-型掺杂区132，形成在P-型掩埋层108和N+衬底102的结处。在一个实施例中，P-型掺杂区132作为一个P-型掩埋层区域，表示为PBL2区。PBL2 132比P-型掩埋层108更加重掺杂，并且穿过沟槽隔离结构111之间的整个有源区。在本实施例中，PBL2 132形成在比P-型掩埋层108更深的结深处。提供带有增大P-型掺杂的PBL2层132，集电极-基极结的雪崩击穿属性得到了提高，降低了正向尖峰方向上TVS器件的击穿电压。
这样一来，TVS器件50包括一个NPN双极晶体管和一个PN结二极管，带有单独优化的双极晶体管的集电极－基极结以及PN结二极管的p-n结。更确切地说，TVS器件50包括PBL2层132，优化晶体管的集电极-基极结，包括P-本体1区124，优化PN结二极管的p-n结。因此，TVS器件50构成一个NPN双极晶体管和一个PN结二极管的等效电路对于正向和负向尖峰瞬变电压，它们都是单独优化的。
图10a表示图10所示的TVS器件50的等效电路。参见图10a，TVS器件50可以看作是一个NPN双极晶体管Q1和一个PN结二极管D1并联。NPN双极晶体管Q1的基极，通过P-外延层和P-本体区114电阻耦合到P+区126以及发射极电极，发射极电极连接到地电势。二极管D1的阳极由P-本体1区124和P+区126构成，P+区126连接到发射极电极，发射极电极连接到地电势。二极管D1的阴极由N+沉降区128构成，并且通过N-型掩埋层106和N+衬底102连接到受保护的节点。NPN双极晶体管Q1具有其集电极-基极结，被PBL2区132优化，PBL2区和N+衬底结决定了TVS器件在正向尖峰方向上的击穿电压——也就是说受保护节点对于参考节点或地来说更加正向。与此同时，由P-本体1区和N+沉降区形成的p-n结决定了TVS器件在反向尖峰方向上的TVS器件的击穿电压——也就是说，受保护节点比参考节点或地更加负向。因此，TVS器件50用作双极晶体管和PN结二极管的并联，带有单独优化的击穿电压性能设计，以便单独提高正向和反向尖峰性能。
图11表示依据本发明的第二实施例，带有单独优化的集电极-基极结和p-n结的单向TVS器件的剖面图。参见图11，TVS器件60除了制成N-型掩埋层和沟槽隔离结构之外，其他的配置方式与图10所示的TVS器件50的配置方式相同。在图10所示的TVS器件50中，N-型掩埋层106仅部分延伸穿过P-型掩埋层108。在图11所示的TVS器件60中，N-型掩埋层106和沟槽隔离结构130延伸穿过P-型掩埋层108和PBL2区132，使得TVS器件的双极晶体管的有源区完全隔离。这样一来，双极晶体管有源区就形成在沟槽隔离结构130和N-型掩埋层部分106A之间。N-型掩埋层部分106A使NPN双极晶体管的有源区与PN结二极管完全隔离，PN结二极管形成在隔离结构111和130之间。即使PBL和PBL2的一部分位于沟槽隔离结构111和130之间的PN结二极管区域中，沟槽隔离结构111和130之间的PBL和PBL2也是虚拟区域，不会对TVS器件60的器件运行有贡献。
图12表示在某些实施例中，图11所示的一部分TVS器件60的俯视图。参见图12，TVS器件60包括一个晶体管有源区，被沟槽隔离结构130包围着。PBL2区132形成在晶体管有源区中并覆盖这晶体管有源区。TVS器件60还包括一个二极管有源区，形成在沟槽隔离结构130和111之间，被沟槽隔离结构111包围着。P-本体1区124形成在二极管有源区中，并覆盖二极管有源区。这样一来，单独优化的集电极-基极结和p-n结都形成在TVS器件各自的有源区中，以便单独优化双极晶体管和PN结二极管。
图13表示依据本发明的第五实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。图13表示没有使用P-型外延层的图3所示的TVS器件10的结构。参见图13，双向TVS器件(“TVS器件200”)形成在重掺杂的N+衬底102上。轻掺杂的N-型外延层(“N-外延层104”)形成在N+衬底102上。P-型掩埋层(PBL)108形成在N-外延层104上。P-型掩埋层108形成在TVS器件的中心部分或有源区中。P-本体区114形成在P-型掩埋层108上方的N-型外延层104中。重掺杂的N+区116形成在P-本体区114中，以完成NPN双极晶体管。
这样一来，TVS器件200配置成一个NPN双极晶体管，包括一个由N+衬底102形成的集电极，一个由P-型掩埋层108和P-本体区114形成的基极以及一个由N+区116形成的发射极。电介质层118形成在半导体结构上方，以覆盖和保护半导体器件。一个开口形成在电介质层118中，一个发射极电极122形成在开口中，以便于N+区116形成欧姆接触。集电极电极120用于与N+衬底102形成电接触，集电极电极120也形成在衬底背面。集电极电极122和发射极电极120通常都由金属层等导电材料制成。
在本说明书中，TVS器件200被沟槽隔离结构111隔开。在本实施例中，沟槽延伸到N+衬底102，以隔开TVS器件200，并且沟槽内衬氧化层109，用多晶硅层110填充。在其他实施例中，可以使用一个氧化物填充沟槽隔离结构。在图13中，两个沟槽隔离结构111表示在TVS器件的任一边上。在实际的实施例中，沟槽隔离结构111可以是一个单独的沟槽隔离结构，包围着TVS器件的中心部分或有源区。
在TVS器件200中，掩埋P-本体结由P-本体1区124构成，P-本体1区124形成在N+区116和P-本体区114之间的结处。P-本体1区124比P-本体区114更加重掺杂，并且作为掺杂区的岛在N+/P-本体结处。TVS器件200还包括一个P-型掺杂区132，形成在P-型掩埋层108和N+衬底102之间的结处。在一个实施例中，P-型掩埋层132作为P-型掩埋层区域，用PBL2区表示。PBL2区132比P-型掩埋层108更加重掺杂，并且作为掺杂区的岛在P-型掩埋层108和N+衬底结处。P-本体1区124和PBL2区132是空间分布的。由于两个优化区域的空间分布，因此TVS器件200构成两个并联的NPN双极晶体管的等效电路，对于正向和负向尖峰瞬变电压来说，两个双极晶体管都是单独优化的。
在本实施例中，所示的TVS器件200由一个单独的P-本体1区和一个单独的PBL2区构成。在其他实施例中，TVS器件200可以利用多个相间的P-本体1和PBL2区构成，其制备方式与图4-图9所示的配置方式相同。
图14表示依据本发明的第六实施例，带有空间分布和单独优化的集电极-基极和发射极-基极结的双向TVS器件的剖面图。参见图14，TVS器件210除了制成P-型掩埋层和P-本体区之外，其他的配置方式都与图13所示的TVS器件200的配置方式相同。在图13所示的TVS器件200中，形成分开的P-型掩埋层108和P-本体区114。在图14所示的TVS器件210中，利用全面P-型层115，代替分开的PBL和P-本体层。全面的P-型层115可以是一个全面的掺杂区，形成在N-外延层104的整个表面上。TVS器件210的剩余结构可以按照图13所示的相同的方式制备。
图15表示依据本发明的第三实施例，带有单独优化的集电极-基极结和p-n结的单向TVS器件的剖面图。图15表示没有使用P-型外延层，图10所示的TVS器件50的结构。参见图15，一个单向TVS器件(“TVS器件220”)形成在一个重掺杂的N+衬底102上。一个轻掺杂的N-型外延层(“N-外延层104”)形成在N+衬底102上。一个P-本体区114形成在P-型掩埋层108上方的N-外延层104中。一个重掺杂的N+区116形成在P-本体区114中，以完成NPN双极晶体管。
这样一来，TVS器件200就制备成一个NPN双极晶体管，包括一个由N+衬底102构成的集电极，一个由P-型掩埋层108和P-本体区114构成的基极以及一个由N+区116构成的发射极。电介质层118形成在半导体结构上方，以便覆盖和保护半导体器件。一个开口形成在电介质层118中，一个发射极电极122形成在开口中，以便于N+区116形成欧姆接触。集电极电极120用于与N+衬底102形成电接触，集电极电极120也形成在衬底背面。发射极电极122和集电极电极120通常都由金属层等导电材料制成。
在本说明书中，TVS器件220与沟槽隔离结构隔开。在本实施例中，沟槽延伸到N+衬底，以隔开TVS器件50，并且沟槽内衬氧化层109，用多晶硅层110填充。在其他实施例中，可以使用一个氧化物填充沟槽隔离结构。在图15中，两个沟槽隔离结构111表示在TVS器件的任一边上。在实际的实施例中，沟槽隔离结构111可以是一个单独的沟槽隔离结构，包围着TVS器件的中心部分或有源区。
TVS器件220还包括一个重掺杂的P+区126，形成在半导体结构的表面上，并且电连接到发射极电势，例如通过电介质层118中的一个接触开口，连接到发射极电极122。在TVS器件220中，利用额外的沟槽隔离结构130，使P+区126与TVS器件的有源区隔离，TVS器件的有源区由N+区116限定。另外，在TVS器件200中，掩埋P-本体结由P-本体1区124构成，P-本体1区124形成在P-本体区114中，并且在P+区126和P-本体区114的结处。P-本体1区124比P-本体区114更加重掺杂。这样一来，NPN双极晶体管有源区就形成在沟槽隔离结构130和PN结二极管之间，PN结二极管形成在隔离结构111和130之间。PN结二极管形成在P-型区(包括P+区126、P-本体1区124、P-本体区114以及P-掩埋层108)和N+衬底102之间的结处。
TVS 220还包括一个P-型掺杂区132，形成在P-型掩埋层108和N+衬底102之间的结处。在一个实施例中，P-型掺杂区132作为P-型掩埋层区，用PBL2区表示。在本实施例中，TVS器件220包括一个P-型掺杂区132，形成在P-型掩埋层108和N+衬底102之间的结处。在一个实施例中，P-型掺杂区132作为P-型掩埋层区，用PBL2区表示。PBL2区132比P-型掩埋层108更加重掺杂，并穿过沟槽隔离结构111之间的整个有源区形成。在本实施例中，PBL2区132形成在比P-型掩埋层108更深的结深处。沟槽隔离结构130延伸穿过PBL2区132的层，使PBL2区的层与沟槽隔离结构111和130之间的有源二极管区域隔离。这样一来，TVS器件220包括PBL2区132，优化双极晶体管的集电极-基极结，并且TVS器件220包括P-本体1区124，以优化PN结二极管的p-n结。
图16表示依据本发明的第四实施例，带有单独优化的集电极-基极结和p-n结的单向TVS器件的剖面图。参见图16，TVS器件230除了制成P-型掩埋层和P-本体区之外，其配置方式都与图15所示的TVS器件220的配置方式相同。在图15所示的TVS器件220中，形成单独的P-型掩埋层108和P-本体区114。在图16所示的TVS器件230中，利用全面的P-型层115，代替单独的PBL和P-本体层。全面的P-型层115形成在N-外延层104的整个表面上。TVS器件230的剩余部分可以按照图15所示的相同的配置方式制备。
在本发明的实施例中，单向或双向TVS器件的击穿电压，都可以通过调节掺杂基极区的掺杂水平来调节——P-本体区或P-本体1区或P-掩埋层或PBL2层。通过降低基极掺杂区的掺杂水平，TVS器件的击穿电压增大。在某些实施例中，可以增大P-型外延层(如果有的话)的厚度，从而增大击穿电压。
虽然为了表述清楚，以上内容对实施例进行了详细介绍，但是本发明并不局限于上述细节。实施本发明还有许多可选方案。文中的实施例仅用于解释说明，不用于局限。

Claims (34)

1.一种瞬变电压抑制器，其特征在于，包括：
第一导电类型的半导体衬底，衬底为重掺杂；
第一导电类型的第一外延层，形成在衬底上，第一外延层具有第一厚度；
第二导电类型的第二外延层，形成在第一外延层上，第二导电类型与第一导电类型相反；
第一导电类型的第一掩埋层以及第二导电类型的第二掩埋层形成在第一外延层中，延伸到第二外延层，第二掩埋层形成在瞬变电压抑制器的中心部分；
第二导电类型的第一本体区，形成在瞬变电压抑制器中心部分的第二外延层的第一表面上；
第一导电类型的第一重掺杂区，形成在第二外延层第一表面上的第一本体区中；以及
第二导电类型的第三掩埋层的区域，形成在第一外延层中，从第二掩埋层开始延伸到半导体衬底，第三掩埋层的区域位于瞬变电压抑制器的中心部分，在第一重掺杂区下方，
其中半导体衬底连接到第一电极，第一重掺杂区连接到瞬变电压抑制器的第二电极。
2.权利要求1所述的瞬变电压抑制器，其特征在于，第一掩埋层形成在第二掩埋层外围附近并且包围着第二掩埋层。
3.权利要求2所述的瞬变电压抑制器，其特征在于，第二掩埋层形成在第一外延层中比第一掩埋层的结深度更深的结深处。
4.权利要求1所述的瞬变电压抑制器，其特征在于，第三掩埋层和半导体衬底构成一个集电极-基极结，其第一击穿电压低于第二掩埋层和半导体衬底的结处的击穿电压。
5.权利要求1所述的瞬变电压抑制器，其特征在于，还包括：
第二导电类型的第二本体区，形成在第一重掺杂区和第一本体区的结处，第二本体区比第一本体区更加重掺杂。
6.权利要求5所述的瞬变电压抑制器，其特征在于，第二本体区和第三掩埋层的区域在瞬变电压抑制器中心部分的水平方向上空间分布，水平方向平行于第二外延层的第一表面。
7.权利要求5所述的瞬变电压抑制器，其特征在于，第三掩埋层包括分离的第一多个掺杂区，分布在第二掩埋层和半导体衬底的结处，第二本体区包括分离的第二多个掺杂区，分布在第一重掺杂区和第一本体区的结处，第一多个掺杂区与第二多个掺杂区在瞬变电压抑制器中心部分的水平方向上交替分开。
8.权利要求7所述的瞬变电压抑制器，其特征在于，第一多个掺杂区和第二多个掺杂区形成带状，第一多个掺杂区和第二多个掺杂区在瞬变电压抑制器的中心部分形成交替的带状。
9.权利要求7所述的瞬变电压抑制器，其特征在于，第一多个掺杂区和第二多个掺杂区作为中心圆，第一多个掺杂区和第二多个掺杂区在瞬变电压抑制器的中心部分形成交替圆。
10.权利要求1所述的瞬变电压抑制器，其特征在于，还包括：
第一沟槽隔离结构，包围着瞬变电压抑制器的有源区，以提供瞬变电压抑制器的隔离。
11.权利要求10所述的瞬变电压抑制器，其特征在于，第一沟槽隔离结构包括形成沟槽，延伸到第一掩埋层。
12.权利要求10所述的瞬变电压抑制器，其特征在于，还包括：
第一导电类型的沉降区，形成在瞬变电压抑制器的有源区中，靠近第一沟槽隔离结构，沉降区延伸到第一掩埋层；以及
第二导电类型的第二重掺杂区，形成在第二外延层的第一表面上，并且与沉降区交界。
13.权利要求12所述的瞬变电压抑制器，其特征在于，还包括：
第二沟槽隔离结构，形成在瞬变电压抑制器的有源区中，包围着瞬变电压抑制器的一部分有源区，第二沟槽隔离结构形成在沉降区和第一重掺杂区之间，沉降区形成在第一沟槽隔离结构和第二沟槽隔离结构之间，
其中第二沟槽隔离结构保护瞬变电压抑制器不受来自沉降区和第二重掺杂区之间的结的横向注入的影响。
14.权利要求13所述的瞬变电压抑制器，其特征在于，第二沟槽隔离结构包括形成沟槽，至少延伸到第二外延层中。
15.权利要求13所述的瞬变电压抑制器，其特征在于，第二沟槽隔离结构与沉降区分开。
16.权利要求12所述的瞬变电压抑制器，其特征在于，沉降区和第二重掺杂区形成在距离第一重掺杂区第一距离的地方，选择第一距离，以保护瞬变电压抑制器不受沉降区和第二重掺杂区之间的结的横向注入的影响。
17.权利要求12所述的瞬变电压抑制器，其特征在于，第二导电类型的第二重掺杂区电连接到瞬变电压抑制器的第二电极。
18.权利要求17所述的瞬变电压抑制器，其特征在于，第三掩埋层延伸到第一掩埋层，形成在第二掩埋层外围附近，并且包围着第二掩埋层。
19.权利要求17所述的瞬变电压抑制器，其特征在于，还包括：
第二导电类型的第二本体区，形成在第二重掺杂区和第一本体区的结处，第二本体区比第一本体区更加重掺杂，第二本体区与沉降区交界。
20.权利要求17所述的瞬变电压抑制器，其特征在于，还包括：
第二沟槽隔离结构，形成在瞬变电压抑制器的有源区中，包围着瞬变电压抑制器的一部分有源区，第二沟槽隔离结构形成在沉降区和第一重掺杂区之间，沉降区形成在第一沟槽隔离结构和第二沟槽隔离结构之间，
其中第一沟槽隔离结构包括形成沟槽，延伸到第一掩埋层的一部分，第二沟槽隔离结构包括形成沟槽，延伸到第一掩埋层的另一部分。
21.权利要求17所述的瞬变电压抑制器，其特征在于，第一掩埋层形成在第一外延层中，比第二掩埋层的结深度更浅的地方。
22.权利要求17所述的瞬变电压抑制器，其特征在于，第一掩埋层延伸到半导体衬底中。
23.一种瞬变电压抑制器，其特征在于，包括：
第一导电类型的半导体衬底，衬底为重掺杂；
第一导电类型的第一外延层，形成在衬底上，第一外延层具有第一厚度；
第二导电类型的第一掺杂区，形成在第一外延层中，第二导电类型与第一导电类型相反，第一掺杂区至少形成在瞬变电压抑制器的中心部分；
第一导电类型的第一重掺杂区，形成在第一掺杂区中，在第一外延层的第一表面上；
第二导电类型的第一本体区，形成在第一重掺杂区和第一掺杂区的结处，第一本体区比第一掺杂区更加重掺杂；以及
第二导电类型的第二掺杂区，形成在第一外延层中，从第一掺杂区延伸到半导体衬底，第二掺杂区位于瞬变电压抑制器的中心部分，在第一重掺杂区下方，第一本体区和第二掺杂区在瞬变电压抑制器中心部分的水平方向上空间分布，水平方向平行于第一外延层的第一表面，
其中半导体衬底连接到第一电极，第一重掺杂区连接到瞬变电压抑制器的第二电极。
24.权利要求23所述的瞬变电压抑制器，其特征在于，第一掺杂区包括全面的掺杂区，其形成在第一外延层的整个表面上；所述全面的掺杂区具有第二导电类型。
25.权利要求23所述的瞬变电压抑制器，其特征在于，第一掺杂区包括第二导电类型的第一掩埋层，形成在半导体衬底上，以及第二导电类型的第二本体区，形成在第一掩埋层上，第二本体区比第一本体区更加重掺杂，第一重掺杂区形成在第二本体区中。
26.权利要求25所述的瞬变电压抑制器，其特征在于，第二掺杂区包括第二导电类型的第二掩埋层区，第二掩埋层区从第一掩埋层开始延伸到半导体衬底中。
27.权利要求23所述的瞬变电压抑制器，其特征在于，还包括：
形成第一沟槽隔离结构，包围着瞬变电压抑制器的有源区，以提供瞬变电压抑制器的隔离。
28.一种瞬变电压抑制器，其特征在于，包括：
第一导电类型的半导体衬底，衬底为重掺杂；
第一导电类型的第一外延层，形成在衬底上，第一外延层具有第一厚度；
第二导电类型的第一掺杂区，形成在第一外延层中，第二导电类型与第一导电类型相反，第一掺杂区至少形成在瞬变电压抑制器的中心部分；
第一导电类型的第一重掺杂区，形成在第一掺杂区中，在第一外延层的第一表面上；
第二导电类型的第二掺杂区，从第一掺杂区开始延伸到半导体衬底中，第二掺杂区位于瞬变电压抑制器的有源区中，并且第二掺杂区比第一掺杂区更加重掺杂；
第二导电类型的第二重掺杂区，形成在第一外延层的第一表面上，并且与第一重掺杂区分隔开，第二重掺杂区短接至第一重掺杂区；以及
第二导电类型的第一本体区，形成在第二重掺杂区和第一掺杂区的结处，第一本体区比第一掺杂区更加重掺杂。
29.权利要求28所述的瞬变电压抑制器，其特征在于，第一掺杂区包括全面的掺杂区，其形成在第一外延层的整个表面上；所述全面的掺杂区具有第二导电类型。
30.权利要求28所述的瞬变电压抑制器，其特征在于，第一掺杂区包括第二导电类型的第一掩埋层，形成在半导体衬底中，以及第二导电类型的第二本体区，形成在第一掩埋层上，第二本体区比第一半导体更加重掺杂，第一重掺杂区形成在第二本体区中。
31.权利要求30所述的瞬变电压抑制器，其特征在于，第二掺杂区包括第二导电类型的第二掩埋层的区域，第二掩埋层的区域从第一掩埋层开始延伸到半导体衬底中，并且形成在瞬变电压抑制器的整个有源区中，在第二重掺杂区下方延伸到第一重掺杂区。
32.权利要求28所述的瞬变电压抑制器，其特征在于，还包括：
形成第一沟槽隔离结构，包围着瞬变电压抑制器的有源区，以提供瞬变电压抑制器的隔离。
33.权利要求32所述的瞬变电压抑制器，其特征在于，还包括：
第二沟槽隔离结构，形成在瞬变电压抑制器的有源区中，包围着瞬变电压抑制器的一部分有源区，第二沟槽隔离结构形成在第一重掺杂区和第二重掺杂区之间，第二重掺杂区形成在第一沟槽隔离结构和第二沟槽隔离结构之间。
34.权利要求33所述的瞬变电压抑制器，其特征在于，第二沟槽隔离结构延伸到半导体衬底中，以隔离瞬变电压抑制器的有源区。
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