CN101527324B - 双向低压穿通瞬态电压抑制二极管及其制作方法 - Google Patents
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Abstract
本发明涉及一种双向低压穿通瞬态电压抑制二极管，所述的二极管自下而上由五个区域构成硅片，硅片正面和背面均形成有金属电极，五个区域包括：第一区域为n型掺杂的n+衬底；第二区域为p型掺杂的p+埋层；第三区域为p型掺杂的p-外延层；第四区域为p型掺杂的p+扩散区；第五区域为n型掺杂的n+扩散区；其中，所述的第二区域横向覆盖半个第一区域；第三区域的一半在第一区域上，另一半在第二区域上；第四区域横向覆盖半个第三区域，且与第二区域的位置相对；第五区域的一半在第三区域上，另一半在第四区域上。所述二极管具有以下优点：低穿通击穿电压、低泄露电流、低电容、大电流钳位特性优越、抗表面击穿及正反向电特性一致。
Description
技术领域
本发明涉及半导体器件领域，具体涉及双向低压瞬态电压抑制器件的领域，为一种双向低压穿通瞬态电压抑制二极管及其制作方法。
背景技术
目前低工作电压的电子电路广泛应用于电子产业，随着电路的工作电压降低，意味着电路不被损伤时所承受的最大电压也在降低。为保护目前低电压工作的电路，尤其是工作在5V以下的电路，迫切需要采用低击穿电压的瞬态电压抑制器进行保护。
传统的过压保护器件之一是反偏应用的齐纳二极管。这种器件在5V以上的保护性能良好，但是当击穿电压降低到5V以下时，它具有非常大的泄漏电流和高的电容值。这些缺点增大它的功耗，并且限制器件工作的频率。
相比齐纳二极管，传统的单基区穿通二极管具有较小的泄漏电流和较低的电容，但是作为低电压的过压保护器件，它的大电流钳位特性差。
为改进传统的单基区穿通二极管的大电流钳位特性，SemTech公司提出了n+p+p-n+的穿通二极管结构的低压瞬态抑制器。这种器件相对于以前的器件，具有更小的泄漏电流、更低的电容以及更好的钳位特性。但是这种器件结构正反向不对称，造成它的电流电压特性正反向不对称。为此，要实现双向保护，SemTech公司用两个这种瞬态抑制器件方向并联组成双向过压保护的电路。这样用两个器件完成双向保护，不可避免增加了成本。
发明内容
本发明所要解决的技术问题在于提供一种双向低压穿通瞬态电压抑制二极管，不仅可以实现低泄漏电流、低钳位电压、低电容，还可以实现双向过压保护。
本发明所要解决的另一技术问题在于提供一种上述双向低压穿通瞬态电压抑制二极管的制作方法。
本发明解决上述技术问题所采取的技术方案是：一种双向低压穿通瞬态电压抑制二极管，所述的二极管自下而上由五个区域构成硅片，硅片正面和背面均形成有金属电极，五个区域包括：
第一区域为n型掺杂的n+衬底；
第二区域为p型掺杂的p+埋层；
第三区域为p型掺杂的p-外延层；
第四区域为p型掺杂的p+扩散区；
第五区域为n型掺杂的n+扩散区；
其中，所述的第二区域横向覆盖半个第一区域；第三区域的一半在第一区域上，另一半在第二区域上；第四区域横向覆盖半个第三区域，且与第二区域的位置相对；第五区域的一半在第三区域上，另一半在第四区域上。
在上述方案的基础上，所述第一区域的n+衬底掺杂浓度为1E18/cm3～2.5E18/cm3；第二区域的p+埋层峰值掺杂浓度为5E17/cm3～2E18/cm3，结深为0.5～1μm；第三区域的p-外延层掺杂浓度为5E13/cm3～5E16/cm3，厚度为0.5～4.0μm；第四区域的p+扩散区的峰值掺杂浓度为5E17/cm3～2E18/cm3，结深为0.5～2.0μm；第五区域的n+扩散区峰值掺杂浓度为5E18/cm3～5E20/cm3，结深为0.3～3.0μm。
针对上述的双向低压穿通瞬态电压抑制二极管的制作方法，包括下述步骤：
第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；
第二步：去掉硅表面的氧化层，在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；
第三步：在p-外延层上通过硼注入退火形成p+扩散区，p+扩散区与p+埋层位置相对，同时推动p+埋层向p-外延层及n+衬底扩散；
第四步：在具有p+扩散区的p-外延层上通过磷注入退火形成n+扩散区，该n+扩散区的一半在p-外延层上，另一半在p+扩散区上，制成硅片；
第五步：生长氧化层覆盖硅片正面，在硅片正面氧化层上刻孔、蒸铝形成金属电极；
第六步：在硅片背面形成金属电极，制成双向低压穿通瞬态电压抑制二极管，这样形成的穿通二极管在横向上分为两部分，而这两部分分别实现了器件的正反向保护作用。
针对述的双向低压穿通瞬态电压抑制二极管的另一制作方法，包括下述步骤：
第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；
第二步：在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；
第三步：采用n+扩散隔离区隔离器件有效区；
第四步：在p-外延层上通过硼注入退火形成p+扩散区，p+扩散区与p+埋层位置相对；
第五步：在具有p+扩散区的p-外延层上通过磷注入退火形成n+扩散区，该n+扩散区的一半在p-外延层上，另一半在p+扩散区上，制成硅片；
第六步：生长氧化层覆盖硅片正面，在硅片正面氧化层上刻孔、蒸铝形成金属电极；
针对述的双向低压穿通瞬态电压抑制二极管的再一制作方法，包括下述步骤：
第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；
第二步：在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；
第三步：在p-外延层上通过硼注入退火形成p+扩散区，p+扩散区与p+埋层位置相对；
第四步：在具有p+扩散区的p-外延层上通过磷注入退火形成n+扩散区，该n+扩散区的一半在p-外延层上，另一半在p+扩散区上，制成硅片；
第五步：利用光刻胶阻挡，采用深槽或台面工艺隔离器件有效区；
第六步：生长氧化层覆盖硅片正面，在硅片正面氧化层刻孔、蒸铝形成金属电极；
第七步：在硅片背面形成金属电极，制成双向低压穿通瞬态电压抑制二极管。
本发明的有益效果是：提供一种低穿通击穿电压、低泄露电流、低电容的双向低压穿通瞬态电压抑制二极管；提供一种大电流钳位特性优越的双向低压穿通瞬态电压抑制二极管；提供一种正反向结构对称的双向低压穿通瞬态电压抑制二极管；提供一种抗表面击穿的双向低压穿通瞬态二极管。
附图说明
图1为本发明的双向低压穿通瞬态电压抑制二极管的结构示意图。
图2为本发明的双向低压穿通瞬态电压抑制二极管的功能示意图。
图3.1为实施例1第一步的制造工艺结构示意图。
图3.2为实施例1第二步的制造工艺结构示意图。
图3.3为实施例1第三步的制造工艺结构示意图。
图3.4为实施例1第四步的制造工艺结构示意图。
图3.5为实施例1第五步的制造工艺结构示意图。
图3.6为实施例1第六步的制造工艺结构示意图。
图4.1为实施例2第一步的制造工艺结构示意图。
图4.2为实施例2第二步的制造工艺结构示意图。
图4.3为实施例2第三步的制造工艺结构示意图。
图4.4为实施例2第四步的制造工艺结构示意图。
图4.5为实施例2第五步的制造工艺结构示意图。
图4.6为实施例2第六步的制造工艺结构示意图。
图4.7为实施例2第七步的制造工艺结构示意图。
图5.1为实施例3第一步的制造工艺结构示意图。
图5.2为实施例3第二步的制造工艺结构示意图。
图5.3为实施例3第三步的制造工艺结构示意图。
图5.4为实施例3第四步的制造工艺结构示意图。
图5.5为实施例3第五步的制造工艺结构示意图。
图5.6为实施例3第六步及第七步的制造工艺结构示意图。
图6为实施例3的瞬态电压抑制二极管的纵向剖面图。
图7为实施例4的瞬态电压抑制二极管的纵向浓度分布图。
图8是实施例4的电流电压特性曲线1。
图9是实施例4的电流电压特性曲线2。
附图中标号说明
10，11，12，13，14-双向低压穿通瞬态电压抑制二极管
20-n+衬底 21-p+埋层 22-p-外延层
23-p+扩散区 24-n+扩散区 25-氧化层
26-金属电极 27-金属电极 28-深槽或台面
29-光刻胶 30-n+扩散隔离区
31-反向保护低压穿通二极管
32-正向保护低压穿通二极管
41-电流电压特性曲线1 42-电流电压特性曲线2
具体实施方式
请参阅图1为本发明的双向低压穿通瞬态电压抑制二极管的结构示意图所示，一种双向低压穿通瞬态电压抑制二极管，所述的二极管自下而上由五个区域构成硅片，硅片正面和背面均形成有金属电极26、27，五个区域包括：
第一区域为n型掺杂的n+衬底20；
第二区域为p型掺杂的p+埋层21；
第三区域为p型掺杂的p-外延层22；
第四区域为p型掺杂的p+扩散区23；
第五区域为n型掺杂的n+扩散区24；
其中，所述的第二区域p+埋层21横向覆盖半个第一区域n+衬底20；第三区域p-外延层22的一半在第一区域n+衬底20上，另一半在第二区域p+埋层21上；第四区域p+扩散区23横向覆盖半个第三区域p-外延层22，且与第二区域的位置相对p+埋层21；第五区域n+扩散区24的一半在第三区域p-外延层22上，另一半在第四区域p+扩散区23上。
所述第一区域的n+衬底20的n型掺杂浓度为1E18/cm3～2.5E18/cm3；第二区域的p+埋层21的p型峰值掺杂浓度为5E17/cm3～2E18/cm3，结深为0.5～1μm；第三区域的p-外延层22的p型掺杂浓度为5E13/cm3～5E16/cm3，厚度为0.5～4.0μm；第四区域的p+扩散区23的p型峰值掺杂浓度为5E17/cm3～2E18/cm3，结深为0.5～2.0μm；第五区域的n+扩散区24的n型峰值掺杂浓度为5E18/cm3～5E20/cm3，结深为0.3～3.0μm。
请参阅图2为本发明的双向低压穿通瞬态电压抑制二极管的功能示意图所示，n+衬底20、p+埋层21、p-外延层22及n+扩散区24构成反向保护低压穿通二极管31；衬底20、p-外延层22、p+扩散区23及n+扩散区24构成正向保护低压穿通二极管32。
通过良好工艺制造可以实现正反向低压穿通二极管的杂质掺杂浓度分布基本上对称，从而实现二极管的电特性的对称。
下面结合附图和实施方式对本发明的制作工艺进行进一步详述。
实施例1
请参阅图3.1～3.6所示，为实现本发明的双向低压穿通瞬态电压抑制二极管的制造工艺结构示意图，具体包括下述步骤：
第一步：如图3.1，在n+衬底20上的一半区域通过硼注入退火形成p+埋层21，p+埋层21横向覆盖半个n+衬底20，这个p型埋层作为反向穿通二极管的重掺杂基区，n型衬底作为反向保护低压穿通二极管31的发射区和正向保护低压穿通二极管32的集电区；
第二步：如图3.2，在具有p+埋层21的n+衬底20上生长轻掺杂的p-外延层22，该p-外延层22的一半在n+衬底20上，另一半在p+埋层21上，这个p型轻掺杂外延作为正向保护低压穿通二极管31和正向保护低压穿通二极管32的轻掺杂区；
第三步：如图3.3，在p-外延层22上通过硼注入退火形成p+扩散区23，p+扩散区23与p+埋层21位置相对，这个p型扩散区作为正向保护低压穿通二极管32的重掺杂基区；
第四步：如图3.4，在具有p+扩散区23的整个p-外延层22上通过磷注入退火形成重掺杂的n+扩散区24，该n+扩散区24的一半在p-外延层22上，另一半在p+扩散区23上，制成硅片，这个扩散区作为反向保护低压穿通二极管31的集电区，正向穿通二极管的发射区；
第五步：如图3.5，生长氧化层25覆盖硅片正面，在硅片正面氧化层25上刻孔、蒸铝形成金属电极26；
第六步：如图3.6，在硅片背面合金形成金属电极27，最终实现双向低压穿通瞬态电压抑制二极管11，可以直接作为双向低压瞬态电压抑制器件使用。
实施例2
请参阅图4.1～4.7所示，为实现本发明的双向低压穿通瞬态电压抑制二极管的制造工艺结构示意图，具体包括下述步骤：
第一步：如图4.1，在n+衬底20上的一半区域通过硼注入退火形成p+埋层21，p+埋层21横向覆盖半个n+衬底20，这个p型埋层作为反向穿通二极管的重掺杂基区，n型衬底作为反向保护低压穿通二极管31的发射区和正向保护低压穿通二极管32的集电区；
第二步：如图4.2，在具有p+埋层21的n+衬底20上生长轻掺杂的p-外延层22，该p-外延层22的一半在n+衬底20上，另一半在p+埋层21上，这个p型轻掺杂外延作为正向保护低压穿通二极管31和正向保护低压穿通二极管32的轻掺杂区；
第三步：如图4.3，采用n+扩散隔离区30隔离器件有效区；
第四步：如图4.4，在p-外延层22上通过硼注入退火形成p+扩散区23，p+扩散区23与p+埋层21位置相对，这个p型扩散区作为正向保护低压穿通二极管32的重掺杂基区；
第五步：如图4.5，在具有p+扩散区23的整个p-外延层22上通过磷注入退火形成重掺杂的n+扩散区24，该n+扩散区24的一半在p-外延层22上，另一半在p+扩散区23上，制成硅片，这个扩散区作为反向保护低压穿通二极管31的集电区，正向穿通二极管的发射区；
第六步：如图4.6，生长氧化层25覆盖硅片正面，在硅片正面氧化层25上刻孔、蒸铝形成金属电极26；
第七步：如图4.7，在硅片背面合金形成金属电极27，最终形成双向低压穿通瞬态电压抑制二极管12，因其具有n+扩散隔离区，有利于集成实现双向低压穿通二极管阵列。
实施例3
请参阅图5.1～5.6所示，为实现本发明的双向低压穿通瞬态电压抑制二极管的制造工艺结构示意图，具体包括下述步骤：
第一步：如图5.1，在n+衬底20上的一半区域通过硼注入退火形成p+埋层21，p+埋层21横向覆盖半个n+衬底20，这个p型埋层作为反向穿通二极管的重掺杂基区，n型衬底作为反向保护低压穿通二极管31的发射区和正向保护低压穿通二极管32的集电区；
第二步：如图5.2，在具有p+埋层21的n+衬底20上生长轻掺杂的p-外延层22，该p-外延层22的一半在n+衬底20上，另一半在p+埋层21上，这个p型轻掺杂外延作为正向保护低压穿通二极管31和正向保护低压穿通二极管32的轻掺杂区；
第三步：如图5.3，在p-外延层22上通过硼注入退火形成p+扩散区23，p+扩散区23与p+埋层21位置相对，这个p型扩散区作为正向保护低压穿通二极管32的重掺杂基区；
第四步：如图5.4，在具有p+扩散区23的整个p-外延层22上通过磷注入退火形成重掺杂n+扩散区24，该n+扩散区24的一半在p-外延层22上，另一半在p+扩散区23上，制成硅片，这个扩散区作为反向保护低压穿通二极管31的集电区，正向保护低压穿通二极管32的发射区；
第五步：如图5.5，利用光刻胶29阻挡，采用深槽或台面28隔离器件有效区；
第六步、第七步：如图5.6，生长氧化层25覆盖硅片正面，然后在器件正面氧化层25上刻孔、蒸铝形成金属电极26；再在硅片背面合金形成金属电极27，最终形成双向低压穿通瞬态电压抑制二极管13，因其具有深槽或台面隔离，可以防止器件表面击穿和表面漏电，有利于集成双向低压穿通二极管阵列。
请参阅图6为实施例3的纵向剖面图，图6中Y方向代表器件的横向尺寸，X方向代表器件的纵向尺寸，Y1表示器件的反向穿通击穿二极管部分，Y2表示器件的正向穿通击穿二极管部分。
实施例4
双向低压穿通瞬态电压抑制二极管14的制作工艺步骤同实施例3，请参阅图7为实施例4的瞬态电压抑制二极管的纵向浓度分布图，图8是实施例4的电流电压特性曲线1和图9是实施例4的电流电压特性曲线2。
如曲线42所示，双向低压穿通瞬态抑制二极管14中的正向二极管部分包括四个区域，其各个区域的特征参数如表1所示；如曲线41所示，双向低压穿通瞬态抑制二极管14中的反向二极管部分包括四个区域，其各个区域的特征参数如表2所示。
表1
表2
在上述具体参数特征下，实现双向穿通瞬态抑制二极管电特性如图8及图9所示。图8是双向低压穿通瞬态电压抑制二极管14的半对数坐标下电流电压特性曲线。图9是此双向低压穿通瞬态电压抑制二极管14在线性坐标下电流电压特性曲线。在图8和图9的电流电压特性曲线图中正向穿通电压是3.6V，反向穿通电压是3.7V；正向0.001A电流下钳位电压是3.3V，反向0.001A电流下钳位电压是3.3V。
Claims (5)
1.一种双向低压穿通瞬态电压抑制二极管，其特征在于：所述的二极管自下而上由五个区域构成硅片，硅片正面和背面均形成有金属电极，五个区域包括：
第一区域为n型掺杂的n+衬底；
第二区域为p型掺杂的p+埋层；
第三区域为p型掺杂的p-外延层；
第四区域为p型掺杂的p+扩散区；
第五区域为n型掺杂的n+扩散区；
其中，所述的第二区域横向覆盖半个第一区域；第三区域的一半在第一区域上，另一半在第二区域上；第四区域横向覆盖半个第三区域，且与第二区域的位置在垂直方向上交错相向而对；第五区域的一半在第三区域上，另一半在第四区域上。
2.根据权利要求1所述的双向低压穿通瞬态电压抑制二极管，其特征在于：所述第一区域的n+衬底掺杂浓度为1E18/cm3～2.5E18/cm3；第二区域的p+埋层峰值掺杂浓度为5E17/cm3～2E18/cm3，结深为0.5～1μm；第三区域的p-外延层掺杂浓度为5E13/cm3～5E16/cm3，厚度为0.5～4.0μm；第四区域的p+扩散区的峰值掺杂浓度为5E17/cm3～2E18/cm3，结深为0.5～2.0μm；第五区域的n+扩散区峰值掺杂浓度为5E18/cm3～5E20/cm3，结深为0.3～3.0μm。
3.针对权利要求1或2所述的双向低压穿通瞬态电压抑制二极管的制作方法，包括下述步骤：
第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；
第二步：在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；
第三步：在p-外延层上通过硼注入退火形成p+扩散区，p+扩散区与p+埋层位置相对；
第四步：在具有p+扩散区的p-外延层上通过磷注入退火形成n+扩散区，该p+扩散区的一半在p-外延层上，另一半在p+扩散区上，制成硅片；
第五步：生长氧化层覆盖n+扩散区上的硅片正面，在硅片正面氧化层上刻孔、蒸铝形成金属电极；
第六步：在n+衬底下的硅片背面形成金属电极，制成双向低压穿通瞬态电压抑制二极管。
4.针对权利要求1或2所述的双向低压穿通瞬态电压抑制二极管的制作方法，包括下述步骤：
第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；
第二步：在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；
第三步：采用n+扩散隔离区隔离器件有效区；
第四步：在p-外延层上通过硼注入退火形成p+扩散区，p+扩散区与p+埋层位置相对；
第五步：在具有p+扩散区的p-外延层上通过磷注入退火形成n+扩散区，该n+扩散区的一半在p-外延层上，另一半在p+扩散区上，制成硅片；
第六步：生长氧化层覆盖n+扩散区上的硅片正面，在硅片正面氧化层上刻孔、蒸铝形成金属电极；
第七步：在n+衬底下的硅片背面形成金属电极，制成双向低压穿通瞬态电压抑制二极管。
5.针对权利要求1或2所述的双向低压穿通瞬态电压抑制二极管的制作方法，包括下述步骤：
第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；
第二步：在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；
第三步：在p-外延层上通过硼注入退火形成p+扩散区，p+扩散区与p+埋层位置相对；
第四步：在具有p+扩散区的p-外延层上通过磷注入退火形成n+扩散区，该n+扩散区的一半在p-外延层上，另一半在p+扩散区上，制成硅片；
第五步：利用光刻胶阻挡，采用深槽或台面工艺隔离器件有效区；
第六步：生长氧化层覆盖n+扩散区上的硅片正面，在硅片正面氧化层上刻孔、蒸铝形成金属电极；
第七步：在n+衬底下的硅片背面形成金属电极，制成双向低压穿通瞬态电压抑制二极管。
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| CN104851919B (zh) * | 2015-04-10 | 2017-12-19 | 矽力杰半导体技术(杭州)有限公司 | 双向穿通半导体器件及其制造方法 |
| JP6643382B2 (ja) * | 2017-03-20 | 2020-02-12 | インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ | パワー半導体デバイス |
| US10211199B2 (en) | 2017-03-31 | 2019-02-19 | Alpha And Omega Semiconductor (Cayman) Ltd. | High surge transient voltage suppressor |
| US10157904B2 (en) | 2017-03-31 | 2018-12-18 | Alpha And Omega Semiconductor (Cayman) Ltd. | High surge bi-directional transient voltage suppressor |
| TWI696329B (zh) * | 2017-09-28 | 2020-06-11 | 大陸商萬民半導體（澳門）有限公司 | 高突波瞬變電壓抑制器 |
| US10475787B2 (en) * | 2017-11-17 | 2019-11-12 | Littelfuse, Inc. | Asymmetric transient voltage suppressor device and methods for formation |
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| CN110010703A (zh) * | 2019-04-23 | 2019-07-12 | 江阴新顺微电子有限公司 | 一种穿通结构的瞬态电压抑制二极管芯片及制造工艺 |
| CN113972264B (zh) * | 2021-12-27 | 2022-03-15 | 南京芯舟科技有限公司 | 一种电流防护型半导体器件 |
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