TWI696329B - 高突波瞬變電壓抑制器 - Google Patents
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Abstract
本發明涉及高突波瞬變電壓抑制器。其中，一種雙向瞬態電壓抑制器配置成一個NPN雙極電晶體，引入優化的集電極-基極結，實現了雪崩模式擊穿。在某些實施例中，雙向瞬變電壓抑制器配置成一個NPN雙極電晶體，引入單獨優化的集電極-基極和發射極-基極結，帶有空間分佈的優化的結。優化的集電極-基極和發射極-基極結都能實現雪崩模式擊穿，以提高電晶體的擊穿電壓。還可選擇，單向瞬變電壓抑制器配置成一個NPN雙極電晶體，其PN結二極體在反向偏壓方向上並聯到受保護的節點上，並且引入單獨優化的雙極電晶體的集電極-基極結和二極體的p-n結。
Description
本發明涉及一種高突波瞬變電壓抑制器。
電壓和電流瞬變是造成電子系統中積體電路故障的主要原因。瞬變由系統內部和外部的各種來源產生。例如，造成瞬變的常見來源包括電源的正常開關操作、交流線路波動、閃電瞬變和電磁放電(ESD)。
瞬變電壓抑制器(TVS)是常用於保護積體電路不被積體電路發生的瞬變或過電壓造成損壞的獨立元件。過電壓保護對於消費類元件或物聯網元件來說非常重要，因為這些元件經常面臨頻繁的人工操作，因此非常容易受ESD或瞬變電壓等影響而使元件受損。
確切地說，電子元件的電源引腳和數據引腳都需要保護，以免受到ESD或開關和閃電瞬變情況的過電壓影響。通常來說，電源引腳需要很高的突波保護，但是可以承受較高電容的保護元件。同時，可以在很高的數據速度下運行的數據引腳，需要保護元件可以提供帶有低電容的突波保護，從而不會影響受保護數據引腳的數據速度。
用於高突波應用的現有的TVS保護電路，在開路基極結構中使用垂直的NPN或PNP雙極電晶體結構，以便雙向閉鎖。當利用TVS保護電源線時，TVS擁有很低的漏電流是非常重要的。流經TVS保護電路的漏電流會產生不必要
的功率耗散。現有的高突波TVS保護電路藉由提高雙極電晶體的基極摻雜水平，降低了漏電流。然而，提高基極摻雜會增大雙極電晶體的增益，由於較低的雙極注入效率，而降低鉗位電壓。
本發明的目的在於提供一種高突波瞬變電壓抑制器，解決習知技術存在的問題。
本發明的技術方案提供了一種瞬變電壓抑制器，其包括：第一導電類型的半導體基板，半導體基板為重摻雜；第一導電類型的第一外延層，形成在半導體基板上，第一外延層具有第一厚度；第二導電類型的第二外延層，形成在第一外延層上，第二導電類型與第一導電類型相反；第一導電類型的第一掩埋層以及第二導電類型的第二掩埋層形成在第一外延層中，延伸到第二外延層，第二掩埋層形成在瞬變電壓抑制器的中心部分；第二導電類型的第一本體區，形成在瞬變電壓抑制器中心部分的第二外延層的上表面上；第一導電類型的第一重摻雜區，形成在第二外延層上表面上的第一本體區中；以及第二導電類型的第三掩埋層的區域，形成在第一外延層中，從第二掩埋層開始延伸到半導體基板，第三掩埋層的區域位於瞬變電壓抑制器的中心部分，在第一重摻雜區下方，其中半導體基板連接到第一電極，第一重摻雜區連接到瞬變電壓抑制器的第二電極。
可選地，第一掩埋層形成在第二掩埋層外圍附近並且包圍著第二掩埋層。
可選地，第二掩埋層形成在第一外延層中比第一掩埋層的結深度更深的結深處。
可選地，第三掩埋層和半導體基板構成一個集電極-基極結，其中第一擊穿電壓低於第二掩埋層和半導體基板的結處的擊穿電壓。
可選地，所述的瞬變電壓抑制器進一步包括：第二導電類型的第二本體區，形成在第一重摻雜區和第一本體區的結處，第二本體區比第一本體區更加重摻雜。
可選地，第二本體區和第三掩埋層的區域在瞬變電壓抑制器中心部分的水平方向上空間分佈，水平方向平行於第二外延層的上表面。
可選地，選擇第三掩埋層的摻雜水平，使瞬變電壓抑制器的擊穿電壓在正向尖峰方向上優化，選擇第二本體區的摻雜水平，使瞬變電壓抑制器的閉鎖電壓在反向尖峰方向上優化。
可選地，第三掩埋層包括分離的第一複數個摻雜區，分佈在第二掩埋層和半導體基板的結處，第二本體區包括分離的第二複數個摻雜區，分佈在第一重摻雜區和第一本體區的結處，第一複數個摻雜區與第二複數個摻雜區在瞬變電壓抑制器中心部分的水平方向上交替分開。
可選地，第一複數個摻雜區和第二複數個摻雜區形成帶狀，第一複數個摻雜區和第二複數個摻雜區在瞬變電壓抑制器的中心部分形成交替的帶狀。
可選地，第一複數個摻雜區和第二複數個摻雜區作為中心圓，第一複數個摻雜區和第二複數個摻雜區在瞬變電壓抑制器的中心部分形成交替圓。
可選地，所述的瞬變電壓抑制器，進一步包括：第一溝槽隔離結構，包圍著瞬變電壓抑制器的主動區，以提供瞬變電壓抑制器的隔離。
可選地，第一溝槽隔離結構包括形成溝槽，延伸到第一掩埋層。
可選地，所述的瞬變電壓抑制器進一步包括：第一導電類型的沉降區，形成在瞬變電壓抑制器的主動區中，靠近第一溝槽隔離結構，沉降區延伸到第一掩埋層；以及第二導電類型的第二重摻雜區，形成在第二外延層的上表面上，並且與沉降區交界。
可選地，所述的瞬變電壓抑制器進一步包括：第二溝槽隔離結構，形成在瞬變電壓抑制器的主動區中，包圍著瞬變電壓抑制器的一部分主動區，第二溝槽隔離結構形成在沉降區和第一重摻雜區之間，沉降區形成在第一溝槽隔離結構和第二溝槽隔離結構之間，其中第二溝槽隔離結構保護瞬變電壓抑制器不受來自沉降區和第二重摻雜區之間的結的橫向注入的影響。
可選地，第二溝槽隔離結構包括形成溝槽，至少延伸到第二外延層中。
可選地，第二溝槽隔離結構與沉降區分開。
可選地，沉降區和第二重摻雜區形成在距離第一重摻雜區第一距離的地方，選擇第一距離，以保護瞬變電壓抑制器不受沉降區和第二重摻雜區之間的結的橫向注入的影響。
可選地，第二導電類型的第二重摻雜區電連接到瞬變電壓抑制器的第二電極。
可選地，第三掩埋層延伸到第一掩埋層，形成在第二掩埋層外圍附近，並且包圍著第二掩埋層。
可選地，所述的瞬變電壓抑制器進一步包括：第二導電類型的第二本體區，形成在第二重摻雜區和第一本體區的結處，第二本體區比第一本體區更加重摻雜，第二本體區與沉降區交界。
可選地，選擇第三掩埋層的摻雜水平，以優化瞬變電壓抑制器在正向尖峰方向上的擊穿電壓，選擇第二本體區的摻雜水平，以優化瞬變電壓抑制器在反向尖峰方向上的閉鎖電壓。
可選地，所述的瞬變電壓抑制器進一步包括：第二溝槽隔離結構，形成在瞬變電壓抑制器的主動區中，包圍著瞬變電壓抑制器的一部分主動區，第二溝槽隔離結構形成在沉降區和第一重摻雜區之間，沉降區形成在第一溝槽隔離結構和第二溝槽隔離結構之間，其中第一溝槽隔離結構包括形成溝槽，延伸到第一掩埋層的一部分，第二溝槽隔離結構包括形成溝槽，延伸到第一掩埋層的另一部分。
可選地，第一掩埋層形成在第一外延層中，比第二掩埋層的結深度更淺的地方。
可選地，第一掩埋層延伸到半導體基板中。
本發明的技術方案提供一種瞬變電壓抑制器，其包括：第一導電類型的半導體基板，半導體基板為重摻雜；第一導電類型的第一外延層，形成在半導體基板上，第一外延層具有第一厚度；第二導電類型的第一摻雜區，形成在第一外延層中，第二導電類型與第一導電類型相反，第一摻雜區至少形成在瞬變電壓抑制器的中心部分；第一導電類型的第一重摻雜區，形成在第一摻雜區中，在第一外延層的上表面上；第二導電類型的第一本體區，形成在第一重摻雜區和第一摻雜區的結處，第一本體區比第一摻雜區更加重摻雜；以及第
二導電類型的第二摻雜區，形成在第一外延層中，從第一摻雜區延伸到半導體基板，第二摻雜區位於瞬變電壓抑制器的中心部分，在第一重摻雜區下方，第一本體區和第二摻雜區在瞬變電壓抑制器中心部分的水平方向上空間分佈，水平方向平行於第一外延層的上表面，其中半導體基板連接到第一電極，第一重摻雜區連接到瞬變電壓抑制器的第二電極。
可選地，第一摻雜區包括第二導電類型的全面摻雜區。
可選地，第一摻雜區包括第二導電類型的第一掩埋層，形成在半導體基板上，以及第二導電類型的第二本體區，形成在第一掩埋層上，第二本體區比第一本體區更加重摻雜，第一重摻雜區形成在第二本體區中。
可選地，第二摻雜區包括第二導電類型的第二掩埋層區，第二掩埋層區從第一掩埋層開始延伸到半導體基板中。
可選地，所述的瞬變電壓抑制器進一步包括：形成第一溝槽隔離結構，包圍著瞬變電壓抑制器的主動區，以提供瞬變電壓抑制器的隔離。
本發明的技術方案提供一種瞬變電壓抑制器元件，其包括：第一導電類型的半導體基板，半導體基板為重摻雜；第一導電類型的第一外延層，形成在半導體基板上，第一外延層具有第一厚度；第二導電類型的第一摻雜區，形成在第一外延層中，第二導電類型與第一導電類型相反，第一摻雜區至少形成在瞬變電壓抑制器的中心部分；第一導電類型的第一重摻雜區，形成在第一摻雜區中，在第一外延層的上表面上；第二導電類型的第二摻雜區，從第一摻雜區開始延伸到半導體基板中，第二摻雜區位於瞬變電壓抑制器的主動區中，並且第二摻雜區比第一摻雜區更加重摻雜；第二導電類型的第二重摻雜區，形成在第一外延層的上表面上，並且與第一重摻雜區分隔開，第二重摻雜區短接
至第一重摻雜區；以及第二導電類型的第一本體區，形成在第二重摻雜區和第一摻雜區的結處，第一本體區比第一摻雜區更加重摻雜。
可選地，第一摻雜區包括第二導電類型的全面摻雜區。
可選地，第一摻雜區包括第二導電類型的第一掩埋層，形成在半導體基板中，以及第二導電類型的第二本體區，形成在第一掩埋層上，第二本體區比第一本體區更加重摻雜，第一重摻雜區形成在第二本體區中。
可選地，第二摻雜區包括第二導電類型的第二掩埋層的區域，第二掩埋層的區域從第一掩埋層開始延伸到半導體基板中，並且形成在瞬變電壓抑制器的整個主動區中，在第二重摻雜區下方延伸到第一重摻雜區。
可選地，選擇第二掩埋層的摻雜水平，以優化瞬變電壓抑制器在正向尖峰方向上的擊穿電壓，選擇第一本體區的摻雜水平，以優化瞬變電壓抑制器在反向尖峰方向上的閉鎖電壓。
可選地，所述的瞬變電壓抑制器進一步包括：形成第一溝槽隔離結構，包圍著瞬變電壓抑制器的主動區，以提供瞬變電壓抑制器的隔離。
可選地，所述的瞬變電壓抑制器進一步包括：第二溝槽隔離結構，形成在瞬變電壓抑制器的主動區中，包圍著瞬變電壓抑制器的一部分主動區，第二溝槽隔離結構形成在第一重摻雜區和第二重摻雜區之間，第二重摻雜區形成在第一溝槽隔離結構和第二溝槽隔離結構之間。
可選地，第二溝槽隔離結構延伸到半導體基板中，以隔離瞬變電壓抑制器的主動區。
本發明的高突波瞬變電壓抑制器，具有以下效果：一種雙向瞬態電壓抑制器配置成一個NPN雙極電晶體，引入優化的集電極-基極結，實現了雪
崩模式擊穿。在某些實施例中，雙向瞬變電壓抑制器配置成一個NPN雙極電晶體，引入單獨優化的集電極-基極和發射極-基極結，帶有空間分佈的優化的結。優化的集電極-基極和發射極-基極結都能實現雪崩模式擊穿，以提高電晶體的擊穿電壓。還可選擇，單向瞬變電壓抑制器配置成一個NPN雙極電晶體，其PN結二極體在反向偏壓方向上並聯到受保護的節點上，並且引入單獨優化的雙極電晶體的集電極-基極結和二極體的p-n結。
1:單向TVS保護元件(TVS元件)
2、6:受保護的節點
5:雙向TVS保護元件(TVS元件)
10、20、30、40、50、60、200、210、220、230:TVS元件
102:N+基板
104:N-外延層
106:N-型掩埋層
106A:N-型掩埋層部分
108:P-型掩埋層
109:溝槽內襯氧化層
110:多晶矽層
111、130:溝槽隔離結構
112:P-型外延層
114:P-本體區
115:全面P-型層
116:N+區
118:電介質層
120:受保護節點
122:參考節點
124:P-本體一區
126:P+區
128:N+沉降區
132:P-型摻雜區(PBL2區)
Q1、Q2:NPN電晶體
Q2A、Q2B:NPN雙極電晶體
D1、D2:PN結二極體
以下的詳細說明及圖式提出了本發明的各個實施例。
第1圖表示在本發明的實施例中，單向TVS保護元件的電路圖。
第2圖表示在本發明的實施例中，雙向TVS保護元件的電路圖。
第3圖表示依據本發明的第一實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件的剖面圖。
第3a圖表示第3圖所示的TVS元件的等效電路。
第4圖表示依據本發明的第二實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件的剖面圖。
第5圖表示在某些實施例中，第4圖所示的一部分TVS元件的俯視圖。
第6圖表示依據本發明的第三實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件的剖面圖。
第7圖表示在某些實施例中，第6圖所示的一部分TVS元件的俯視圖。
第8圖表示依據本發明的第四實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件的剖面圖。
第9圖表示在某些實施例中，第8圖所示的一部分TVS元件的俯視圖。
第10圖，表示依據本發明的第一實施例，帶有單獨優化的集電極-基極和p-n結的單向TVS元件的剖面圖。
第10a圖表示第10圖所示的TVS元件50的等效電路。
第11圖表示表示依據本發明的第二實施例，帶有單獨優化的集電極-基極和p-n結的單向TVS元件的剖面圖。
第12圖表示在某些實施例中，第11圖所示的一部分TVS元件的俯視圖。
第13圖表示依據本發明的第五實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件的剖面圖。
第14圖表示依據本發明的第六實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件的剖面圖。
第15圖表示依據本發明的第三實施例，帶有單獨優化的集電極-基極和p-n結的單向TVS元件的剖面圖。
第16圖表示依據本發明的第四實施例，帶有單獨優化的集電極-基極和p-n結的單向TVS元件的剖面圖。
本發明可以各種方式實現，包括作為一個技術；一種器件；一個系統；一種物質合成物；一個嵌入在計算機可讀取存儲介質中的計算機程序產
品；和/或一個處理器，例如一個對存儲在和/或由耦合到處理器上的內存提供的說明而配置的處理器。在本說明書中，這些實現方式或本發明可能採用的任意一種其他方式，都可以稱為技術。一般來說，可以在本發明的範圍內變換所述技術步驟的順序。除非特別說明，否則處理器或內存等用於進行配置任務的在特定時間臨時配置元件，或用於執行任務而製造的專用元件。文中所用的術語「處理器」是指一種或多種元件、電路和/或處理核心，用於處理計算機程序指令等數據。
本發明的一個或多個實施例的詳細說明以及圖式解釋了本發明的原理。雖然，本發明與這些實施例一起提出，但是本發明的範圍並不局限於任何實施例。本發明的範圍僅由申請專利範圍限定，本發明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明，無需這些詳細細節中的部分細節或全部細節，依據申請專利範圍，就可以實現本發明。為了簡便，本發明相關技術領域中眾所周知的技術材料並沒有詳細說明，以免對本發明產生不必要的混淆。
在本發明的實施例中，雙向瞬變電壓抑制器(TVS)包括一個NPN雙極電晶體引入了一個優化的集電極-基極結，實現了雪崩模式擊穿。在一個較佳實施例中，雙向瞬變電壓抑制器(TVS)包括一個NPN雙極電晶體，引入單獨優化的集電極-基極和發射極-基極結，帶有空間分佈的優化結。優化的集電極-基極和發射極-基極結都實現了雪崩模式擊穿，以提高電晶體的擊穿電壓。NPN雙極電晶體是一個開路基極結構，其基極電阻耦合到PN結二極體上，PN結二極體以反向偏置方向耦合到受保護的節點上。在某些實施例中，優化的集電極-基極結將優化的發射極-基極結水平插入到半導體基板中。在這種情況下，TVS元件
結構實現了兩個並聯NPN雙極電晶體的等效電路，NPN雙極電晶體的正尖峰電壓和負尖峰電壓進行了單獨優化。本發明所述的雙向TVS元件利用很低的漏電流和穩定的鉗位電壓，實現了雙向高突波保護。另外，本發明所述的雙向TVS實現了可調節的擊穿電壓，允許擊穿電壓對要保護的電子元件做出優化。
在本發明的實施例中，單向瞬變電壓抑制器(TVS)配置成一個NPN雙極電晶體，其並聯的PN結二極管與受保護節點的偏置方向相反，並且引入單獨優化的雙極電晶體的集電極-基極結以及二極體的p-n結。NPN雙極電晶體處於開路基極結構中，其基極電阻耦合到參考電勢，PN結二極體的陽極耦合到參考電勢。在這種情況下，TVS元件包括NPN雙極電晶體和PN結二極體，NPN雙極電晶體和PN結二極體都單獨優化，用於正尖峰電壓和負尖峰電壓，兩個電壓都帶有雪崩模式擊穿。本發明所述的單向TVS元件利用很低的漏電流和穩定的鉗位電壓，實現了高突波保護。另外，本發明所述的單向TVS實現了可調節的擊穿電壓，允許擊穿電壓對要保護的電子元件進行優化。
在本說明書中，瞬變電壓抑制器(TVS)是指耦合的一種保護元件或保護電路，用於保護積體電路節點(受保護的節點)不受過電壓瞬變情況影響，例如電壓突波或電壓尖峰等。當受保護節點上的突波電壓超過TVS元件的擊穿電壓時，TVS元件會將受保護節點上的多餘電流進行分流。TVS元件通常將受保護節點處的電壓鉗位在遠低於電壓突波的電壓值以下的鉗位電壓，同時安全地傳導出突波電流。
TVS元件可以是一個單向元件，也可以是一個雙向元件。單向TVS元件具有一個非對稱的電流-電壓屬性，通常用於保護單向訊號的電路節點──也就是說，訊號始終高於或低於特定的參考電壓，例如地電壓。例如，
單向TVS元件可以用於保護常用訊號是從0V到5V正電壓的電路節點。另一方面，雙向TVS元件具有對稱的電流-電壓屬性，通常用於保護雙向訊號的電路節點，或者具有高於和低於參考電壓(例如地電壓)的電壓電平。例如，雙向TVS元件可以用於保護常用訊號在地電壓以上和地電壓以下(從-12V到12V)對稱變化的電路節點。在這種情況下，雙向TVS保護電路節點不受低於-12V或高於12V突波電壓的影響。
在運行過程中，當受保護節點處的電壓低於TVS元件的擊穿電壓(有時也稱為反向關斷電壓)時，除了可能的漏電流之外，TVS元件處於閉鎖模式並且不導電。也就是說，當受保護節點處的電壓在受保護節點處的工作電壓範圍內時，除了很低的漏電流之外，TVS元件是不導電的並且處於閉鎖模式。當電壓瞬變時，TVS元件進入導電模式，將電壓鉗制在受保護的節點處，同時傳導與電壓瞬變有關的電流。
在一個示例中，受保護的電子元件具有5V的工作電壓，製備TVS期間的擊穿電壓為6至7.5V。因此，受保護節點處的電壓超過6至7.5V的擊穿電壓，將觸發TVS元件傳導來自受保護節點處的電壓，同時將受保護節點處的鉗制在鉗位電壓。在本發明的實施例中，TVS元件的擊穿電壓可以調節，以適應受保護的電子元件的工作電壓值。
在本發明的實施例中，本發明所述的單向或雙向TVS元件耦合到電子元件的受保護節點上，為電子元件提供系統級突波保護。在本說明書中，受保護節點可以是電子元件的電源線或電源引腳，以及電子元件的數據引腳或輸入-輸出(I/O)引腳。在一個示例中，本發明所述的TVS元件耦合到在印刷電路板電平或在電子元件的連接器上的電子元件的電源線或電源引腳上，作為受保
護的節點。在另一個示例中，依據國際電工委員會標準IEC 610004-5，規定的高突波保護，以抵抗8us上升時間和20us脈衝寬度的突波脈衝，TVS元件提供高突波保護。
第1圖表示在本發明的實施例中，一種單向TVS保護元件1的電路圖。參見第1圖，單向TVS保護元件1(TVS器件)配置成一個NPN雙極結型電晶體(NPN電晶體Q1)，在反向偏壓方向上與一個PN結二極體D1並聯。NPN電晶體Q1的集電極連接到受保護的節點2，而NPN電晶體Q1的發射極連接到參考電勢，通常是地電勢。NPN電晶體Q1處於開路基極結構中，但是NPN電晶體的基極電阻偏置到地電勢。同時，PN結二極體D1具有一個陽極，連接到地電勢，陰極連接到受保護的節點2。受保護的節點2可以是耦合電子元件的一個電源節點或一個數據引腳或I/O引腳。
第2圖表示在本發明的實施例中，雙向TVS保護元件5的電路圖。參見第2圖，雙向TVS保護元件5(TVS元件)配置成一個NPN雙極結型電晶體(NPN電晶體Q2)，在開路基極結構中，其基極電阻耦合到一個PN結二極體，PN結二極體在反向偏壓方向上連接到受保護節點。NPN電晶體Q2的集電極連接到受保護的節點6，而NPN電晶體Q2的發射極連接到參考電勢，通常是地電勢。NPN電晶體Q2的基極電阻耦合到PN結二極體D2的陽極，二極體D2的陰極連接到受保護的節點6上。受保護的節點6可以是耦合電子元件的一個電源節點或一個數據引腳或I/O引腳。在本發明的實施例中，NPN電晶體Q2的集電極-基極結和發射極-基極結單獨優化，並且空間分佈，以降低NPN雙極電晶體的擊穿電壓觸發，在正向尖峰方向(正尖峰)和反向尖峰方向(負尖峰)上。
要說明的是，用於製備本發明所述的TVS元件的雙極電晶體結構，本來是對稱的，集電極和發射極端是可以互換的。使用集電極和發射極的說法是指TVS元件的特定電極或端口，僅用於解釋說明，不用於局限。確切地說，如果雙極電晶體端口互換的話，TVS元件在受保護的節點處可以承受正或負瞬變，TVS元件可以對正或負極性的瞬變做出響應。
第3圖表示依據本發明的第一實施例，帶有空間分佈和單獨優化的集電極-發射極和發射極-基極結的雙向TVS元件10的剖面圖。參見第3圖，雙向TVS元件(TVS元件10)形成在重摻雜的N+基板102上。輕摻雜的N-型外延層(N-外延層104)形成在N+基板102上。N-型掩埋層(NBL)106和P-型掩埋層(PBL)108形成在N-外延層104上。P-型掩埋層108形成在TVS元件10的中心部分或主動區中，而N-型掩埋層106形成在P-型掩埋層108的外圍附近，作為隔離勢壘。在某一實施例中，N-型掩埋層106是利用重N-型摻雜物(例如銻(Sb))製成的，P-型掩埋層108由硼(B)製成的。因此，P-型掩埋層108可以形成在比N-型掩埋層106更深的結深處。
輕摻雜P-型外延層(P-型外延層112)形成在N-外延層104、N-型掩埋層106以及P-型掩埋層108上。P-本體區114形成在P-型外延層112中，例如藉由離子注入和驅進。P-本體區114比P-型外延層112更加重摻雜。重摻雜N+區116形成在P-本體區114中，以完成NPN雙極電晶體。
這樣一來，TVS元件10配置成一個NPN雙極電晶體，包括一個由N+基板102形成的集電極、一個由P-型掩埋層108、P-型外延層112和P-本體區114形成的基極以及一個由N+區116形成的發射極。電介質層118形成在半導體結構上方，以覆蓋和保護半導體元件。一個開口形成在電介質層118中，一個發射極
電極形成在開口中，用於與N+區116形成歐姆接觸。用於與N+基板102形成電接觸的集電極電極，也形成在基板背面。發射極電極和集電極電極通常由金屬層等導電材料製成。在本發明的實施例中，集電極和發射極電極可以互換，也可以指TVS元件10的第一電極和第二電極。
在本說明書中，TVS元件10由溝槽隔離結構111隔開，使得相同的TVS元件10的一個陣列可以形成在基板上，或者TVS元件10可以帶有其他元件，以實現積體電路所需的保護電路。在本實施例中，製備一個延伸到N-型掩埋層106上的溝槽隔離結構111，以隔離TVS元件10，溝槽內襯氧化層109，並用多晶矽層110填充。在其他實施例中，可以使用氧化物填充溝槽隔離結構111。在第3圖中，兩個溝槽隔離結構111表示在TVS元件10的兩邊上。在實際的結構中，溝槽隔離結構111可以是一個單獨的溝槽隔離結構111，包圍著TVS元件10的中心部分和主動區。
TVS元件10進一步包括N+沉降區128，以便將N-型掩埋層106連接到形成在半導體結構表面上的一個重摻雜的P+區126上。P+區126保持浮動，或者沒有電連接到或偏置到任意電勢上。藉由使用N+沉降區128，集電極-基極結擊穿被提高到半導體結構的背面，在N+沉降區128和P+區126之間的結合處。確切地說，隨著受保護節點120比參考節點122更加正向偏置，N+沉降區128到P+區126結決定了正向尖峰方向上的擊穿電壓，參考節點122處於本實施例中的地電勢。在第3圖中，兩個N+沉降區128和P+區126可以是一個單獨結構，包圍著TVS元件10的中心部分或主動區。
在TVS元件10中，N+沉降區128形成在TVS元件10的外圍，額外的溝槽隔離結構130用於使N+沉降區128與TVS元件10的主動區隔離，TVS元件
10的主動區由N+區116限定。溝槽隔離結構130用於終止N+沉降區128/P+區126結橫向注入到TVS元件10的發射極-基極區中。在本實施例中，溝槽隔離結構130是帶有電介質側壁的多晶矽填充溝槽。在其他實施例中，溝槽隔離結構130可以是氧化物填充溝槽。然而，在另一個實施例中，水平隔離可以藉由增大N+沉降區128和N+區116之間的距離完成，代替使用溝槽隔離。使用溝槽隔離結構130是可選的，在其他實施例中可以省略。另外，溝槽隔離結構130可以作為單獨的溝槽隔離結構130，包圍著TVS元件10的主動區的內部。
另外，在TVS元件10中，掩埋的P-本體區114由P-本體一區124構成，P本體一區124形成在N+區116和P-本體區114的結處。P-本體一區124比P-本體區114更加重摻雜，P-本體一區124形成在N+/P-本體結處，作為摻雜區的一個島。在其他實施例中，製備P-本體一區124是藉由在結深處注入P-型摻雜區，然後退火。P-本體一區124具有推動N+至P-本體結的擊穿，發生在掩埋結處，而不是在半導體結構的表面發生。發生在半導體結構表面或表面附近的擊穿有時並不好控制。然而，發生在掩埋結處(例如N+至P-本體一結)的擊穿，可以更好地控制，因此更加有必要。
在運行過程中，當受保護節點120比參考節點122(地電勢)更加反向偏置時，這等效於參考節點122比受保護節點120更加正向偏置，N+區116至P-本體一區124的掩埋結決定了閉鎖模式下的擊穿電壓，在反向尖峰方向上。P-本體一區124用於初始化擊穿，強制擊穿發生在掩埋N+/P-本體1結處。與此同時，結的效率被P-本體一區124外部的輕摻雜P-本體區114提高。也就是說，P-本體區114比P-本體一區124更
輕摻雜，注入效率在較
輕摻雜的P-本體區114和N+
區116形成的掩埋結處得到了提高。一旦發生擊穿時，N+區116至P-本體區114的結將承受擊穿動作。
在TVS元件10中，擊穿電壓由集電極-基極結決定──也就是說，N+基板102和P-型掩埋層108之間的間距以及基板和P-掩埋層的摻雜濃度。在本實施例中，TVS元件10包括一個P-型摻雜區132，形成在P-型掩埋層108和N+基板102的結處。在一個實施例中，P-型摻雜區132作為P-型掩埋層區域，表示為PBL2區132。PBL2區132比P-型掩埋層108更加重摻雜，並且作為摻雜區的一個島，形成在P-型掩埋層108和N+基板102結處。藉由增大P-型摻雜的PBL2區132，集電極-基極結的雪崩擊穿性能得到了提高，降低了TVS元件10在正向尖峰方向上的擊穿電壓。
這樣一來，TVS元件10包括一個NPN雙極電晶體，帶有單獨優化的集電極-基極結和發射極-基極結。更確切地說，TVS元件10包括PBL2區132，優化電晶體的集電極-基極結，並且包括P-本體一區124，優化電晶體的發射極-基極結。TVS元件10的一個突出特點是優化的集電極-基極和發射極-基極結都空間分佈在TVS元件10的主動區中。在第3圖所示的實施例中，PBL2區132形成在水平遠離P-本體一區124的地方，使得兩個區域在從半導體結構頂部到底部的垂直方向上沒有對齊。由於空間分兩個優化區域，TVS元件10構成兩個並聯的NPN雙極電晶體的等效電路，等效電路對於正向和負向尖峰瞬變電壓單獨優化。
第3a圖表示第圖所示的TVS元件10的等效電路。參見第3a圖，TVS元件10可以看作一個NPN雙極電晶體Q2A和一個NPN雙極電晶體Q2B的並聯。每個雙極電晶體都有它的基極，藉由P-型外延層112和P-本體區114電阻耦合到P+區126上，作為二極體D2的陽極。二極體D2的陰極由N+沉降區128構成，
並藉由N-型掩埋層106和N+基板102連接到受保護的節點上。NPN雙極電晶體Q2A具有其集電極-基極結，藉由PBL2區132優化，其中PBL2區132和N+基板102的結決定了TVS元件10在正向尖峰方向上的擊穿電壓──也就是說，受保護節點相當於參考節點或地節點來說更加正向偏置。同時，NPN雙極電晶體Q2B具有其發射極-基極結，藉由P-本體一區124優化，其中P-本體一區和N+區116結決定了TVS元件10在正向尖峰方向上的擊穿電壓──也就是說，受保護節點相當於參考節點或地節點來說更加負向偏置。由於PBL2區132和P-本體一區124的空間分離，TVS元件10用作一對並聯的雙極電晶體，帶有單獨優化的擊穿電壓性能設計，以單獨提高正向和反向尖峰屬性。
在本發明的可選實施例中，第3圖所示的TVS元件10可以只引入PBL2區132，以優化TVS元件10之NPN雙極電晶體的集電極-基極結。
第4圖表示依據本發明的第二實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS期間的剖面圖。參見第4圖，TVS元件20的配置方式除了製成P-本體一區124和PBL2區132之外，其他都與第3圖所示的TVS元件10類似。在第3圖所示的TVS元件10中，一個單獨的P-本體一區124和一個單獨的PBL2區132與兩個相互分隔開的區域一起使用。在第4圖所示的TVS元件20中，掩埋P-本體結由複數個P-本體一區124構成，形成在N+區116和P-本體區114的結處。P-本體一區124比P-本體區114更加重摻雜，並且作為分散在N+區116/P-本體區114之結處分離的摻雜區島。在某些實施例中，P-本體一區124呈長條形排布在N+區116/P-本體區114之結處。與此同時，PBL2區由複數個PBL2區132構成，在P-型掩埋層108島與N+基板102的結處。PBL2區132比P-型掩埋層
108更加重摻雜，作為分散在PBL/N-基板結處分離的摻雜區島。在某些實施例中，PBL2區132呈長條形排布在PBL/N-基板結處。
在本發明的實施例中，P-本體一區124和PBL2區132相互隔開分佈。確切地說，在本實施例中，P-本體一區124和PBL2區132相互隔開或交互交替形成。在實際的實施例中，P-本體一區124和PBL2區132可以利用不同的形狀配置，以構成空間分佈的間隔結構。第5圖表示在某些實施例中，第4圖所示的一部分TVS元件20的俯視圖。參見第5圖，TVS元件20包括一個主動區，被溝槽隔離結構130包圍。PBL2區132和P-本體一區124在主動區內作為交替帶。這樣一來，單獨優化的集電極-基極結和發射極-基極結相互隔開，並且穿過TVS元件20的主動區空間分佈。
第6圖表示依據本發明的第三實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件30的剖面圖。參見第6圖，TVS元件30除了製成P-本體一區124和PBL2區132之外，其他都與第4圖所示的TVS元件20的配置方式類似。在第6圖所示的TVS元件30中，P-本體一區124和PBL2區132在中心圓裡間隔開，如第7圖所示。第7圖表示在某些實施例中，第6圖所示的一部分TVS元件30的俯視圖。參見第7圖，TVS元件30包括一個主動區，被溝槽隔離結構130包圍著。PBL2區132和P-本體一區124都在主動區內作為中心圓。確切地說，PBL2區132構成一個內圓，被P-本體一區124包圍著，P-本體一區124被第二個PBL2區132包圍著。這樣一來，單獨優化的集電極-基極結和發射極-基極結都隔開，並穿過TVS元件30的主動區空間分佈。
第8圖表示依據本發明的第四實施例，帶有空間分佈和單獨優化的集電極-基極和發射極基極結的雙向TVS元件40的剖面圖。參見第8圖，TVS元
件40除了製成P-本體一區124和PBL2區132之外，其他都與第6圖所示的TVS元件30的配置方式相同。在第8圖所示的TVS元件40中，P-本體一區124和PBL2區132在中心圓中隔開，如第9圖所示。第9圖表示在某些實施例中，第8圖所示的一部分TVS元件40的俯視圖。參見第9圖，TVS元件40包括一個主動區，被溝槽隔離結構130包圍著。PBL2區132和P-本體一區124在主動區內作為中心圓。在本實施例中，P-本體一區124構成一個內環，然後這個內環被PBL2區132包圍著。這樣一來，單獨優化的集電極-基極結和發射極-基極結都隔開，並穿過TVS元件40的主動區空間分佈。
第10圖表示依據本發明的第一實施例，帶有單獨優化的集電極-基極結和p-n結的剖面圖。參見第10圖，一個單向TVS元件(TVS元件50)形成在重摻雜的N+基板102上。一個輕摻雜的N-型外延層(N-外延層104)形成在N+基板102上。N-型掩埋層(NBL)106和P-型掩埋層(PBL)108形成在N-外延層104上。P-型掩埋層108形成在TVS元件50的中心部分或主動區中，同時N-型掩埋層106形成在P-型掩埋層108的外圍附近，作為一個隔離勢壘。在某些實施例中，N-型掩埋層106是利用重N-型摻雜物(例如銻(Sb))製成的，P-型掩埋層108是利用硼(B)製成的。因此，P-型掩埋層108可以形成在比N-型掩埋層106更深的結深處。
輕摻雜的P-型外延層(P-型外延層112)形成在N-外延層104、N-型掩埋層106以及P-型掩埋層108上。P-本體區114形成在P-型外延層112上，例如藉由離子注入和驅進。P-本體區114比P-型外延層112更加重摻雜。重摻雜的N+區116形成在P-本體區114中，以完成NPN雙極電晶體。
這樣一來，TVS元件50製成了一個NPN雙極電晶體，包括一個由N+基板102構成的集電極、一個由P-型掩埋層108、P-型外延層112和P-本體區114
構成的基極以及一個由N+區116構成的發射極。電介質層118形成在半導體結構上方，覆蓋並保護半導體元件。一個開口形成在電介質層118中，一個發射極電極形成在開口中，用於與N+區116歐姆接觸。用於電接觸島N+基板102上的集電極電極，也形成在基板背面。發射極電極和集電極電極通常都由金屬層等導電材料製成。
在本說明書中，TVS元件50被溝槽隔離結構111隔開，使得相同的TVS元件50的一個陣列形成在基板上，或者TVS元件50可以帶有其他元件，實現積體電路所需的保護電路。在本實施例中，製備延伸到N-型掩埋層106的溝槽隔離結構111，使TVS元件50隔離，溝槽內襯氧化層109並用多晶矽層110填充。在其他實施例中，可以使用一個氧化物填充的隔離結構。在第10圖中，兩個溝槽隔離結構111表示在TVS元件50的兩邊上。在實際實施例中，溝槽隔離結構111可以是一個單獨的溝槽隔離結構111，包圍著TVS元件50的中心部分或主動區。
TVS元件50進一步包括一個N+沉降區128，將N-型掩埋層106連接到重摻雜的P+區126，P+區126形成在半導體結構的表面上。P+區126電連接到發射極電勢，例如藉由電介質層118中的一個接觸開口連接到發射極電極。也就是說，P+區126短接至N+區116，它們兩個都連接到發射極電勢。藉由使用N+沉降區128，集電極-基極結擊穿被提高到半導體結構的表面，在N+沉降區128和P+區126之間的結處。確切地說，N+沉降區128到P+區126的結決定了正向尖峰方向上的擊穿電壓，受保護節點120比參考節點122更加正向偏置，參考節點122在本實施例中是地電勢。在第10圖中，兩個N+沉降區128和P+區126表示在TVS元件50的任一邊上。在實際的實施例中，N+沉降區128和P+區126可以是一個單獨的結構，包圍著TVS元件50的中心部分或主動區。
在TVS元件50中，N+沉降區128形成在TVS元件50的外圍，額外的溝槽隔離結構130用於隔開N+沉降區128和TVS元件50的主動區，TVS元件50的主動區由N+區116限定。溝槽隔離結構130用於終止從N+沉降區128/P+區126結橫向注入到TVS元件50的發射極-基極區內。在本實施例中，溝槽隔離結構130是帶有電介質側壁的多晶矽填充溝槽。在其他實施例中，溝槽隔離結構130可以是氧化物填充溝槽。另外，在本實施例中，額外的N-型掩埋層區域形成在溝槽隔離結構130下方。在本實施例中，N-型掩埋層106穿過P-型掩埋層108水平延伸。然而在另一個實施例中，水平隔離可以藉由增大N+沉降區128和N+區116之間的距離來完成，代替使用溝槽隔離。另外，溝槽隔離結構130和形成在下方的N-型掩埋層區域，都可以利用一個單獨的溝槽隔離結構130製成，單獨的溝槽隔離結構130包圍著TVS元件50主動區的內部。
另外，在TVS元件50中，掩埋P-本體結由P-本體一區124構成，P-本體一區124形成在P-本體區114中，並且在P+區126和N+沉降區128的結處。P-本體一區124比P-本體區114更加重摻雜，但是比P+區126次重摻雜。在某些實施例中，P-本體一區124由P-型摻雜物的注入形成，在結深處，然後退火。在單向TVS元件50中，P+/P-本體一區和N+沉降區128構成PN結二極體。在運行過程中，當受保護節點120比參考節點122(地電勢)更加負偏置時，這等效於參考節點122比受保護節點120更加正向偏置，N+沉降區128到P-本體一區124的掩埋結在反向尖峰方向上決定了閉鎖模式下的擊穿電壓。
在TVS元件50中，擊穿電壓由集電極-基極結決定──也就是說，N+基板102和P-型掩埋層108之間的距離以及基板和P-型掩埋層108的摻雜濃度。在本實施例中，TVS元件50包括一個P-型摻雜區132，形成在P-型掩埋層108
和N+基板102的結處。在一個實施例中，P-型摻雜區132作為一個P-型掩埋層區域，表示為PBL2區132。PBL2區132比P-型掩埋層108更加重摻雜，並且穿過溝槽隔離結構111之間的整個主動區。在本實施例中，PBL2區132形成在比P-型掩埋層108更深的結深處。提供帶有增大P-型摻雜的PBL2區132，集電極-基極結的雪崩擊穿屬性得到了提高，降低了正向尖峰方向上TVS元件50的擊穿電壓。
這樣一來，TVS元件50包括一個NPN雙極電晶體和一個PN結二極體，帶有單獨優化的雙極電晶體的集電極-基極結以及PN結二極體的p-n結。更確切地說，TVS元件50包括PBL2區132，優化電晶體的集電極-基極結，包括P-本體一區124，優化PN結二極體的p-n結。因此，TVS元件50構成一個NPN雙極電晶體和一個PN結二極體的等效電路對於正向和負向尖峰瞬變電壓，它們都是單獨優化的。
第10a圖表示第10圖所示的TVS元件50的等效電路。參見第10a圖，TVS元件50可以看作是一個NPN雙極電晶體Q1和一個PN結二極體D1並聯。NPN雙極電晶體Q1的基極，藉由P-型外延層112和P-本體區114電阻耦合到P+區126以及發射極電極，發射極電極連接到地電勢。二極體D1的陽極由P-本體一區124和P+區126構成，P+區126連接到發射極電極，發射極電極連接到地電勢。二極體D1的陰極由N+沉降區128構成，並且藉由N-型掩埋層106和N+基板102連接到受保護的節點。NPN雙極電晶體Q1具有其集電極-基極結，被PBL2區132優化，PBL2區132和N+基板102結決定了TVS元件50在正向尖峰方向上的擊穿電壓──也就是說受保護節點對於參考節點或地來說更加正向。與此同時，由P-本體一區124和N+沉降區128形成的p-n結決定了TVS元件50在反向尖峰方向上的TVS元件50的擊穿電壓──也就是說，受保護節點比參考節點或地更加負向。
因此，TVS元件50用作雙極電晶體和PN結二極體的並聯，帶有單獨優化的擊穿電壓性能設計，以便單獨提高正向和反向尖峰性能。
第11圖表示依據本發明的第二實施例，帶有單獨優化的集電極-基極結和p-n結的單向TVS元件60的剖面圖。參見第11圖，TVS元件60除了製成N-型掩埋層106和溝槽隔離結構之外，其他的配置方式與第10圖所示的TVS元件50的配置方式相同。在第10圖所示的TVS元件50中，N-型掩埋層106僅部分延伸穿過P-型掩埋層108。在第11圖所示的TVS元件60中，N-型掩埋層106和溝槽隔離結構130延伸穿過P-型掩埋層108和PBL2區132，使得TVS元件60的雙極電晶體的主動區完全隔離。這樣一來，雙極電晶體主動區就形成在溝槽隔離結構130和N-型掩埋層部分106A之間。N-型掩埋層部分106A使NPN雙極電晶體的主動區與PN結二極體完全隔離，PN結二極體形成在溝槽隔離結構111和130之間。即使PBL和PBL2的一部分位於溝槽隔離結構111和130之間的PN結二極體區域中，溝槽隔離結構111和130之間的PBL和PBL2也是虛擬區域，不會對TVS元件60的元件運行有貢獻。
第12圖表示在某些實施例中，第11圖所示的一部分TVS元件60的俯視圖。參見第12圖，TVS元件60包括一個電晶體主動區，被溝槽隔離結構130包圍著。PBL2區132形成在電晶體主動區中並覆蓋這電晶體主動區。TVS元件60進一步包括一個二極體主動區，形成在溝槽隔離結構130和111之間，被溝槽隔離結構111包圍著。P-本體一區124形成在二極體主動區中，並覆蓋二極體主動區。這樣一來，單獨優化的集電極-基極結和p-n結都形成在TVS元件60各自的主動區中，以便單獨優化雙極電晶體和PN結二極體。
第13圖表示依據本發明的第五實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件200的剖面圖。第13圖表示沒有使用P-型外延層112的第3圖所示的TVS元件10的結構。參見第13圖，雙向TVS元件(TVS元件200)形成在重摻雜的N+基板102上。輕摻雜的N-型外延層(N-外延層104)形成在N+基板102上。P-型掩埋層(PBL)108形成在N-外延層104上。P-型掩埋層108形成在TVS元件200的中心部分或主動區中。P-本體區114形成在P-型掩埋層108上方的N-型外延層104中。重摻雜的N+區116形成在P-本體區114中，以完成NPN雙極電晶體。
這樣一來，TVS元件200配置成一個NPN雙極電晶體，包括一個由N+基板102形成的集電極，一個由P-型掩埋層108和P-本體區114形成的基極以及一個由N+區116形成的發射極。電介質層118形成在半導體結構上方，以覆蓋和保護半導體元件。一個開口形成在電介質層118中，一個發射極電極形成在開口中，以便於N+區116形成歐姆接觸。集電極電極用於與N+基板102形成電接觸，集電極電極也形成在基板背面。集電極電極和發射極電極通常都由金屬層等導電材料製成。
在本說明書中，TVS元件200被溝槽隔離結構111隔開。在本實施例中，溝槽延伸到N+基板102，以隔開TVS元件200，並且溝槽內襯氧化層109，用多晶矽層110填充。在其他實施例中，可以使用一個氧化物填充溝槽隔離結構。在第13圖中，兩個溝槽隔離結構111表示在TVS元件200的任一邊上。在實際的實施例中，溝槽隔離結構111可以是一個單獨的溝槽隔離結構111，包圍著TVS元件200的中心部分或主動區。
在TVS元件200中，掩埋P-本體結由P-本體一區124構成，P-本體一區124形成在N+區116和P-本體區114之間的結處。P-本體一區124比P-本體區114更加重摻雜，並且作為摻雜區的島在N+/P-本體結處。TVS元件200進一步包括一個P-型摻雜區132，形成在P-型掩埋層108和N+基板102之間的結處。在一個實施例中，P-型掩埋層132作為P-型掩埋層區域，用PBL2區132表示。PBL2區132比P-型掩埋層108更加重摻雜，並且作為摻雜區的島在P-型掩埋層108和N+基板102結處。P-本體一區124和PBL2區132是空間分佈的。由於兩個優化區域的空間分佈，因此TVS元件200構成兩個並聯的NPN雙極電晶體的等效電路，對於正向和負向尖峰瞬變電壓來說，兩個雙極電晶體都是單獨優化的。
在本實施例中，所示的TVS元件200由一個單獨的P-本體一區124和一個單獨的PBL2區132構成。在其他實施例中，TVS元件200可以利用多個相間的P-本體一區124和PBL2區132構成，其製備方式與第4圖至第9圖所示的配置方式相同。
第14圖表示依據本發明的第六實施例，帶有空間分佈和單獨優化的集電極-基極和發射極-基極結的雙向TVS元件210的剖面圖。參見第14圖，TVS元件210除了製成P-型掩埋層108和P-本體區114之外，其他的配置方式都與第13圖所示的TVS元件200的配置方式相同。在第13圖所示的TVS元件200中，形成分開的P-型掩埋層108和P-本體區114。在第14圖所示的TVS元件210中，利用全面P-型層115，代替分開的PBL和P-本體層。全面P-型層115可以是一個全面的摻雜區，形成在N-外延層104的整個表面上。TVS元件210的剩餘結構可以按照第13圖所示的相同的方式製備。
第15圖表示依據本發明的第三實施例，帶有單獨優化的集電極-基極結和p-n結的單向TVS元件220的剖面圖。第15圖表示沒有使用P-型外延層112，第10圖所示的TVS元件50的結構。參見第15圖，一個單向TVS元件(TVS元件220)形成在一個重摻雜的N+基板102上。一個輕摻雜的N-型外延層(N-外延層104)形成在N+基板102上。一個P-本體區114形成在P-型掩埋層108上方的N-外延層104中。一個重摻雜的N+區116形成在P-本體區114中，以完成NPN雙極電晶體。
這樣一來，TVS元件220就製備成一個NPN雙極電晶體，包括一個由N+基板102構成的集電極，一個由P-型掩埋層108和P-本體區114構成的基極以及一個由N+區116構成的發射極。電介質層118形成在半導體結構上方，以便覆蓋和保護半導體元件。一個開口形成在電介質層118中，一個發射極電極形成在開口中，以便於N+區116形成歐姆接觸。集電極電極用於與N+基板102形成電接觸，集電極電極也形成在基板背面。發射極電極和集電極電極通常都由金屬層等導電材料製成。
在本說明書中，TVS元件220與溝槽隔離結構隔開。在本實施例中，溝槽隔離結構延伸到N+基板102，以隔開TVS元件220，並且溝槽內襯氧化層109，用多晶矽層110填充。在其他實施例中，可以使用一個氧化物填充溝槽隔離結構。在第15圖中，兩個溝槽隔離結構111表示在TVS元件220的任一邊上。在實際的實施例中，溝槽隔離結構111可以是一個單獨的溝槽隔離結構111，包圍著TVS元件220的中心部分或主動區。
TVS元件220進一步包括一個重摻雜的P+區126，形成在半導體結構的表面上，並且電連接到發射極電勢，例如藉由電介質層118中的一個接觸開口，連接到發射極電極。在TVS元件220中，利用額外的溝槽隔離結構130，使
P+區126與TVS元件220的主動區隔離，TVS元件220的主動區由N+區116限定。另外，在TVS元件200中，掩埋P-本體結由P-本體一區124構成，P-本體一區124形成在P-本體區114中，並且在P+區126和P-本體區114的結處。P-本體一區124比P-本體區114更加重摻雜。這樣一來，NPN雙極電晶體主動區就形成在溝槽隔離結構130和PN結二極體之間，PN結二極體形成在隔離結構111和130之間。PN結二極體形成在P-型區(包括P+區126、P-本體一區124、P-本體區114以及P-掩埋層108)和N+基板102之間的結處。
TVS元件220進一步包括一個P-型摻雜區132，形成在P-型掩埋層108和N+基板102之間的結處。在一個實施例中，P-型摻雜區132作為P-型掩埋層區，用PBL2區132表示。在本實施例中，TVS元件220包括一個P-型摻雜區132，形成在P-型掩埋層108和N+基板102之間的結處。在一個實施例中，P-型摻雜區132作為P-型掩埋層區，用PBL2區132表示。PBL2區132比P-型掩埋層108更加重摻雜，並穿過溝槽隔離結構111之間的整個主動區形成。在本實施例中，PBL2區132形成在比P-型掩埋層108更深的結深處。溝槽隔離結構130延伸穿過PBL2區132的層，使PBL2區132的層與溝槽隔離結構111和130之間的有源二極體區域隔離。這樣一來，TVS元件220包括PBL2區132，優化雙極電晶體的集電極-基極結，並且TVS元件220包括P-本體一區124，以優化PN結二極體的p-n結。
第16圖表示依據本發明的第四實施例，帶有單獨優化的集電極-基極結和p-n結的單向TVS元件230的剖面圖。參見第16圖，TVS元件230除了製成P-型掩埋層108和P-本體區114之外，其配置方式都與第15圖所示的TVS元件220的配置方式相同。在第15圖所示的TVS元件220中，形成單獨的P-型掩埋層108和P-本體區114。在第16圖所示的TVS元件230中，利用全面P-型層115，代替單
獨的PBL和P-本體層。全面P-型層115形成在N-外延層104的整個表面上。TVS元件230的剩餘部分可以按照第15圖所示的相同的配置方式製備。
在本發明的實施例中，單向或雙向TVS元件的擊穿電壓，都可以藉由調節摻雜基極區的摻雜水平來調節──P-本體區或P-本體一區或P-掩埋層或PBL2區。藉由降低基極摻雜區的摻雜水平，TVS元件的擊穿電壓增大。在某些實施例中，可以增大P-型外延層(如果有的話)的厚度，從而增大擊穿電壓。
雖然為了表述清楚，以上內容對實施例進行了詳細介紹，但是本發明並不局限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明，不用於局限。
10:TVS元件
102:N+基板
104:N-外延層
106:N-型掩埋層
108:P-型掩埋層
109:溝槽內襯氧化層
110:多晶矽層
111、130:溝槽隔離結構
112:P-型外延層
114:P-本體區
116:N+區
118:電介質層
120:受保護節點
122:參考節點
124:P-本體一區
126:P+區
128:N+沉降區
132:P-型摻雜區(PBL2區)
Claims (37)
- 一種瞬變電壓抑制器，其包括：第一導電類型的半導體基板，半導體基板為重摻雜；第一導電類型的第一外延層，形成在半導體基板上，第一外延層具有第一厚度；第二導電類型的第二外延層，形成在第一外延層上，第二導電類型與第一導電類型相反；第一導電類型的第一掩埋層以及第二導電類型的第二掩埋層形成在第一外延層中，延伸到第二外延層，第二掩埋層形成在瞬變電壓抑制器的中心部分；第二導電類型的第一本體區，形成在瞬變電壓抑制器中心部分的第二外延層的上表面；第一導電類型的第一重摻雜區，形成在第二外延層的上表面的第一本體區中；以及第二導電類型的第三掩埋層的區域，形成在第一外延層中，從第二掩埋層開始延伸到半導體基板，第三掩埋層的區域位於瞬變電壓抑制器的中心部分，在第一重摻雜區下方，其中半導體基板連接到第一電極，第一重摻雜區連接到瞬變電壓抑制器的第二電極。
- 如申請專利範圍第1項所述之瞬變電壓抑制器，其中第一掩埋層形成在第二掩埋層外圍附近並且包圍著第二掩埋層。
- 如申請專利範圍第2項所述之瞬變電壓抑制器，其中第二掩埋層形 成在第一外延層中比第一掩埋層的結深度更深的結深處。
- 如申請專利範圍第1項所述之瞬變電壓抑制器，其中第三掩埋層和半導體基板構成一個集電極-基極結，其第一擊穿電壓低於第二掩埋層和半導體基板的結處的擊穿電壓。
- 如申請專利範圍第1項所述之瞬變電壓抑制器，其進一步包括：第二導電類型的第二本體區，形成在第一重摻雜區和第一本體區的結處，第二本體區比第一本體區更加重摻雜。
- 如申請專利範圍第5項所述之瞬變電壓抑制器，其中第二本體區和第三掩埋層的區域在瞬變電壓抑制器中心部分的水平方向上空間分佈，水平方向平行於第二外延層的上表面。
- 如申請專利範圍第5項所述之瞬變電壓抑制器，其中選擇第三掩埋層的摻雜水平，使瞬變電壓抑制器的擊穿電壓在正向尖峰方向上優化，選擇第二本體區的摻雜水平，使瞬變電壓抑制器的閉鎖電壓在反向尖峰方向上優化。
- 如申請專利範圍第5項所述之瞬變電壓抑制器，其中第三掩埋層包括分離的第一複數個摻雜區，分佈在第二掩埋層和半導體基板的結處，第二本體區包括分離的第二複數個摻雜區，分佈在第一重摻雜區和第一本體區的結處，第一複數個摻雜區與第二複數個摻雜區在瞬變電壓抑制器中心部分的水平方向上交替分開。
- 如申請專利範圍第8項所述之瞬變電壓抑制器，其中第一複數個摻雜區和第二複數個摻雜區形成帶狀，第一複數個摻雜區和第二複數個摻雜區在瞬變電壓抑制器的中心部分形成交替的帶狀。
- 如申請專利範圍第8項所述之瞬變電壓抑制器，其中第一複數個摻 雜區和第二複數個摻雜區作為中心圓，第一複數個摻雜區和第二複數個摻雜區在瞬變電壓抑制器的中心部分形成交替圓。
- 如申請專利範圍第1項所述之瞬變電壓抑制器，其進一步包括：第一溝槽隔離結構，包圍著瞬變電壓抑制器的主動區，以提供瞬變電壓抑制器的隔離。
- 如申請專利範圍第11項所述之瞬變電壓抑制器，其中第一溝槽隔離結構包括形成溝槽，延伸到第一掩埋層。
- 如申請專利範圍第11項所述之瞬變電壓抑制器，其進一步包括：第一導電類型的沉降區，形成在瞬變電壓抑制器的主動區中，靠近第一溝槽隔離結構，沉降區延伸到第一掩埋層；以及第二導電類型的第二重摻雜區，形成在第二外延層的上表面上，並且與沉降區交界。
- 如申請專利範圍第13項所述之瞬變電壓抑制器，其進一步包括：第二溝槽隔離結構，形成在瞬變電壓抑制器的主動區中，包圍著瞬變電壓抑制器的一部分主動區，第二溝槽隔離結構形成在沉降區和第一重摻雜區之間，沉降區形成在第一溝槽隔離結構和第二溝槽隔離結構之間，其中第二溝槽隔離結構保護瞬變電壓抑制器不受來自沉降區和第二重摻雜區之間的結的橫向注入的影響。
- 如申請專利範圍第14項所述之瞬變電壓抑制器，其中第二溝槽隔離結構包括形成溝槽，至少延伸到第二外延層中。
- 如申請專利範圍第14項所述之瞬變電壓抑制器，其中第二溝槽隔離結構與沉降區分開。
- 如申請專利範圍第13項所述之瞬變電壓抑制器，其中沉降區和第二重摻雜區形成在距離第一重摻雜區第一距離的地方，選擇第一距離，以保護瞬變電壓抑制器不受沉降區和第二重摻雜區之間的結的橫向注入的影響。
- 如申請專利範圍第13項所述之瞬變電壓抑制器，其中第二導電類型的第二重摻雜區電連接到瞬變電壓抑制器的第二電極。
- 如申請專利範圍第18項所述之瞬變電壓抑制器，其中第三掩埋層延伸到第一掩埋層，形成在第二掩埋層外圍附近，並且包圍著第二掩埋層。
- 如申請專利範圍第18項所述之瞬變電壓抑制器，其進一步包括：第二導電類型的第二本體區，形成在第二重摻雜區和第一本體區的結處，第二本體區比第一本體區更加重摻雜，第二本體區與沉降區交界。
- 如申請專利範圍第20項所述之瞬變電壓抑制器，其中選擇第三掩埋層的摻雜水平，以優化瞬變電壓抑制器在正向尖峰方向上的擊穿電壓，選擇第二本體區的摻雜水平，以優化瞬變電壓抑制器在反向尖峰方向上的閉鎖電壓。
- 如申請專利範圍第18項所述之瞬變電壓抑制器，其進一步包括：第二溝槽隔離結構，形成在瞬變電壓抑制器的主動區中，包圍著瞬變電壓抑制器的一部分主動區，第二溝槽隔離結構形成在沉降區和第一重摻雜區之間，沉降區形成在第一溝槽隔離結構和第二溝槽隔離結構之間，其中第一溝槽隔離結構包括形成溝槽，延伸到第一掩埋層的一部分，第二溝槽隔離結構包括形成溝槽，延伸到第一掩埋層的另一部 分。
- 如申請專利範圍第18項所述之瞬變電壓抑制器，其中第一掩埋層形成在第一外延層中，比第二掩埋層的結深度更淺的地方。
- 如申請專利範圍第18項所述之瞬變電壓抑制器，其中第一掩埋層延伸到半導體基板中。
- 一種瞬變電壓抑制器，其包括：第一導電類型的半導體基板，半導體基板為重摻雜；第一導電類型的第一外延層，形成在半導體基板上，第一外延層具有第一厚度；第二導電類型的第一摻雜區，形成在第一外延層中，第二導電類型與第一導電類型相反，第一摻雜區至少形成在瞬變電壓抑制器的中心部分；第一導電類型的第一重摻雜區，形成在第一摻雜區中，在第一外延層的上表面；第二導電類型的第一本體區，形成在第一重摻雜區和第一摻雜區的結處，第一本體區比第一摻雜區更加重摻雜；以及第二導電類型的第二摻雜區，形成在第一外延層中，從第一摻雜區延伸到半導體基板，第二摻雜區位於瞬變電壓抑制器的中心部分，在第一重摻雜區下方，第一本體區和第二摻雜區在瞬變電壓抑制器中心部分的水平方向上空間分佈，水平方向平行於第一外延層的上表面，其中半導體基板連接到第一電極，第一重摻雜區連接到瞬變電壓抑制器的第二電極。
- 如申請專利範圍第25項所述之瞬變電壓抑制器，其中第一摻雜區包括第二導電類型的全面摻雜區。
- 如申請專利範圍第25項所述之瞬變電壓抑制器，其中第一摻雜區包括第二導電類型的第一掩埋層，形成在半導體基板上，以及第二導電類型的第二本體區，形成在第一掩埋層上，第二本體區比第一本體區更加重摻雜，第一重摻雜區形成在第二本體區中。
- 如申請專利範圍第27項所述之瞬變電壓抑制器，其中第二摻雜區包括第二導電類型的第二掩埋層區，第二掩埋層區從第一掩埋層開始延伸到半導體基板中。
- 如申請專利範圍第25項所述之瞬變電壓抑制器，其進一步包括：形成第一溝槽隔離結構，包圍著瞬變電壓抑制器的主動區，以提供瞬變電壓抑制器的隔離。
- 一種瞬變電壓抑制器，其包括：第一導電類型的半導體基板，半導體基板為重摻雜；第一導電類型的第一外延層，形成在半導體基板上，第一外延層具有第一厚度；第二導電類型的第一摻雜區，形成在第一外延層中，第二導電類型與第一導電類型相反，第一摻雜區至少形成在瞬變電壓抑制器的中心部分；第一導電類型的第一重摻雜區，形成在第一摻雜區中，在第一外延層的上表面；第二導電類型的第二摻雜區，從第一摻雜區開始延伸到半導體基板中， 第二摻雜區位於瞬變電壓抑制器的主動區中，並且第二摻雜區比第一摻雜區更加重摻雜；第二導電類型的第二重摻雜區，形成在第一外延層的上表面，並且與第一重摻雜區分隔開，第二重摻雜區短接至第一重摻雜區；以及第二導電類型的第一本體區，形成在第二重摻雜區和第一摻雜區的結處，第一本體區比第一摻雜區更加重摻雜。
- 如申請專利範圍第30項所述之瞬變電壓抑制器，其中第一摻雜區包括第二導電類型的全面摻雜區。
- 如申請專利範圍第30項所述之瞬變電壓抑制器，其中第一摻雜區包括第二導電類型的第一掩埋層，形成在半導體基板中，以及第二導電類型的第二本體區，形成在第一掩埋層上，第二本體區比第一本體區更加重摻雜，第一重摻雜區形成在第二本體區中。
- 如申請專利範圍第32項所述之瞬變電壓抑制器，其中第二摻雜區包括第二導電類型的第二掩埋層的區域，第二掩埋層的區域從第一掩埋層開始延伸到半導體基板中，並且形成在瞬變電壓抑制器的整個主動區中，在第二重摻雜區下方延伸到第一重摻雜區。
- 如申請專利範圍第33項所述之瞬變電壓抑制器，其中選擇第二掩埋層的摻雜水平，以優化瞬變電壓抑制器在正向尖峰方向上的擊穿電壓，選擇第一本體區的摻雜水平，以優化瞬變電壓抑制器在反向尖峰方向上的閉鎖電壓。
- 如申請專利範圍第30項所述之瞬變電壓抑制器，其進一步包括：形成第一溝槽隔離結構，包圍著瞬變電壓抑制器的主動區，以提供瞬變電壓抑制器的隔離。
- 如申請專利範圍第35項所述之瞬變電壓抑制器，其進一步包括：第二溝槽隔離結構，形成在瞬變電壓抑制器的主動區中，包圍著瞬變電壓抑制器的一部分主動區，第二溝槽隔離結構形成在第一重摻雜區和第二重摻雜區之間，第二重摻雜區形成在第一溝槽隔離結構和第二溝槽隔離結構之間。
- 如申請專利範圍第36項所述之瞬變電壓抑制器，其中第二溝槽隔離結構延伸到半導體基板中，以隔離瞬變電壓抑制器的主動區。
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Citations (5)
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|---|---|---|---|---|
| US20090045457A1 (en) * | 2006-11-16 | 2009-02-19 | Alpha & Omega Semiconductor, Ltd. | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
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Patent Citations (5)
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|---|---|---|---|---|
| US20090045457A1 (en) * | 2006-11-16 | 2009-02-19 | Alpha & Omega Semiconductor, Ltd. | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| CN101527324A (zh) * | 2008-12-08 | 2009-09-09 | 上海长园维安微电子有限公司 | 双向低压穿通瞬态电压抑制二极管及其制作方法 |
| TW201301477A (zh) * | 2011-06-28 | 2013-01-01 | Alpha & Omega Semiconductor | 帶有低鉗位元電壓的低電容瞬態電壓抑制器 |
| TW201705498A (zh) * | 2015-04-10 | 2017-02-01 | Silergy Semiconductor Tech (Hangzhou) Ltd | 雙向穿通半導體器件及其製造方法 |
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