TW201705498A - 雙向穿通半導體器件及其製造方法 - Google Patents

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Abstract

公開了一種雙向穿通半導體器件及其製造方法。該雙向穿通半導體器件包括：彼此並聯連接的第一電晶體和第二電晶體；其中，第一電晶體包括位於半導體基板中的半導體掩埋層、以及外延半導體層的位於半導體掩埋層上的第一外延區域，半導體掩埋層作為第一電晶體的基區，以及第二電晶體包括外延半導體層的位於半導體基板上的第二外延區域、以及位於第二外延區域中的第一摻雜區，第一摻雜區作為第二電晶體的基區，其中，外延半導體層的第一外延區域和第二外延區域為不同的導電類型。該雙向穿通半導體器件可以實現大致對稱的正反向特性，採用一個器件就可以實現低工作電壓下的雙向保護。

Description

雙向穿通半導體器件及其製造方法
本發明關於半導體器件及其製造方法，更具體地，關於雙向穿通半導體器件及其製造方法。
諸如手機和可穿戴電子產品的行動終端獲得廣泛的應用。行動終端中的電子電路工作於例如5V的低工作電壓，以減小功耗和延長行動終端的使用時間。隨著工作電壓的減小，電子電路可以承受的最大電壓也減小。需要採用低擊穿電壓的瞬態電壓抑制器保護電子電路。
齊納二極體是利用二極體在反偏電壓作用下的雪崩擊穿效應提供穩壓功能的電子器件。齊納二極體例如為p+n+結構，在高於擊穿電壓的反偏電壓下，發生雪崩擊穿，從而提供放電路徑。齊納二極體在高工作電壓下穩壓性能良好。然而，在5V以下的低工作電壓，齊納二極體的洩漏電流和電容增大，導致功耗增大，並且限制了工作頻率。
與齊納二極體相比，穿通二極體利用穿通現象提供過壓保護。由於穿通電壓低於雪崩擊穿電壓，因此，穿通二 極體具有低擊穿電壓，可以在低工作電壓提供改善的穩壓功能。穿通二極體例如為n+p-p+n+結構。從而實質上包括兩個背靠背的二極體。在高於擊穿電壓的反偏電壓作用下，兩個二極體的空間電荷區合併，使得電流可以流動，從而發生穿通擊穿。穿通二極體可以減小洩漏電流和電容，以及實現大電流下的嵌位特性。
然而，穿通二極體的正反向特性不對稱。為了實現雙向保護，就需要將兩個穿通二極體反向並聯。在中國專利ZL200810204177.8中公開了一種雙向穿通瞬態電壓抑制二極體，其中包含反向並聯的兩個穿通二極體。兩個穿通二極體的結構類似，均為n+p-p+n+結構，其中針對第一穿通二極體，在p-外延層下方形成p+埋層，針對第二穿通二極體，在p-外延層中形成p+摻雜區。該結構對摻雜工藝和穿通性是不利的。例如，相鄰的p+埋層和p-埋層容易相連，整個穿通器件的結構不利地變為n+p+n+型，導致穿通器件的失效。
期望進一步改進穿通二極體的特性，以減少在提供雙向保護時所需的穿通二極體的數量，從而降低電子電路的成本。
有鑑於此，本發明提供一種雙向穿通半導體器件及其製造方法。
根據本發明的一方面，提供一種雙向穿通半導體器 件，包括：彼此並聯連接的第一電晶體和第二電晶體；其中，第一電晶體與第二電晶體分別位於第一導電類型的半導體基板的第一區域和第二區域，第一電晶體包括位於半導體基板中的第二導電類型的半導體掩埋層、以及外延半導體層的位於半導體掩埋層上的第一外延區域，所述半導體掩埋層作為第一電晶體的基區，以及第二電晶體包括外延半導體層的位於半導體基板上的第二外延區域、以及位於第二外延區域中的第二導電類型的第一摻雜區，所述第一摻雜區作為第二電晶體的基區，其中，所述外延半導體層的第一外延區域和第二外延區域為不同的導電類型。
較佳地，所述外延半導體層分別由半導體掩埋層和半導體基板自摻雜形成所述第一外延區域和所述第二外延區域。
較佳地，所述第一外延區域是第二導電類型。
較佳地，第二外延區域為選自本質特性或第一導電類型中的一種。
較佳地，所述第一電晶體還包括位於第一外延區域中的第一導電類型的第二摻雜區，所述第二電晶體還包括位於第一摻雜區中的第一導電類型的第三摻雜區。
較佳地，所述半導體掩埋層和所述半導體基板之間形成第一PN接面；所述第一外延區域和所述第二摻雜區之間形成第二PN接面；其中，所述第一摻雜區和所述第三摻雜區之間形成第三PN接面；以及所述第一摻雜區和所述第二外延區域之間的第四PN接面。
較佳地，所述雙向穿通半導體器件還包括用於限定第一電晶體和第二電晶體各自的主動區的隔離結構。
較佳地，所述隔離結構包括相對的第一側和第二側，第一側與半導體掩埋層和第一外延區域鄰接，第二側與第二外延區域鄰接，使得半導體掩埋層和第二外延區域之間隔開而不至於發生穿通8、根據申請專利範圍7所述的雙向穿通半導體器件，其中所述隔離結構選自溝槽隔離和第一導電類型的摻雜擴散區之一。
較佳地，所述摻雜擴散區從所述外延半導體層的表面延伸至所述半導體基板。
較佳地，所述雙向穿通半導體器件還包括：與所述第二摻雜區和第三摻雜區相接觸的第一電極；與所述半導體基板相接觸的第二電極。
較佳地，所述第一PN接面和第三PN接面在承受超過擊穿電壓的反向電壓時，發生穿通擊穿而非雪崩擊穿。
較佳地，藉由調節半導體掩埋層和外延半導體層的摻雜濃度，使得第一PN節發生穿通擊穿。
較佳地，所述半導體掩埋層的摻雜濃度為1e16~1e18atoms/cm3。
較佳地，藉由調節第一摻雜區和外延半導體層的摻雜濃度，使得第三PN節發生穿通擊穿。
較佳地，所述第一摻雜區的摻雜濃度為1e15-5e18atoms/cm3。
較佳地，所述外延半導體層的厚度為3~10微米。
較佳地，所述第一導電類型為N型和P型之一，所述第二導電類型為N型和P型中的另一個。
根據本發明的另一方面，提供一種製造雙向穿通半導體器件的方法，包括：在第一導電類型的半導體基板中形成第二導電類型的半導體掩埋層；在半導體基板上形成外延半導體層，所述外延半導體層的第一外延區域和第二外延區域為不同的導電類型；在第二外延區域中形成第二導電類型的第一摻雜區；在第一外延區域中形成第一導電類型的第二摻雜區，以及在第一摻雜區中形成第一導電類型的第三摻雜區。
較佳地，所述第一外延區域是第二導電類型。
較佳地，第二外延區域為選自本質特性或第一導電類型中的一種。
較佳地，在形成外延半導體層的步驟之後，所述方法還包括：在外延半導體層中形成隔離結構，所述隔離結構從外延半導體層的表面延伸至半導體基板層中，從而隔開第二外延區域和半導體掩埋層。
較佳地，在形成第二摻雜區和第三摻雜區的步驟之後，所述還包括：形成與第二摻雜區和第三摻雜區相接觸的第一電極；以及形成與半導體基板相接觸的第二電極。
較佳地，所述第一導電類型為N型和P型之一，所述第二導電類型為N型和P型中的另一個。
根據本發明的實施例的雙向穿通半導體器件，在半導體基板的不同區域形成的第一電晶體和第二電晶體彼此並 聯連接。第一電晶體的基區位於半導體掩埋層中，第二電晶體的基區位於第一摻雜區。在半導體基板和第二摻雜區、第三摻雜區之間施加正向電壓時，如果大於擊穿電壓，則第一電晶體和第二電晶體中的一個的反偏PN接面發生穿通。在半導體基板和第二摻雜區、第三摻雜區施加反向電壓時，如果大於擊穿電壓，則第一電晶體和第二電晶體中的另一個的反偏PN接面發生穿通。該雙向穿通半導體器件可以實現大致對稱的正反向特性，採用一個器件就可以實現低工作電壓下的雙向保護。
在該雙向穿通半導體器件中，外延半導體層的第一外延區域與第一電晶體的基區鄰接，第二外延區域與第二電晶體的基區鄰接。所述外延半導體層的第一外延區域和第二外延區域分別由半導體掩埋層和半導體基板自摻雜成不同的導電類型。因而，第一電晶體和第二電晶體的結構不相同。例如，第一電晶體包括N+、P+、P、N+四個不同導電類型的，半導體區域，第二電晶體包括N+、P+、N-、N+四個不同導電類型的半導體區域。藉由將不同結構的第一電晶體和第二電晶體結合在一起，可以獲得雙向穿通半導體器件的期望的正反向穿通電壓。
在優選的實施例中，採用隔離結構隔開半導體掩埋層和第二外延區域，使得二者之間不至於發生不期望的穿通。該雙向穿通半導體器件利用隔離結構可以獲得穩定的雙向穿通特性。此外，由於採用隔離結構，第二摻雜區和第三摻雜區各自的摻雜濃度可以獨立調節，從而可以減小 該雙向穿通半導體器件的寄生電阻。該隔離結構還減小了第二摻雜區佔據的面積。由於第一電晶體的寄生電容主要由第一外延區域和第二摻雜區之間的第二PN接面勢壘電容構成，因此，第二摻雜區的面積減小導致該雙向穿通半導體器件的寄生電容減小。
100‧‧‧雙向穿通半導體器件
101‧‧‧N+型基板
111‧‧‧P型掩埋層
112‧‧‧第一外延區域
113‧‧‧N+型區
121‧‧‧第二外延區域
122‧‧‧P+型區
123‧‧‧N+型區
131‧‧‧隔離結構
132‧‧‧層間絕緣層
133‧‧‧第一電極
134‧‧‧第二電極
Q1‧‧‧第一電晶體
Q2‧‧‧第二電晶體
藉由以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中：圖1示出根據本發明的實施例的雙向穿通半導體器件的示意性截面圖。
圖2示出根據本發明的實施例的雙向穿通半導體器件的等效電路圖。
圖3示出根據本發明的實施例的雙向穿通半導體器件的IV測試曲線。
圖4示出根據本發明的實施例的雙向穿通半導體器件的CV測試曲線。
圖5a至5f示出根據發明的實施例的製造雙向穿通半導體器件的方法的各個步驟的半導體結構的示意性截面圖。
以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件採用類似的附圖標記來表示。為了清楚起 見，附圖中的各個部分沒有按比例繪製。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟後獲得的半導體結構。
應當理解，在描述器件的結構時，當將一層、一個區域稱為位於另一層、另一個區域“上面”或“上方”時，可以指直接位於另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。並且，如果將器件翻轉，該一層、一個區域將位於另一層、另一個區域“下面”或“下方”。
如果為了描述直接位於另一層、另一個區域上面的情形，本文將採用“A直接在B上面”或“A在B上面並與之鄰接”的表述方式。在本申請中，“A直接位於B中”表示A位於B中，並且A與B直接鄰接，而非A位於B中形成的摻雜區中。
在本申請中，術語“半導體結構”指在製造半導體器件的各個步驟中形成的整個半導體結構的統稱，包括已經形成的所有層或區域。
在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。
本發明可以各種形式呈現，以下將描述其中一些示例。
圖1示出根據本發明的實施例的雙向穿通半導體器件 的示意性截面圖。雙向穿通半導體器件100在N+型基板101的第一區域和第二區域。採用隔離結構131，例如N型擴散隔離區或溝槽隔離，隔開第一區域和第二區域。在第一區域中，P型掩埋層111形成於N+型基板101的表面附近，外延半導體層的第一外延區域112位於P型掩埋層111上，N+型區113形成於第一外延區域112中。在第二區域中，外延半導體層的第二外延區域121位於N+型基板101上，P+型區122形成在第二外延區域121中，N+型區123形成在P+型區122中。雙向穿通半導體器件100的第一電極133接觸N+型區113和123，第二電極134接觸N+型基板101。外延半導體層的第一外延區域112和第二外延區域121分別由半導體掩埋層和半導體基板自摻雜成不同的導電類型。
在該實施例中，第一外延區域112是P型，第二外延區域121是本質特性。在一個替代的實施例，第二外延區域121可以由N-層代替。
在該實施例中，隔離結構131為溝槽隔離。在另一個替代的實施例中，隔離結構131可以是N型的摻雜擴散區。
圖2示出根據本發明的實施例的雙向穿通半導體器件的等效電路圖。雙向穿通半導體器件100包括在第一區域形成的第一電晶體Q1和在第二區域形成的第二電晶體Q2。
第一電晶體Q1包括背靠背的第一二極體和第二二極 體，其中第一二極體包括P型掩埋層111和N+型基板101之間介面處的第一PN接面，第二二極體包括第一外延區域112和N+型區113之間介面處的第二PN接面。
藉由調節P型掩埋層111和外延半導體層的摻雜濃度，在電晶體Q1的集電極發生雪崩擊穿前，已經出現穿通現象。在一個示例中，P型掩埋層111的摻雜濃度為1e16~1e18atoms/cm3。
第二電晶體Q2包括背靠背的第三二極體和第四二極體，其中第三二極體包括P+型區122和N+型區123之間介面處的第三PN接面，第四二極體包括P+型區122和第二外延區域121之間介面處的第四PN接面。
藉由調節P+型區122和外延半導體層的摻雜濃度，在電晶體Q2的集電極發生雪崩擊穿前，已經出現穿通現象。在一個示例中，P+型區122的摻雜濃度為1e15-5e18atoms/cm3。
圖3示出根據本發明的實施例的雙向穿通半導體器件的IV測試曲線。由圖中可以看出，正向和反向的嵌位電壓在電流為10-4A時都可維持在4V左右，且其調節範圍為1-12V。將該雙向穿通半導體器件100用於ESD保護時，可以提供雙向靜電保護和超載保護。若第一電極133處出現負的靜電脈衝，電晶體Q1在第一電極133上的電壓超過其穿通電壓時可快速導通，流過Q1的電流迅速增加，Q1上的電壓出現回退的現象，並最後維持為一個可調的較低的電壓，即第一維持電壓。第一維持電壓低於擊 穿電壓。若第一電極133處出現的正的靜電脈衝，電晶體Q2在第一電極133上的電壓超過其穿通電壓時可快速導通，Q2上的電壓出現回退的現象，並最後維持為一個可調的較低的電壓，即第二維持電壓。第二維持電壓低於擊穿電壓。
由此可見，本發明的雙向穿通半導體器件在可實現雙向靜電保護或超載保護，且在雙向都能獲得較低的嵌位電壓。由於無需使用兩塊晶片，有利於降低成本，可很好的應用於低工作電壓中。如可應用於實現I/O-I/O，I/O-GND、VCC-GND等介面之間的靜電保護以及超載保護。
圖4示出根據本發明的實施例的雙向穿通半導體器件的CV測試曲線。由圖中可以看出，在0V至5V的工作電壓範圍，該雙向穿通半導體器件100的寄生電容小於5e-13F。
由此可見，本發明的雙向穿通半導體器件在工作窗口內的寄生電容非常低，因此可以很好的應用於如乙太網介面等高資料傳輸率的電路介面中。該寄生電容的大小還可藉由調整外延半導體層的摻雜濃度來調整。
圖5a至5f示出根據發明的實施例的製造雙向穿通半導體器件的方法的各個步驟的半導體結構的示意性截面圖。
如圖5a所示，在N+型基板101中形成P型掩埋層111。該P型掩埋層111作為電晶體Q2的重摻雜基區。在一個示例中，N+型基板101例如是單晶矽基板。N+型 基板101的摻雜濃度至少為1e18atoms/cm3，典型地大於1e 19atoms/cm3。採用較高的摻雜濃度可以減小基板的電阻。
在該步驟中，在N+型基板101的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕劑層形成掩模。該掩模包含暴露N+型基板101的一部分表面的開口。採用慣用的離子注入和驅入技術，經由掩模的開口進行離子注入，從而在N+型基板101的暴露表面形成P型掩埋層111。P型掩埋層111從N+型基板101的表面向下延伸至N+型基板101中。P型掩埋層111的摻雜濃度例如為1e16~1e18atoms/cm3。在離子注入之後，藉由在溶劑中溶解或灰化去除光致抗蝕劑層。
為了形成P型半導體層或區域，可以在半導體層和區域中摻入P型摻雜劑(例如B)。藉由控制離子注入的參數，例如注入能量和劑量，可以達到所需的深度和獲得所需的摻雜濃度。
進一步地，藉由已知的沉積工藝，在包含P型掩埋層111的N+型基板101的表面上外延生長半導體層。沉積工藝例如是選自電子束蒸發(EBM)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺射中的一種。外延半導體層的厚度例如為3~10微米。
外延半導體層是本質層，並且可以包含一定摻雜濃度的N型摻雜劑(例如P、As)。在一個示例中，外延半導體層的本質摻雜濃度的範圍例如為1e11~1e14atoms/cm。
由於自摻雜效應，在外延生長過程中，來自基板的摻雜劑可以進入外延半導體層中，從而改變外延半導體層的導電性。
在該實施例中，藉由調節外延半導體層的本質摻雜濃度，使得外延半導體層與P型掩埋層111接觸的部分形成第一外延區域112，與N+型基板101接觸的部分形成第二外延區域121，如圖5b所示。
在一個替代的實施例中，由於P型掩埋層111對外延半導體層的自摻雜，第一外延區域112可能實質上摻雜成P-型層。在另一個替代的實施例中，由於N+型基板101對外延半導體層的自摻雜，第二外延區域121可能實質上摻雜成N-層。
進一步地，在第二外延區域121中形成P+型區122，如圖5c所示。該P+型區122作為電晶體Q2的重摻雜基區。因此，正向電晶體Q2的寄生電容可以藉由調整外延半導體層的摻雜濃度進行控制。
在該步驟中，在半導體結構的與N+基板101相對的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕劑層形成掩模。該掩模包含暴露第二外延區域121的一部分的表面的開口。採用慣用的離子注入和驅入技術，經由掩模的開口進行離子注入，從而在第二外延區域121中形成P+型區122。P+型區122從第二外延區域121的表面向下延伸至第二外延區域121中。P+型區122的摻雜濃度例如為1e15-5e18atoms/cm3。在離子注入之後，藉由在溶劑中 溶解或灰化去除光致抗蝕劑層。
進一步地，形成用於分別限定電晶體Q1和Q2的主動區的隔離結構131，如圖5d所示。該隔離結構131例如為N型擴散隔離區。隔離結構131從整個半導體結構的主表面向下延伸至N+基板101中，使得第一區域的P型掩埋層111、第一外延區域112與第二區域的第二外延區域121和P+型區122相互隔開。
隔離結構131用於限定第一電晶體和第二電晶體各自的主動區。在該實施例中，隔離結構131的至少一部分的一側與P型掩埋層111和第一外延區域112鄰接，另一側與第二外延區域121鄰接，使得P型掩埋層111和第二外延區域121之間隔開而不至於發生穿通。
在替代的實施例中，如果電晶體Q1和Q2的主動區距離足夠遠而不致於發生穿通，則可以省去隔離結構131位於電晶體Q1和Q2之間的部分。
在該步驟中，在半導體結構的與N+基板101相對的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕劑層形成掩模。該掩模包含暴露第二外延區域121的一部分的表面的開口。採用慣用的離子注入和驅入技術，經由掩模的開口進行離子注入，從而在第二外延區域121中形成圍繞P+型區122的N型隔離結構131。隔離結構131從第二外延區域121的表面向下延伸至N+基板101中。在離子注入之後，藉由在溶劑中溶解或灰化去除光致抗蝕劑層。
為了形成N型半導體層或區域，可以在半導體層和區域中注入N型摻雜劑(例如P、As)。藉由控制離子注入的參數，例如注入能量和劑量，可以達到所需的深度和獲得所需的摻雜濃度。
在一個實施例中，在形成P+型區122之後，在第二外延區域121中形成N型隔離結構131。在替代的實施例中，在形成第二外延區域121之後以及在形成P+型區122之前，在第二外延區域121中形成N型隔離結構131。
在另一個替代的實施例中，隔離結構131可以是溝槽隔離，並且可以在形成第二外延區域121之後的任意步驟中形成。用於形成溝槽隔離的工藝是本領域已知的，包括在半導體結構中蝕刻出淺溝槽以及採用絕緣材料填充淺溝槽的步驟。
進一步地，在第一外延區域112中形成N+型區113，在P+型區122中形成N+型區123，如圖5e所示。
在該步驟中，在半導體結構的與N+基板101相對的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕劑層形成掩模。該掩模包含暴露第一外延區域112的一部分的表面的第一開口，以及暴露P+型區122的一部分表面的第二開口。採用慣用的離子注入和驅入技術，經由掩模的第一開口和第二開口進行離子注入，從而在第一外延區域112中形成N+型區113，在P+型區122中形成N+型區123。N+型區113從第一外延區域112的表面向下延伸至第一外延區域112中。N+型區123從P+型區122的表面 向下延伸。N+型區113和123的摻雜濃度例如為1e17-1e21atoms/cm3。在離子注入之後，藉由在溶劑中溶解或灰化去除光致抗蝕劑層。
進一步地，藉由上述已知的沉積工藝，在半導體結構的與N+基板101相對的表面上形成層間絕緣層132。層間絕緣層132例如由氧化矽組成。然後，藉由光刻和蝕刻在層間絕緣層132中形成分別到達N+型區113和123的開口。
然後，藉由上述已知的沉積工藝，在絕緣層132上形成第一電極133。類似地，在N+基板101的與第一電極133相對的表面上，形成第二電極134，如圖5f所示。
第一電極133和第二電極134例如分別由選自金、銀、銅的金屬材料組成。第一電極133經由絕緣層中的開口接觸N+型區113和123。第二電極134直接接觸N+型基板101。
在上述的實施例中，在形成第一電極133之後才形成第二電極134。在替代的實施例中，由於N+型基板101的相應表面始終未受到中間步驟的影響，因此可以在任意合適的步驟形成第二電極134。例如，在圖5a所示的步驟之前，即可以形成第二電極134。
應當說明的是，在本文中，諸如第一和第二等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者順序。而且，術語“包 括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
依照本發明的實施例如上文所述，這些實施例並沒有詳盡敘述所有的細節，也不限制該發明僅為所述的具體實施例。顯然，根據以上描述，可作很多的修改和變化。本說明書選取並具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬技術領域技術人員能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受申請專利範圍及其全部範圍和等效物的限制。
100‧‧‧雙向穿通半導體器件
101‧‧‧N+型基板
111‧‧‧P型掩埋層
112‧‧‧第一外延區域
113‧‧‧N+型區
121‧‧‧第二外延區域
122‧‧‧P+型區
123‧‧‧N+型區
131‧‧‧隔離結構
132‧‧‧層間絕緣層
133‧‧‧第一電極
134‧‧‧第二電極

Claims (24)

  1. 一種雙向穿通半導體器件，包括：彼此並聯連接的第一電晶體和第二電晶體；其中，第一電晶體與第二電晶體分別位於第一導電類型的半導體基板的第一區域和第二區域，第一電晶體包括位於半導體基板中的第二導電類型的半導體掩埋層、以及外延半導體層的位於半導體掩埋層上的第一外延區域，所述半導體掩埋層作為第一電晶體的基區，以及第二電晶體包括外延半導體層的位於半導體基板上的第二外延區域、以及位於第二外延區域中的第二導電類型的第一摻雜區，所述第一摻雜區作為第二電晶體的基區，其中，所述外延半導體層的第一外延區域和第二外延區域為不同的導電類型。
  2. 根據申請專利範圍第1項所述的雙向穿通半導體器件，其中所述外延半導體層分別由半導體掩埋層和半導體基板自摻雜形成所述第一外延區域和所述第二外延區域。
  3. 根據申請專利範圍第1項所述的雙向穿通半導體器件，其中，所述第一外延區域是第二導電類型。
  4. 根據申請專利範圍第1項所述的雙向穿通半導體器件，其中，第二外延區域為選自本質特性或第一導電類型中的一種。
  5. 根據申請專利範圍第1項所述的雙向穿通半導體 器件，其中，所述第一電晶體還包括位於第一外延區域中的第一導電類型的第二摻雜區，所述第二電晶體還包括位於第一摻雜區中的第一導電類型的第三摻雜區。
  6. 根據申請專利範圍第5項所述的雙向穿通半導體器件，其中，所述半導體掩埋層和所述半導體基板之間形成第一PN接面；所述第一外延區域和所述第二摻雜區之間形成第二PN接面；其中，所述第一摻雜區和所述第三摻雜區之間形成第三PN接面；以及所述第一摻雜區和所述第二外延區域之間的第四PN接面。
  7. 根據申請專利範圍第1項所述的雙向穿通半導體器件，還包括用於限定第一電晶體和第二電晶體各自的主動區的隔離結構。
  8. 根據申請專利範圍第7項所述的雙向穿通半導體器件，其中所述隔離結構包括相對的第一側和第二側，第一側與半導體掩埋層和第一外延區域鄰接，第二側與第二外延區域鄰接，使得半導體掩埋層和第二外延區域之間隔開而不至於發生穿通
  9. 根據申請專利範圍第8項所述的雙向穿通半導體器件，其中所述隔離結構選自溝槽隔離和第一導電類型的摻雜擴散區之一。
  10. 根據申請專利範圍第9項所述的雙向穿通半導體器件，其中所述摻雜擴散區從所述外延半導體層的表面延伸至所述半導體基板。
  11. 根據申請專利範圍第1項所述的雙向穿通半導體器件，還包括：與所述第二摻雜區和第三摻雜區相接觸的第一電極；與所述半導體基板相接觸的第二電極。
  12. 根據申請專利範圍第6項所述的雙向穿通半導體器件，其中所述第一PN接面和第三PN接面在承受超過擊穿電壓的反向電壓時，發生穿通擊穿而非雪崩擊穿。
  13. 根據申請專利範圍第12項所述的雙向穿通半導體器件，其中藉由調節半導體掩埋層和外延半導體層的摻雜濃度，使得第一PN節發生穿通擊穿。
  14. 根據申請專利範圍第13項所述的雙向穿通半導體器件，其中所述半導體掩埋層的摻雜濃度為1e16~1e18atoms/cm3。
  15. 根據申請專利範圍第12項所述的雙向穿通半導體器件，其中藉由調節第一摻雜區和外延半導體層的摻雜濃度，使得第三PN節發生穿通擊穿。
  16. 根據申請專利範圍第15項所述的雙向穿通半導體器件，其中所述第一摻雜區的摻雜濃度為1e15-5e18atoms/cm3。
  17. 根據申請專利範圍第1項所述的雙向穿通半導體器件，其中所述外延半導體層的厚度為3~10微米。
  18. 根據申請專利範圍第1至17項中任一項所述的雙向穿通半導體器件，其中所述第一導電類型為N型和P型之一，所述第二導電類型為N型和P型中的另一個。
  19. 一種製造雙向穿通半導體器件的方法，包括：在第一導電類型的半導體基板中形成第二導電類型的半導體掩埋層；在半導體基板上形成外延半導體層，所述外延半導體層的第一外延區域和第二外延區域為不同的導電類型；在第二外延區域中形成第二導電類型的第一摻雜區；在第一外延區域中形成第一導電類型的第二摻雜區，以及在第一摻雜區中形成第一導電類型的第三摻雜區。
  20. 根據申請專利範圍第19項所述的方法，其中，所述第一外延區域是第二導電類型。
  21. 根據申請專利範圍第19項所述的方法，其中，第二外延區域為選自本質特性或第一導電類型中的一種。
  22. 根據申請專利範圍第19項所述的方法，在形成外延半導體層的步驟之後，還包括：在外延半導體層中形成隔離結構，所述隔離結構從外延半導體層的表面延伸至半導體基板層中，從而隔開第二外延區域和半導體掩埋層。
  23. 根據申請專利範圍第19項所述的方法，在形成第二摻雜區和第三摻雜區的步驟之後，還包括：形成與第二摻雜區和第三摻雜區相接觸的第一電極；以及 形成與半導體基板相接觸的第二電極。
  24. 根據申請專利範圍第19至23項中任一項所述的方法，其中，所述第一導電類型為N型和P型之一，所述第二導電類型為N型和P型中的另一個。
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