TWI643335B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種半導體裝置，包括基板，其具有第一導電類型；第二導電類型第一磊晶層，設置於基板上；第二導電類型第二磊晶層，設置於第二導電類型第一磊晶層上；基板的主動區包括：第一導電類型埋藏層，設置於第二導電類型第一磊晶層和第二導電類型第二磊晶層內；第一導電類型摻雜井區，設置於上述第二導電類型第二磊晶層內；第二導電類型重摻雜區，設置於第一導電類型摻雜井區上；第一溝槽隔離物，設置於上述基板中；第一導電類型摻雜區，設置於上述第一溝槽隔離物的一底面和上述第一導電類型埋藏層之間。

Description

半導體裝置及其製造方法
本發明實施例係有關於一種半導體裝置及其製造方法，特別是有關於一種瞬間電壓抑制二極體裝置及其製造方法。
瞬間電壓抑制二極體(transient-voltage-suppression(TVS)diode，以下簡稱TVS二極體)通常用於保護積體電路不受例如靜電放電效應(ESD)，快速瞬態電壓(或電流)或閃電等意外發生的瞬間過電壓(或電流)事件而損毀。TVS二極體在承受上述瞬間過電壓(或電流)事件時，TVS二極體的工作阻抗立即降至極低的導通值，從而會允許大電流通過，同時把電壓鉗制在一預定水準。因此，TVS二極體可以廣泛地應用於通用序列匯流排(USB)電源線和數據線、數位視訊界面、高速乙太網路、筆記型電腦，顯示器或平面顯示器等方面，以做為電路保護元件。然而，TVS二極體係持續面臨的技術挑戰為：進一步降低電容值的同時維持簡單且低成本的製程。
因此，在此技術領域中，有需要一種瞬間電壓抑制二極體，以改善上述缺點。
本發明之一實施例係提供一種半導體裝置。上述半導體裝置包括一基板，上述基板具有一第一導電類型並具有一主動區；一第二導電類型第一磊晶層，設置於上述基板上，其中上述第二導電類型第一磊晶層具有一第二導電類型，且上述第二導電類型不同於上述第一導電類型；一第二導電類型第二磊晶層，設置於上述第二導電類型第一磊晶層上，其中上述第二導電類型第二磊晶層具有上述第二導電類型；其中上述主動區包括：一第一導電類型埋藏層，設置於上述第二導電類型第一磊晶層和上述第二導電類型第二磊晶層內；一第一導電類型摻雜井區，設置於上述第二導電類型第二磊晶層內且具有上述第一導電類型；一第二導電類型重摻雜區，設置於上述第一導電類型摻雜井區上且具有上述第二導電類型；一第一溝槽隔離物，設置於上述基板中；一第一導電類型摻雜區，設置於上述第一溝槽隔離物的一底面和上述第一導電類型埋藏層之間。
本發明之又一實施例係提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括提供一基板，上述基板具有一第一導電類型並具有一主動區；進行一第一磊晶成長製程，於上述基板上磊晶成長一第二導電類型第一磊晶層，其中上述第二導電類型第一磊晶層具有一第二導電類型，且上述第二導電類型不同於上述第一導電類型；進行一第一離子佈植製程，於上述主動區中的上述第二導電類型第一磊晶層中形成一第一導電類型埋藏層，其中上述第一導電類型埋藏層具有上述第一導電類型；進行一第二磊晶成長製程，於上述第二導電 類型第一磊晶層上磊晶成長一第二導電類型第二磊晶層，其中上述第二導電類型第二磊晶層具有上述第二導電類型；於上述主動區內的上述第二導電類型第二磊晶層中形成一第一溝槽，上述第一溝槽的一底面位於上述第二導電類型第二磊晶層之一頂面和上述第一導電類型埋藏層之間；進行一第二離子佈植製程，於上述第一溝槽的上述底面暴露出來的上述第二導電類型第二磊晶層中形成一第一導電類型摻雜區；於上述第一溝槽中形成一第一溝槽隔離物，且於主動區的一邊界上形成一第二溝槽隔離物；進行一第三離子佈植製程，於上述第一主動區中的上述第二導電類型第二磊晶層中形成一第一導電類型摻雜井區，其中上述第一導電類型摻雜井區具有上述第一導電類型。
200‧‧‧基板
201、207、211‧‧‧頂面
202‧‧‧溝槽隔離物定義區
204‧‧‧主動區
206‧‧‧第二導電類型磊晶層
208‧‧‧第一導電類型埋藏層
208A‧‧‧擴散後的第一導電類型埋藏層
209、216、226、229‧‧‧底面
209A、223、223A‧‧‧邊界
210‧‧‧第二導電類型磊晶層
212‧‧‧溝槽
214‧‧‧側面
220‧‧‧溝槽離子佈植製程
222‧‧‧第一導電類型摻雜區
222A‧‧‧擴散後的第一導電類型摻雜區
228、230‧‧‧溝槽隔離物
232‧‧‧離子佈植製程
234‧‧‧第一導電類型摻雜井區
236‧‧‧第一導電類型重摻雜區
238‧‧‧第二導電類型重摻雜區
300‧‧‧高電壓節點
500‧‧‧半導體裝置
H1、H2‧‧‧深度
T1、T2‧‧‧厚度
D1、D2、D3‧‧‧二極體
GND‧‧‧接地端
第1~9圖顯示本發明一些實施例之半導體裝置之製程剖面示意圖。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
本發明實施例係提供一種半導體裝置及其製造方 法，例如為一種瞬間電壓抑制二極體裝置及其製造方法。於製造瞬間電壓抑制二極體裝置的期間，在形成與磊晶層導電類型相反的埋藏摻雜層(buried layer)和摻雜井區的兩道離子佈植製程之間，在主動區(元件區)內的埋藏摻雜層的正上方形成一較淺的溝槽並進行一溝槽離子佈植製程，以從上述較淺溝槽的底面植入與埋藏摻雜層相同導電類型的摻質，並於形成填充上述較淺溝槽的隔絕物之後進行與溝槽離子佈植製程相同條件的摻雜井區離子佈植製程。上述較淺溝槽和溝槽離子佈植製程可形成用以連接相同相同導電類型但不同深度的埋藏摻雜層和摻雜井區的連接摻雜區，可避免因為習知製程造成埋藏摻雜層和摻雜井區的連接不良而形成不想要的矽控整流器(silicon controlled rectifier)結構。並且，可使用較低佈植能量(例如千電子伏特(KeV))的離子佈植機台形成具較深深度(6~8μm)的摻雜區。
第1~9圖顯示本發明一些實施例之半導體裝置500之製程剖面示意圖。第1~9圖所示之製程係用以形成例如為一瞬間電壓抑制二極體裝置(transient-voltage-suppression(TVS)diode device)之半導體裝置500。然而，第1~9圖所示之製程也可用於其他類型的半導體裝置。請參考第1圖，首先提供基板200，上述基板200係摻雜摻質以具有第一導電類型。舉例來說，當第一導電類型為P型時，上述基板200可為一P型基板。在本發明一些實施例中，基板200之摻雜濃度可為約1019-1021/cm3，因而基板200可為重摻雜P型基板。在本發明一些實施例中，上述基板200可為矽基板。 在本發明其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)，或其他常用之半導體基板做為基板200。
如第1圖所示，基板200包括複數個溝槽隔離物定義區202，以定義出用以形成半導體裝置的主動區(active region)204的位置。在本發明一些實施例中，主動區204係提供一個半導體裝置形成於其上，因而上述主動區204又可視為一元件區(device region)。因此，用於電性隔離不同元件(或元件區)的溝槽隔離物定義區202可位於主動區204的一邊界上。在如第1圖所示的一些實施例中，上述溝槽隔離物定義區202沿垂直於基板200的一頂面201的一方向延伸且沿平行於基板200的頂面201的另一方向配置，定義出基板200的主動區204。在本發明其他實施例中，可增加上述溝槽隔離物的數量以將基板200劃分為複數個相鄰的主動區。
請再參考第2圖，接著，進行一磊晶成長(epitaxial growth)製程，以於基板200的一頂面201上全面性磊晶成長一第二導電類型磊晶層206。上述磊晶成長製程可包括例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法。在本發明一些實施例中，可於進行磊晶成長製程時，於反應氣體中加入磷化氫(phosphine)或砷化 三氫(arsine)進行原位(in-situ)摻雜以形成上述第二導電類型磊晶層206。本發明一些實施例中，可先磊晶成長未摻雜之磊晶層(圖未顯示)，之後再以磷離子或砷離子摻雜上述未摻雜之磊晶層以形成第二導電類型磊晶層206。
上述第二導電類型磊晶層206的材質可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。上述第二導電類型磊晶層206具有一第二導電類型，且第二導電類型不同於第一導電類型。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，且第二導電類型磊晶層206可視為一N型磊晶層206。在本發明一些實施例中，第二導電類型磊晶層206之摻雜濃度可為約1010-1016/cm3。第二導電類型磊晶層206之厚度T1可為約3μm至約8μm，例如為約5μm。
接著，請參考第3圖，進行一離子佈植製程，於主動區204中的第二導電類型磊晶層206中形成一第一導電類型埋藏層208。上述第一導電類型埋藏層208具有第一導電類型。舉例來說，當第一導電類型為P型時，上述第一導電類型埋藏層208可視為一P型埋藏層(P-type buried layer)208。在本發明一些實施例中，上述第一導電類型埋藏層208的摻雜濃度大於具第一導電類型的基板200的摻雜濃度。舉例來說，上述第一導電類型埋藏層208之摻雜濃度可為約1018-1021/cm3。並且，上述第一導電類型埋藏層208的一頂面對齊第二導電類型磊晶層206的一頂面207，上述第一導電類型埋藏層208的一底面209係位於第二導電類型磊晶層206內而未延伸接觸第二導電類型磊晶層206和基板200之間的界面(位置同基板200的頂面201)。另 外，第一導電類型埋藏層208之兩側邊係分別位於溝槽隔離物定義區202中。在本發明一些實施例中，形成上述第一導電類型埋藏層208之後，可進行一退火製程，以使第一導電類型埋藏層208中的摻質均勻擴散。
接著，請參考第4圖，進行另一磊晶成長製程，於第二導電類型磊晶層206上全面性磊晶一第二導電類型磊晶層210。第二導電類型磊晶層210完全覆蓋第二導電類型磊晶層206，且使第二導電類型磊晶層206的頂面207和底面(位置同基板200的頂面201)分別鄰接於第二導電類型磊晶層210的底面和基板200的頂面201。第二導電類型磊晶層210具有第二導電類型。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，且第二導電類型磊晶層210可視為一N型磊晶層210。在本發明一些實施例中，上述第二導電類型磊晶層210的製程、摻雜濃度和厚度T2可相同或類似於第二導電類型磊晶層206。在本發明其他實施例中，上述第二導電類型磊晶層210的厚度T2可大於或小於第二導電類型磊晶層206的厚度T1。
在本發明一些實施例中，形成上述第二導電類型磊晶層210的製程期間，位於第二導電類型磊晶層206內的第一導電類型埋藏層208中的摻質可從第二導電類型磊晶層206擴散至部分第二導電類型磊晶層210中以形成擴散後的第一導電類型埋藏層208A。因此，擴散後的第一導電類型埋藏層208A係位於第二導電類型磊晶層206和第二導電類型磊晶層210中，且接近於第二導電類型磊晶層206和第二導電類型磊晶層210之間的界面(位置同第二導電類型磊晶層206的頂面207)。
在本發明其他實施例中，可利用一道磊晶製程形成較厚的第二導電類型磊晶單層取代利用兩道磊晶製程分別形成具較薄厚度的第二導電類型磊晶層206和210。因此，第二導電類型磊晶單層的厚度可為第二導電類型磊晶層206和210總厚度(厚度T1和厚度T2的總合)。並且，可於形成第一導電類型磊晶單層之後進行一離子佈植製程，以於其中形成第一導電類型埋藏層208。
接著，請參考第5圖，進行一圖案化製程，於主動區204內的第二導電類型第二磊晶層210中形成一個或多個溝槽212。在本發明一些實施例中，圖案化製程包括一微影製程及一後續的蝕刻製程。上述微影製程用以於第二導電類型第二磊晶層210的一頂面211上形成例如一光阻圖案或一硬遮罩圖案之一遮罩圖案(圖未顯示)。上述遮罩圖案可具有開口，以暴露出部分第二導電類型第二磊晶層210。接著，上述蝕刻製程驟於上述基板200的溝槽隔離物定義區202之間(或被溝槽隔離物定義區202包圍的)的主動區204中移除部分第二導電類型磊晶層210，以形成複數個溝槽212。
每一個溝槽212分別從第二導電類型磊晶層210的頂面211延伸穿過部分第二導電類型磊晶層210。在本發明一些實施例中，每一個溝槽212具有一深度H1(從第二導電類型磊晶層210的頂面211至溝槽212的一底面216)，且溝槽212的深度H1小於第二導電類型磊晶層210的厚度T2。並且，每一個溝槽212的底面216位於第二導電類型第二磊晶層210之頂面211和擴散後的第一導電類型埋藏層208A之間。換句話說，第一導電類型 埋藏層208A位於溝槽212的底面216的正下方，且擴散後的第一導電類型埋藏層208A的邊界209A與溝槽212的底面216之間相隔一距離。上述蝕刻步驟包括乾蝕刻、濕蝕刻或上述之組合。上述濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述組合、或其它適合之乾蝕刻。上述乾蝕刻步驟包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其它適合之乾蝕刻。上述乾蝕刻步驟使用的氣體可包括惰性氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、上述氣體之組合或其它任何適合的氣體。在本發明一些實施例中，上述乾蝕刻步驟使用的氣體包括Ar、CF4、SF6、CH2F2、CHF3、C2F6、Cl2、CHCl3、CCl4、HBr、CHBr3、BF3、BCl3、上述氣體之組合或其它任何適合的氣體。
接著，請參考第6圖，進行一溝槽離子佈植製程220，於溝槽212的底面216和側面214暴露出來的部分第二導電類型第二磊晶層210中形成一第一導電類型摻雜區222，且上述第一導電類型摻雜區222具有第一導電類型。舉例來說，當第一導電類型為P型時，上述第一導電類型摻雜區222可視為一P型摻雜區222。在本發明一些實施例中，第一導電類型摻雜區222可包圍溝槽212的底面216。或者，第一導電類型摻雜區222可包圍溝槽212的部分側面214。因此，第一導電類型摻雜區222的深度可依據溝槽212的深度H1而定。並且，第一導電類型摻雜區222的一邊界223可與擴散後的第一導電類型埋藏層208A的邊界209A重疊或相隔距離可小於或等於1μm。在本發明一些實 施例中，第一導電類型摻雜區222之摻雜濃度可為約1017-1020/cm3。在本發明一些實施例中，上述擴散後的第一導電類型埋藏層208A的摻雜濃度可設計大於第一導電類型摻雜區222的摻雜濃度至少一個數量級。舉例來說，當第一導電類型摻雜區222之摻雜濃度為1017/cm3時，第一導電類型埋藏層208的摻雜濃度可為1018-1021/cm3。
接著，請參考第7圖，於主動區204內的溝槽212(第6圖所示)中形成溝槽隔離物228，且同時於主動區204的溝槽隔離物定義區202中(意即主動區204的邊界上)形成溝槽隔離物230。在本發明一些實施例中，位於主動區204內的溝槽隔離物228填滿溝槽212(第6圖)，且自第二導電類型磊晶層230之頂面211延伸至部分第二導電類型磊晶層206中。在本發明一些實施例中，溝槽隔離物228的深度與溝槽212的深度H1相同。另外，於主動區204的溝槽隔離物定義區202中(意即主動區204的邊界上)的溝槽隔離物230自第二導電類型磊晶層210之頂面211延伸穿過第二導電類型磊晶層206的底面(位置同基板200的頂面201)至基板200中。換句話說，每一個溝槽隔離物230從其頂面至其底面的深度H2大於溝槽隔離物228從其頂面至其底面的深度H1。
在本發明一些實施例中，溝槽隔離物230位於溝槽隔離物228的外側且圍繞溝槽隔離物228。並且，擴散後的第一導電類型埋藏層208A鄰接溝槽隔離物230，且位於溝槽隔離物228的正下方。擴散後的第一導電類型埋藏層208A可與溝槽隔離物228的底面229相隔一距離，且擴散後的第一導電類型埋藏 層208A位於溝槽隔離物228的底面226和溝槽隔離物230的底面229之間。
在本發明一些實施例中，溝槽隔離物228可包括淺溝槽隔離物(shallow trench isolation，STI)，而溝槽隔離物230可包括深溝槽隔離物(deep trench isolation，DTI)。可藉由對上述基板200以及其上的第二導電類型磊晶層206、210進行圖案化製程、絕緣材料填充製程以及後續的平坦化製程形成溝槽隔離物228和230。
在本發明一些實施例中，圖案化製程包括一微影製程及一後續的蝕刻製程。上述微影製程用以於第二導電類型第二磊晶層210的頂面211上形成例如一光阻圖案或一硬遮罩圖案之一遮罩圖案(圖未顯示)。上述遮罩圖案可具有開口，以暴露出溝槽隔離物定義區202中的部分第二導電類型第二磊晶層210。接著，利用上述遮罩圖案進行上述蝕刻製程，移除部分第二導電類型磊晶層210、部分第二導電類型磊晶層206和部分基板200，以於溝槽隔離物定義區202中形成複數個溝槽(圖未顯示)，上述多個溝槽分別從第二導電類型磊晶層210之頂面211延伸穿過第二導電類型磊晶層210，且延伸穿過第二導電類型磊晶層206的底面(位置相同於基板200的頂面204)至基板200中。上述蝕刻步驟包括乾蝕刻、濕蝕刻或上述之組合。上述濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述組合、或其它適合之乾蝕刻。上述乾蝕刻步驟包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其它適合之乾蝕刻。 上述乾蝕刻步驟使用的氣體可包括惰性氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、上述氣體之組合或其它任何適合的氣體。在本發明一些實施例中，上述乾蝕刻步驟使用的氣體包括Ar、CF4、SF6、CH2F2、CHF3、C2F6、Cl2、CHCl3、CCl4、HBr、CHBr3、BF3、BCl3、上述氣體之組合或其它任何適合的氣體。
在本發明一些實施例中，上述絕緣材料填充製程以一絕緣材料(圖未顯示)填滿主動區內和其邊界上的溝槽。上述絕緣材料填充製程包括化學氣相沉積(CVD)法、低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。上述絕緣材料包括氧化矽、氮化矽、氮氧化矽、其它任何適合之絕緣材料、或上述之組合。
在本發明一些實施例中，上述平坦化製程(planarization operation)以移除第二導電類型磊晶層210之頂面211上方的絕緣材料。上述平坦化製程可包括一化學機械研磨(CMP)製程及/或一回蝕刻製程(etch-back process)。經過上述製程後，於主動區204內的溝槽212(第6圖所示)中形成溝槽隔離物228，且於主動區204的溝槽隔離物定義區202中(意即主動區204的邊界上)形成溝槽隔離物230。
在本發明一些實施例中，在形成溝槽隔離物228和230的期間，位於不同溝槽隔離物228下方的不同第一導電類型摻雜區222可因其中的摻質相互擴散而合併為一個擴散後的第一導電類型摻雜區222A。擴散後的第一導電類型摻雜區222A的一邊界223A重疊於溝槽隔離物228的底面226和擴散後的第一導電類型埋藏層208A的邊界209A。並且，擴散後的第一導電類型摻雜區222A可接觸且包圍溝槽隔離物228的底面226。在本發明一些實施例中，擴散後的第一導電類型摻雜區222A可接觸且包圍溝槽隔離物228的部分側壁(位置同第6圖的溝槽212的側壁214)
請再參考第8圖，接著，進行另一離子佈植製程232，於主動區204中的第二導電類型磊晶層210中形成一第一導電類型摻雜井區234。上述第一導電類型摻雜井區234具有第一導電類型。舉例來說，當第一導電類型為P型時，上述第一導電類型摻雜井區234可視為一P型摻雜井區234。在本發明一些實施例中，第一導電類型摻雜井區234之摻雜濃度可為約1017-1020/cm3。
在本發明一些實施例中，第一導電類型摻雜井區234位於擴散後的第一導電類型摻雜區222A和擴散後的第一導電類型埋藏層208A上方。上述第一導電類型摻雜井區234之一頂面對齊第二導電類型磊晶層210之頂面211，第一導電類型摻雜井區234之一底面係重疊於擴散後的第一導電類型摻雜區222A的邊界223A及/或擴散後的第一導電類型埋藏層208A的邊界209A。第一導電類型摻雜井區234的深度可小於或等於擴 散後的第一導電類型摻雜區222A的深度。另外，第一導電類型摻雜井區234可部分接觸或包圍擴散後的第一導電類型摻雜區222A，且其側邊可接觸溝槽隔離物228和230。
在本發明一些實施例中，離子佈植製程232和第6圖所示的離子佈植製程222具有相同的製程條件。舉例來說，離子佈植製程232和第6圖所示的離子佈植製程222具有相同摻質、離子佈植能量和離子佈植劑量。並且，離子佈植製程222和232皆可利用較低佈植能量(例如千電子伏特(KeV))的離子佈植機台進行。因此，具不同深度的第一導電類型摻雜井區234和擴散後的第一導電類型摻雜區222A具有相同的摻雜濃度且可使用相同的離子佈植機台形成。
在本發明一些實施例中，第一導電類型摻雜井區234可藉由於前述步驟形成的擴散後的第一導電類型摻雜區222A連接至擴散後的第一導電類型埋藏層208A。第一導電類型摻雜井區234和擴散後的第一導電類型埋藏層208A之間不會存在第二導電類型的摻質(例如第二導電類型磊晶層206的摻質)，而不致形成不想要的矽控整流器(SCR)結構。因此，擴散後的第一導電類型摻雜區222A可視為一第一導電類型連接摻雜區。
接著，請參考第9圖，進行另一離子佈植製程，於溝槽隔離物228圍繞的主動區204中的第一導電類型摻雜井區234上形成一第二導電類型重摻雜區238。上述第二導電類型重摻雜區238具有第二導電類型。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，且上述第二導電類型重摻雜 區238之摻雜濃度可為約1019-1021/cm3時，上述第二導電類型重摻雜區238可視為N型重摻雜區(N+ doped region)238。另外，擴散後的第一導電類型摻雜區222A設置於溝槽隔離物228的底面226，且位於第一導電類型埋藏層208A和第二導電類型重摻雜區238之間。
接著，可選擇性進行另一離子佈植製程，於主動區204中的第一導電類型摻雜井區234上形成第一導電類型重摻雜區236，且第一導電類型重摻雜區236具有第一導電類型。舉例來說，當第一導電類型為P型，且第一導電類型重摻雜區236之摻雜濃度可為約1019-1021/cm3時，上述第一導電類型重摻雜區236可視為P型重摻雜區(P+ doped region)，且可做為第一導電類型摻雜井區234的接線摻雜區(pick-up doped region)。經過上述製程之後，形成本發明一些實施例的半導體裝置500。
如第9圖所示，在本發明一些實施例中，半導體裝置500的基板200係電性接地(coupled to ground)至接地端，並於第9圖中之基板200的底部利用接地符號及英文GND表示。半導體裝置500的主動區204中的第二導電類型重摻雜區238係電性耦接至一高電壓節點(Vcc node)300。
如第9圖所示，半導體裝置500位於主動區204中的第二導電類型磊晶層206和具第一導電類型的基板200的交界處會形成一個PN接面，並於第9圖中之主動區204的第二導電類型磊晶層206和具第一導電類型的基板200的交界處利用二極體符號D1表示。上述二極體D1由第二導電類型磊晶層206和具第一導電類型的基板200構成。
如第9圖所示，半導體裝置500位於主動區204中的第二導電類型磊晶層206與擴散後的第一導電類型埋藏層208A接觸之交界處係形成一個PN接面(PN junction)，並利用第9圖中之第二導電類型磊晶層206與擴散後的第一導電類型埋藏層208A的交界處利用二極體符號D2表示。上述二極體D2由第二導電類型磊晶層206和擴散後的第一導電類型埋藏層208A構成。
如第9圖所示，半導體裝置500位於主動區204中的第一導電類型摻雜井區234與第二導電類型重摻雜區238接觸之交界處係形成一個PN接面(PN junction)，並利用第9圖中之第一導電類型摻雜井區234與第二導電類型重摻雜區238的交界處利用二極體符號D3表示。上述二極體D3由擴散後的第一導電類型摻雜區222A、第一導電類型摻雜井區234和第二導電類型重摻雜區238構成。
經由上述電性連接方式，上述二極體D1的陽極(第一導電類型基板200)係電性接地至接地端GND，且上述二極體D1的陰極(第二導電類型磊晶層206)與上述二極體D2的陰極(第二導電類型磊晶層206)對接。上述二極體D2的陽極(第一導電類型埋藏層208A)與上述二極體D3的陽極(擴散後的第一導電類型摻雜區222A第一導電類型摻雜井區234)對接，且上述二極體D3的陰極(第二導電類型重摻雜區238)電性耦接至高電壓節點300。
本發明實施例係提供一半導體裝置及其製造方法，例如為一種瞬間電壓抑制二極體裝置及其製造方法。本發明實 施例的半導體裝置在用於隔離不同元件的深溝槽隔離物(DTI)定義出的主動區(或元件區)內形成較淺的溝槽，且利用上述較淺的溝槽進行一溝槽離子佈植製程，從上述較淺溝槽的底面於磊晶層中植入摻質並形成連接摻雜區。上述連接摻雜區係用以連接半導體裝置中具較淺深度的摻雜井區和具較深深度的埋藏摻雜層。因此，上述連接摻雜區、埋藏摻雜層和摻雜井區具相同的的導電類型，且連接摻雜區沿基板頂面的法線方向位於埋藏摻雜層和摻雜井區之間。並且，用以形成連接摻雜區的溝槽離子佈植製程與用於形成摻雜井區的井區離子佈植製程具有相同的製程條件(例如摻質、離子佈植能量和離子佈植劑量)。本發明實施例的半導體裝置藉由形成連接摻雜區以避免因為習知製程造成埋藏摻雜層和摻雜井區的連接不良而形成不想要的矽控整流器(silicon controlled rectifier)結構，並且可提高半導體裝置的崩潰電壓。另外，可使用較低佈植能量(例如千電子伏特(KeV))的離子佈植機台代替高佈植能量(例如百萬電子伏特(KeV))的離子佈植機台來進行上述溝槽離子佈植製程，可在有效降低製程成本的條件下形成具較深深度(6~8μm)的連接摻雜區。也可應用本發明實施例之形成於元件區的較淺溝槽及後續的溝槽離子佈植製程，以於其他類型的半導體裝置中形成指定深度(依據元件區的較淺溝槽的深度)的連接摻雜區，其可用以連接半導體裝置中具不同深度的多個摻雜區。再者，本發明實施例利用兩道薄磊晶成長製程形成由兩層較薄磊晶層構成的半導體裝置(瞬間電壓抑制二極體裝置)，可使製程步驟簡化且降低製程成本。
雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種半導體裝置，包括：一基板，該基板具有一第一導電類型並具有一主動區；一第二導電類型第一磊晶層，設置於該基板上，其中該第二導電類型第一磊晶層具有一第二導電類型，且該第二導電類型不同於該第一導電類型；以及一第二導電類型第二磊晶層，設置於該第二導電類型第一磊晶層上，其中該第二導電類型第二磊晶層具有該第二導電類型；其中該主動區包括：一第一導電類型埋藏層，設置於該第二導電類型第一磊晶層和該第二導電類型第二磊晶層內；一第一導電類型摻雜井區，設置於該第二導電類型第二磊晶層內且具有該第一導電類型；一第二導電類型重摻雜區，設置於該第一導電類型摻雜井區上且具有該第二導電類型；一第一溝槽隔離物，設置於該基板上；以及一第一導電類型摻雜區，設置於該第一溝槽隔離物的一底面和該第一導電類型埋藏層之間，其中該第一導電類型摻雜區連接至該第一導電類型埋藏層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型摻雜區圍繞該第一溝槽隔離物的一側壁和該底面。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括：一第二溝槽隔離物，設置於該基板中，其中該第二溝槽隔離物具有一第二深度且位於該主動區的一邊界上。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該第二溝槽隔離物自該第二導電類型第二磊晶層之一頂面延伸穿過該第二導電類型第一磊晶層的一底面至該基板中。
  5. 如申請專利範圍第3項所述之半導體裝置，其中該第一導電類型埋藏層鄰接該第二溝槽隔離物，且位於該第一溝槽隔離物的正下方。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該基板和該第二導電類型第一磊晶層係構成一第一二極體，其中該第二導電類型第一磊晶層和該第一導電類型埋藏層係構成一第二二極體，其中該第一導電類型埋藏層、該第一導電類型摻雜井區和該第二導電類型重摻雜區係構成一第三二極體。
  7. 一種半導體裝置的製造方法，包括下列步驟：提供一基板，該基板具有一第一導電類型並具有一主動區；進行一第一磊晶成長製程，於該基板上磊晶成長一第二導電類型第一磊晶層，其中該第二導電類型第一磊晶層具有一第二導電類型，且該第二導電類型不同於該第一導電類型；進行一第一離子佈植製程，於該主動區中的該第二導電類型第一磊晶層中形成一第一導電類型埋藏層，其中該第一導電類型埋藏層具有該第一導電類型；進行一第二磊晶成長製程，於該第二導電類型第一磊晶層上磊晶成長一第二導電類型第二磊晶層，其中該第二導電類型第二磊晶層具有該第二導電類型；於該主動區內的該第二導電類型第二磊晶層中形成一第一溝槽，該第一溝槽的一底面位於該第二導電類型第二磊晶層之一頂面和該第一導電類型埋藏層之間；進行一第二離子佈植製程，於該第一溝槽的該底面暴露出來的該第二導電類型第二磊晶層中形成一第一導電類型摻雜區；於該第一溝槽中形成一第一溝槽隔離物，且於主動區的一邊界上形成一第二溝槽隔離物；以及進行一第三離子佈植製程，於該第一主動區中的該第二導電類型第二磊晶層中形成一第一導電類型摻雜井區，其中該第一導電類型摻雜井區具有該第一導電類型。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，更包括：形成該第一導電類型摻雜井區之後進行一第四離子佈植製程，於該第一溝槽隔離物圍繞的該第一導電類型摻雜井區上摻雜形成一第二導電類型第一重摻雜區，其中該第二導電類型第一重摻雜區具有該第二導電類型。
  9. 如申請專利範圍第7項所述之半導體裝置的製造方法，形成該第一溝槽隔離物和該第二溝槽隔離物包括：形成該第一導電類型摻雜區之後，於該主動區的一邊界上形成一第二溝槽，該第二溝槽自該第二導電類型第二磊晶層之一頂面延伸穿過該第二導電類型第一磊晶層的一底面至該基板中；以及以一絕緣材料填滿該第一溝槽和該第二溝槽。
  10. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中形成該第二導電類型第二磊晶層之後，該第一導電類型埋藏層中的摻質從該第二導電類型第一磊晶層擴散至部分該第二導電類型第二磊晶層中。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220208750A1 (en) * 2020-12-29 2022-06-30 Alpha And Omega Semiconductor International Lp Low capacitance transient voltage suppressor with high holding voltage
TWI808599B (zh) * 2022-01-06 2023-07-11 新唐科技股份有限公司 半導體結構及其形成方法
FR3137998A1 (fr) * 2022-07-18 2024-01-19 Stmicroelectronics (Tours) Sas Dispositif électronique de protection ESD

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200826276A (en) * 2006-11-16 2008-06-16 Alpha & Omega Semiconductor Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US20080290462A1 (en) * 2007-05-24 2008-11-27 Infineon Technologies Ag Protective structure
US20170141097A1 (en) * 2014-12-09 2017-05-18 Madhur Bobde TVS Structures for High Surge AND Low Capacitance
US20170243965A1 (en) * 2015-04-10 2017-08-24 Silergy Semiconductor Technology (Hangzhou) Ltd Bi-directional punch-through semiconductor device and manufacturing method thereof
TWI601287B (zh) * 2016-12-21 2017-10-01 新唐科技股份有限公司 瞬間電壓抑制二極體裝置及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8198700B2 (en) 2010-01-21 2012-06-12 International Business Machines Corporation Deep well structures with single depth shallow trench isolation regions
US20120080769A1 (en) * 2010-10-01 2012-04-05 Umesh Sharma Esd device and method
US8698196B2 (en) * 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
EP2863432A1 (en) * 2013-10-21 2015-04-22 Nxp B.V. ESD protection device
TWI563627B (en) * 2014-06-13 2016-12-21 Richtek Technology Corp Transient voltage suppression device and manufacturing method thereof
KR101686569B1 (ko) * 2015-06-18 2016-12-14 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
CN105261616B (zh) * 2015-09-22 2018-05-11 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
US9583586B1 (en) * 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage
CN106449633B (zh) * 2016-09-23 2019-08-09 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200826276A (en) * 2006-11-16 2008-06-16 Alpha & Omega Semiconductor Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US20080290462A1 (en) * 2007-05-24 2008-11-27 Infineon Technologies Ag Protective structure
US20170141097A1 (en) * 2014-12-09 2017-05-18 Madhur Bobde TVS Structures for High Surge AND Low Capacitance
US20170243965A1 (en) * 2015-04-10 2017-08-24 Silergy Semiconductor Technology (Hangzhou) Ltd Bi-directional punch-through semiconductor device and manufacturing method thereof
TWI601287B (zh) * 2016-12-21 2017-10-01 新唐科技股份有限公司 瞬間電壓抑制二極體裝置及其製造方法

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