CN106449633B - 瞬态电压抑制器及其制造方法 - Google Patents
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Abstract
本发明提供了一种瞬态电压抑制器及其制造方法，通过设置由埋层延伸至第一半导体层中的多个第一沟槽，且在所述第一沟槽中填充导电材料，使得所述埋层与第一沟槽构成的体区与所述第一半导体层之间的形成三维的PN结，以作为瞬态电压抑制的第一二极管的PN结，从而可有效的提高了瞬态电压抑制的瞬态电压抑制能力。此外，采用载流子浓度非常低的第二半导体层作为瞬态电压抑制器的各个整流二极管的一部分，有效的降低了瞬态电压抑制器的电容，提高了其响应速度，使得其更适合于高速率传输器件的应用。
Description
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及瞬态电压抑制器以及制造方法。
背景技术
瞬态电压抑制器(TVS器件)用于保护集成电路免受因集成电路上突发的过压带来的损害。随着带有易受过电压损害的集成电路器件的增加，对于瞬态电压抑制器保护的需要也日益增加。诸如USB电源、数据线保护、视频界面、高速以太网、笔记本电脑、监视器以及平板显示器等器件均需要应用瞬态电压抑制器。
现有的TVS器件的结构如图1所示，其为多通道的TVS器件，其等效电路如图2所示。如图1和2所示，N型埋层NBL与P型衬底Psub构成了齐纳二极管DZ，两个N型掺杂区N+与N型外延层Nepi分别构成整流二极管D11、D22，两个P型掺杂区P+与N型外延层Nepi分别构成整流二极管D11、D22，整流二极管D11的阴极与整流二极管D12的阳极通过电极电连接以作为I/O1端，整流二极管D21的阴极与整流二极管D22的阳极通过电极电连接以作为I/O2端，NBL通过Nplug与VCC电极相连，而衬底的背面的电极为GND电极。为了确保TVS器件的保护能力，需要齐纳二极管DZ具有较大的结面积，而在图1所示的TVS器件中，由NBL与Psub构成的齐纳二极管DZ的PN结为平面结构，使得NBL必须要占用较大的面积，才能确保TVS器件具有较强的保护能力。然而，NBL面积的增加会使得TVS器件的整体面积增加，不利于集成。
此外，在图1所示的TVS器件中，为了降低各个整流二极管的电容，就需要尽量的降低N型外延层Nepi的掺杂浓度，然而，采用现有的工艺形成的外延层，其掺杂浓度需要控制在1e14atoms/cm3以下具有一定的难度，使得TVS器件不能获得更低的寄生电容，从而无法满足高速率传输线路的保护需求。
发明内容
有鉴于此，本发明提供一种瞬态电压抑制器及其制造方法，以提高瞬态电压抑制器的瞬态电压抑制性能，以及使其可满足高速率传输线路的保护需求。
一种瞬态电压抑制器，其特征在于，包括：
第一掺杂类型的第一半导体层，
位于所述半导体层中的埋层，所述埋层为第二掺杂类型，且所述埋层的至少部分表面被所述第一半导体层裸露，
至少一个第一沟槽，所述第一沟槽由所述埋层延伸至所述半导体层中，且所述第一沟槽中填充第二掺杂类型的填充材料，
位于所述第一半导体层和埋层上的第二半导体层，
第二掺杂类型的第一掺杂区，位于所述第二半导体层的第一区域中，
第一掺杂类型的第二掺杂区，位于所述第二半导体层的第二区域中。
优选地，所述埋层与所述第一沟槽构成的体区与所述第一半导体层之间的第一PN结构成所述瞬态电压抑制器中的第一二极管的PN结，
所述瞬态电压抑制器中的第二二极管包括所述第一掺杂区、所述第二半导体层的第一区域和所述第一半导体层，
所述瞬态电压抑制器中的第三二极管包括所述第二掺杂区、所述第二半导体层的第二区域和所述埋层。
优选地，所述第一半导体层包括：
第一掺杂类型的半导体衬底，
以及位于所述半导体衬底上的第一掺杂类型的外延层，所述埋层位于所述外延层中，且所述埋层的至少部分表面被所述外延层裸露。
优选地，所述第一掺杂区与第二掺杂区通过第一电极电连接，
所述半导体层的背面设置有第二电极。
优选地，所述的瞬态电压抑制器还包括：
第二掺杂类型的第三掺杂区，位于所述第二半导体层的第三区域中，
第一掺杂类型的第四掺杂区，位于所述第二半导体层的第四区域中，
所述瞬态电压抑制器中的第四二极管包括所述第三掺杂区、所述第二半导体层的第三区域和所述第一半导体层，
所述瞬态电压抑制器中的第五二极管包括所述第四掺杂区、所述第二半导体层的第四区域和所述埋层。
优选地，所述第三掺杂区与第四掺杂区通过第三电极电连接。
优选地，在所述第二半导体层的第二区域与第四区域之间还设置有导电通道，
所述导电通道由所述第二半导体层的表面延伸至所述埋层处或埋层中，以与所述埋层相接触，
所述导电通道上设置有第四电极。
优选地，所述导电通道包括：
第二掺杂类型的第五掺杂区，所述第五掺杂区位于所述第二半导体层的第二区域与第四区域之间的区域中，
至少一个第二沟槽，所述第五掺杂区通过所述第二沟槽与所述埋层相连，
以及填充在所述第二沟槽中的第二掺杂类型的填充材料。
优选地，所述第二半导体层的第一区域与第二区域相邻，第三区域与四区域相邻，
且所述第二半导体层的第二区域或第四区域的正下方设置有所述第一沟槽。
优选地，所述的瞬态电压抑制器还包括隔离区，所述隔离区由所述第二半导体层的表面延伸至所述第一半导体层中，且所述隔离区位于所述第二半导体层第一区域和第二区域之间，以及位于所述第二半导体层的第三区域与第四区域之间。
优选地，所述隔离区为填充绝缘材料的沟槽或具有第一掺杂类型的扩散区。
优选地，所述填充材料为重掺杂的多晶硅。
优选地，所述第二半导体层为本征多晶硅层。
一种瞬态电压抑制器的制造方法，其特征在于，包括：
在第一掺杂类型的第一半导体层中，形成第二掺杂类型的埋层，所述埋层的至少部分表面被所述第一半导体层裸露，
至少形成一个第一沟槽，所述第一沟槽由所述埋层的表面延伸至所述第一半导体层中，
在所述第一沟槽中填充第二掺杂类型的填充材料，
在所述第一半导体层与埋层上方形成第二半导体层，
在所述第二半导体层的第一区域中形成第二掺杂类型的第一掺杂区，
在所述第二半导体层的第二区域中形成第一掺杂类型的第二掺杂区。
优选地，在形成所述埋层之前，在第一掺杂类型的半导体衬底上形成第一掺杂类型的外延层，
所述半导体衬底与所述外延层构成所述第一半导体层，所述埋层形成于所述外延层中，且所述埋层的至少部分表面被所述外延层裸露。
优选地，所述的制造方法还包括：将所述第一掺杂区与第二掺杂区通过第一电极电连接，且在所述第一半导体层的背面形成第二电极。
优选地，所述的制造方法还包括：
在所述第二半导体层的第三区域中形成第二掺杂类型的第三掺杂区，
在所述第二半导体层的第四区域中形成第一掺杂类型的第四掺杂区。
优选地，所述的制造方法还包括：将所述第三掺杂区与第四掺杂区通过第三电极电连接。
优选地，所述的制造方法还包括：在所述第二半导体层的第二区域与第四区域之间形成导电通道，以及在所述导电通道上形成第四电极，
其中，所述导电通道由所述第二半导体层的表面延伸至所述埋层处或埋层中，以与所述埋层相接触。
优选地，形成所述导电通道的步骤包括：
在所述第二半导体层的第二区域与第四区域之间形成至少一个第二沟槽，所述第二沟槽由所述第二半导体层的表面延伸至所述埋层中，
在所述第二沟槽中填充第二掺杂类型的填充材料，
在所述第二沟槽上形成第二掺杂类型的第五掺杂区，所述第五掺杂区与、第二沟槽以及填充在所述第二沟槽中的填充材料构成所述导电通道。
优选地，所述的制造方法还包括形成隔离区，所述隔离区由所述第二半导体层的表面延伸至所述第一半导体层中，
且所述隔离区位于所述第二半导体层第一区域和第二区域之间，以及位于所述第二半导体层的第三区域与第四区域之间。
优选地，所述填充材料为重掺杂的多晶硅。
优选地，在所述第一半导体层和埋层的表面淀积未掺杂的多晶硅，以形成本征多晶硅层来作为所述第二半导体层。
由上，可见本发明提供的瞬态电压抑制器及其制造方法，在所述埋层中延伸至所述第一半导体层中的区域设置多个第一沟槽，且在所述第一沟槽中填充导电材料，使得所述埋层与第一沟槽构成的体区与所述第一半导体层之间的形成三维的PN结，以作为瞬态电压抑制的第一二极管的PN结，从而可有效的提高了瞬态电压抑制的瞬态电压抑制能力。此外，采用载流子浓度非常低的第二半导体层作为瞬态电压抑制器的各个整流二极管的一部分，有效的降低了瞬态电压抑制器的电容，提高了其响应速度，使得其更适合于高速率传输器件的应用。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1为现有技术实现的一种瞬态电压抑制器的结构图；
图2为瞬态电压抑制器的等效电路图。
图3为依据本发明实施例的一种瞬态电压抑制的结构图；
图4a-4f为依据本发明实施例的瞬态电压抑制的制造方法的各个工艺步骤中形成的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
所述瞬态电压抑制器主要包括：第一掺杂类型的第一半导体层，位于所述半导体层中的埋层，所述埋层为第二掺杂类型，且所述埋层的至少部分表面被所述第一半导体层裸露，至少一个第一沟槽，所述第一沟槽由所述埋层延伸至所述半导体层中，且所述第一沟槽中填充第二掺杂类型的填充材料，位于所述第一半导体层和埋层上的第二半导体层，第二掺杂类型的第一掺杂区，位于所述第二半导体层的第一区域中，第一掺杂类型的第二掺杂区，位于所述第二半导体层的第二区域中。
进一步的，所述的瞬态电压抑制器还包括第二掺杂类型的第三掺杂区所和第一掺杂类型的第四掺杂区，所述第三掺杂区和第四掺杂区分别位于所述第二半导体层的第三区域和第四区域中，所述第一区域和第二区域之间，以及第二区域与第四区域之间用隔离结构隔开，所述第一掺杂区和第二掺杂区通过第一电极电连接，所述第一半导体层的背面设置有第二电极，第三掺杂区和第四掺杂区通过第三电极电连接。
此外所述的瞬态电压抑制器还包括位于所述第三区域和第四区域之间的导电通道和位于所述导电通道上的第四电极，所述第四电极通过所述导电通道与所述埋层相连，所述导电通道由所述第二半导体层的表面延伸至所述埋层中。
在本申请中，所述的第一掺杂类型为P型掺杂和N掺杂中的一种，所述第二掺杂类型为P型掺杂与N型掺杂中的另一种。
依据本发明实施例的一种瞬态电压抑制器的具体结构如图3所示，其等效电路图如图2所示。
参考图3所示，在本实施例中，第一掺杂类型为P型掺杂，则第二掺杂类型为N型掺杂。所述第一半导体层在本实施例中由第一掺杂类型的半导体衬底101和位于半导体层衬底101上的第一掺杂类型的外延层102构成，当然在其它实施例中，所述第一半导体层可仅有半导体衬底101构层。N型埋层121形成于外延层102中，且N型埋层121的表面裸露在外延层102之外。
多个第一沟槽111由埋层121中延伸至外延层102中，即每一个第一沟槽111的由外延层102的表层所在的平面处往埋层121中延伸，并最终由埋层121中延伸至外延层102中。其中，每一个沟槽111中均填充有N型掺杂的填充材料，例如重掺杂的N型多晶硅。通常，在N型埋层121刚刚形成时，其表面会与外延层102的表面齐平，即沟槽111由N型埋层的表面处延伸至外延层102中，然而，在后期形成所述第二半导体层以及各个掺杂区的过程中，埋层中的掺杂剂可能会有扩散运动，使得埋层121的上表面被抬升，厚度增加，如图3中所示，最终埋层121会向上延伸至所述第二半导体层131中，其上表面(与外延层102相邻的一面)高于沟槽111的顶部。因此，在本申请中，第一沟槽111从埋层121的中延伸至外延层102中这一描述包含了第一沟槽111从埋层121的上表面开始延伸或从埋层121的内部开始延伸。
如图3所示，第二半导体层131的第一区域1311与第三区域1313位于N型埋层121的两侧的上方，而第二区域1312与第四区域1314位于N型埋层的上方，第一区域1311与第二区域1312相邻，第三区域1313与第四区域1314相邻。N型掺杂的第一掺杂区141位于第一区域1311中，P型掺杂的第二掺杂区142位于第二区域1312中，N型的第三掺杂区143位于第三区域1313中，P型掺杂的第四掺杂区144位于第四区域1314中。
在图3所示的瞬态电压抑制器中，埋层121与多个填充N型多晶硅的第一沟槽111构成了一个体区，所述体区与所述第一半导体层(如第一半导体层中的外延层102)之间的第一PN结构成瞬态电压抑制器的第一二极管，所述第一二极管为具有反向击穿钳位特性的二极管，如图2中的齐纳二极管DZ，在其它实施例中，所述第一二极管也可以为雪崩二极管。。从图3可以看出，所述第一PN结包括：埋层121的部分(未与第一沟槽111接触的部分)底面(与外延层102接触的一面)与外延层102接触的第一界面、第一沟槽111的底部与外延层102接触的第二界面、以及第一沟槽111的延伸至外延层102中的侧壁与外延层102的接触的第三界面。显然，所述第一界面与第三界面不再同一个平面，且二者通过所述第二界面相连，所述第二界面与所述第一界面和第三界面均垂直。因此，本发明提供的瞬态电压抑制器的第一二极管的PN结并非与现有技术一样为平面结，为是一个三维结，因而在与现有技术具有相同面积的埋层121的情况下，本发明提供的瞬态电压抑制器中的第一二极管的结面积更大，即本发明提供的瞬态电压抑制器具有更大的瞬态电压抑制能力。
此外，在本申请中，由于第一沟槽111是从外延层102的上表面所在平面处延伸至外延层102中的，因此第一沟槽可以从埋层121的任何位置处延伸至外延层102中，即第二区域1312与第四区域1314的正下方均可设置第一沟槽111，从而使得所述第一PN结的结面积可以最大化的增加，以有效的提高所述瞬态电压抑制器的瞬态电压抑制能力。
继续参考图3所示，所述瞬态电压抑制器中的第二二极管，即图2中的第一整流二极管D12，其包括第一掺杂区141、第一区域1311和所述第一半导体层。所述瞬态电压抑制器中的第三二极管即图2中的第二整流二极管D11，其包括第二掺杂区142、第二区域1312和埋层121。所述瞬态电压抑制器中的第四二极管，即图2中的第三整流二极管D22，其包括第三掺杂区143、第三区域1313和所述第一半导体层。所述瞬态电压抑制器中的第五二极管，即图2中的第四整流二极管D21，其包括第四掺杂区144、第四区域1314和埋层121。
在本申请中，第二半导体层131优选为本征多晶硅层，即在其形成的过程中，未进行P型或N型掺杂，但是由于在后续形成各个掺杂区的过程中，埋层和/或各个掺杂区中的掺杂剂会扩散至第二半导体层131中，因此所述的本征多晶硅这个词在本申请中并非绝对意义上的本征，而是指载流子浓度非常低的半导体层，其载流子浓度远低于通过外延方式形成的外延层所能获得的最低掺杂浓度，如第二半导体层的载流子浓度可低于1e14atoms/cm3。因此，所述瞬态电压抑制器形成之后，所述第二半导体层131可能为浓度非常低的N型多晶硅半导体层，也能是浓度非常低的P型多晶硅半导体层或者其各个区域的导电类型(N型或P型)是不同的多晶硅层。第二半导体层131各个区域的最终导电类型由各个掺杂区的掺杂浓度和埋层121以及所述第一半导体层的掺杂浓度决定。如第二半导体层131位于埋层121上方的区域很可能为与埋层121的导电类型相同，而外延层102上方的第二半导体层131的部分很可能与外延层102的导电类型相同，当然，在埋层121自掺杂的作用下，整个第二半导体层131的导电类型可能均与埋层121的相同。
在本实施例中，当第一区域1311为N型多晶硅区域时，第一区域1311与P型外延层102构成整流二极管D12的PN结，掺杂区141构成整流二极管D12的阴极接触区，P型衬底Psub构成整流二极管D12的阳极接触区，当第一区域1311为P型多晶硅区域时，第一区域1311与掺杂区141构成整流二极管D12的PN结，掺杂区141构成整流二极管D12的阴极和阴极接触区，第一区域1311以及P型外延层102构成整流二极管D12的阳极，P型衬底Psub构成整流二极管D12的阳极接触区。
在本实施例中，当第二区域1312为N型多晶硅区域时，第二区域1312与P掺杂区142构成整流二极管D11的PN结，掺杂区142构成整流二极管D11 阳极和阳极接触区，N型埋层构成整流二极管D11的阴极接触区。
在本实施例中，当第三区域1313为N型多晶硅区域时，第三区域1313与P型外延层102构成整流二极管D22的PN结，掺杂区143构成整流二极管D22的阴极接触区，P型衬底Psub构成整流二极管D22的阳极接触区，当第三区域1313为P型多晶硅区域时，第三区域1313与掺杂区143构成整流二极管D22的PN结，掺杂区143构成整流二极管D22的阴极和阴极接触区，第三区域1313以及P型外延层102构成整流二极管D22的阳极，P型衬底Psub构成整流二极管D22的阳极接触区。
在本实施例中，当第四区域1314为N型多晶硅区域时，第四区域1314与P掺杂区144构成整流二极管D21的PN结，掺杂区144构成整流二极管D21阳极和阳极接触区，N型埋层构成整流二极管D21的阴极接触区。
此外，如图3所示，在本实施例中，第一电极161将整流二极管D12的阴极与整流二极管D11的阳极电连接在一起，以作为图2中的I/O1端电极，第二电极162设置在P型衬底101的背面，将整流二极管D12的阳极、整流二极管D22、所述第一二极管(齐纳二极管)DZ的阳极电连接在一起，以作为图2中的GND端电极。第三电极163将整流二极管D22的阴极与整流二极管D21的阳极电连接在一起，以作为图2中的I/O2电极。整流二极管D11的阴极、齐纳二极管DZ的阳极以及整流二极管D21的阴极还可通过第四电极164电连接在一起，以作为图2中的VCC端电极。
如图3所示，在本实施例中，所述导电通道包括第二掺杂类型的第五掺杂区145和至多个填充第二掺杂类型的填充材料的第二沟槽112。其中掺杂区145位于第二区域1312与第四区域1314之间的区域中，并通过第二沟槽112与埋层121相连。填充在第二沟槽112中的填充材料为N型重掺杂的多晶硅，第二沟槽112实际上是从第二半导体层131的表面延伸至埋层121中，掺杂区145做在第二沟槽112的顶部，从而可通过第二沟槽112与埋层121相连。
继续参考图3，所述瞬态电压抑制器还包括隔离区151，隔离区151由第二半导体层131的表面延伸至所述第一半导体层中，且位于第一区域1311和第二区域1312之间，以及位于第三区域1313与第四区域1314之间。隔离区151可以为填充了绝缘材料的沟槽，也可以为具有第一掺杂类型的扩散区。此外，所述瞬态电压抑制器还包括形成在第二半导体层131上的图案化的绝缘层，各个电极通过所述绝缘层与对应的掺杂区电连接，所述绝缘层可以为SiO2层。
需要说明的是，本实施例是以两个通道的瞬态电压抑制器为例，但是依据本发明的瞬态电压抑制器也可以为单通道或更多通道的，若是单通道的瞬态电压抑制器，则在图3中可去除整流二极管D22与D21的部分。此外，在本实施例中，可通过调节外延层P的电阻率来调节所述瞬态电压抑制的应用电压。
本发明出了提供了上述瞬态电压抑制之外，还提供了一种瞬态电压抑制器的制造方法，其主要可以包括以下步骤。
步骤1：在第一掺杂类型的第一半导体层中，形成第二掺杂类型的埋层，所述埋层的至少部分表面被所述第一半导体层裸露。
如图4a所示，所述第一半导体层包括第一掺杂类型的半导体衬底101，以及通过外延工艺在半导体衬底101上形成的第一掺杂类型的外延层102，然后再在外延层102中形成所述埋层121，埋层121的至少部分表面被所述外延层裸露。半导体衬底101的电阻率可控制为0.0001～0.1ohm-cm，通常为低于0.05ohm～cm，使半导体衬底101的电阻率较低，有利于使所述瞬态电压抑制获得较低的钳位电压。本实施例中，在形成埋层121之前，还需在所述半导体衬底101上形成外延层102，外延层102的电阻率通常根据所述瞬态电压抑制器的工作电压来决定，即所述瞬态电压抑制器中的瞬态二极管的击穿电压的大小可通过调节外延层102的掺杂浓度来进行相应的调节。
步骤2：至少形成一个第一沟槽，所述第一沟槽由所述埋层的表面延伸至所述第一半导体层中，并在所述第一沟槽中填充第二掺杂类型的填充材料。
如图4b所示，由埋层121的表面开始进行沟槽工艺，以形成所述第一沟槽111，然后在第一沟槽111中填充第二掺杂类型的填充材料，并进行热推进工艺处理，所述第二掺杂类型的填充材料诸如重掺杂的多晶硅材料等，则填充多晶硅的第一沟槽111和埋层121构成的体区与外延层102之间便形成了一个三维的PN结，该PN结将作为所述瞬态电压抑制器中的瞬态二极管的PN结。
步骤3：在所述第一半导体层与埋层上方形成第二半导体层。
如图4c所示，若在步骤2中，第一沟槽111中填充的为多晶硅，而多晶硅之上几乎不能利于外延工艺形成外延层(因为外延层为单晶硅层)，则所述第二半导体层131的形成材料也可选择多晶硅层来实现，例如在所述第一半导体层和埋层121之上采用淀积工艺，并在淀积时不加P型或N型掺杂剂，以形成本征多晶硅层作为所述第二半导体层131。第二半导体层131包括第一区域1311、第二区域1312、第三区域1313以及第四区域1314。其中，第一区域1311与第二区域1312相邻，第三区域1313与第四区域1314相邻，且第二区域与第四区域位于埋层121上方。
步骤4：在所述第二半导体层的第一区域中形成第二掺杂类型的第一掺杂区，以及在所述第二半导体层的第二区域中形成第一掺杂类型的第二掺杂区。
步骤5：在所述第二半导体层的第三区域中形成第二掺杂类型的第三掺杂区，以及在所述第二半导体层的第四区域中形成第一掺杂类型的第四掺杂区。
步骤6：在所述第二半导体层的第二区域与第四区域之间形成导电通道，以及在所述导电通道上形成第四电极，其中，所述导电通道由所述第二半导体层的表面延伸至所述埋层处或埋层中，以与所述埋层相接触。所述导电通道可以由第一掺杂类型的第五掺杂区以及由所述第五掺杂区表面延伸至所述埋层中的第二沟槽构成，其中，所述第二沟槽中填充有第一掺杂类型的填充材料。
步骤7：将所述第一掺杂区与第二掺杂区通过第一电极电连接，且在所述第一半导体层的背面形成第二电极，以及将所述第三掺杂区与第四掺杂区通过第三电极电连接。
由图4d与4e所示，由于所述第一掺杂区141、第三143以及第五145的掺杂类型相同，则三者可以采用同一个掩模一步离子注入形成，而所述第二掺杂区142和第四掺杂区144的掺杂类型相同，则此二者可也可以采用同一个掩模一部离子注入形成。即所述导电通道的第五掺杂区可以先在步骤6中形成，也可以在形成所述第二沟槽112之后在形成，形成所述导电通道的具体步骤还可以包括：
步骤7a：在第二区域1312与第四区域1314之间的第二半导体层131的表面区域处进行沟槽工艺，以形成形成多个所述第二沟槽112，第二沟槽由所述第二半导体层131的表面延伸至埋层121中。
步骤7b：在第二沟槽112中填充第二掺杂类型的填充材料，如重掺杂的多晶硅材料。
步骤7c：在第二沟槽上112形成所述第五掺杂区，所述第五掺杂区与第二沟槽以及填充在所述第二沟槽中的填充材料构成所述导电通道。
此外，形成所述瞬态电压抑制器的步骤还包括形成隔离区，如图4e所示，所述隔离区151由所述第二半导体层131的表面延伸至所述第一半导体层中，且所述隔离区151位于第一区域1311和第二区域1312之间，以及位于第三区域1313与第四区域1314之间。例如采用沟槽隔离工艺形成的沟槽隔离区或采用扩散隔离工艺形成的第一掺杂类型的扩散隔离区作为所述隔离区151。所述隔离区151可以在所述第二半导体层131形成之后以及制作电极之前的任何步骤中形成。
步骤8：如图4f所示，将第一掺杂区141与第二掺杂区142通过第一电极161电连接，在所述第一半导体层的背面形成第二电极162，将第三掺杂区143和第四掺杂区144通过第三电极163电连接，以及在所述第五掺杂区145上形成的第四电极。此外，在形成各个电极之前，还需在所述第二半导体层131的表面形成图案化的绝缘层171，各个后续形成的电极穿过所述绝缘层171与对应的电极电连接。
由上，可见本发明提供的瞬态电压抑制器及其制造方法，在所述埋层中延伸至所述第一半导体层中的区域设置多个第一沟槽，且在所述第一沟槽中填充导电材料，使得所述埋层与第一沟槽构成的体区与所述第一半导体层之间的形成三维的PN结，以作为瞬态电压抑制的第一二极管的PN结，从而可有效的提高了瞬态电压抑制的瞬态电压抑制能力。此外，采用载流子浓度非常低的第二半导体层作为瞬态电压抑制器的各个整流二极管的一部分，有效的降低了瞬态电压抑制器的电容，提高了其响应速度，使得其更适合于高速率传输器件的应用。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (23)
1.一种瞬态电压抑制器，其特征在于，包括：
第一掺杂类型的第一半导体层，
位于所述第一半导体层中的埋层，所述埋层为第二掺杂类型，且所述埋层的至少部分表面被所述第一半导体层裸露，
至少一个第一沟槽，所述第一沟槽从所述埋层开始延伸至所述第一半导体层中，且所述第一沟槽中填充第二掺杂类型的填充材料，
位于所述第一半导体层和埋层上的第二半导体层，
第二掺杂类型的第一掺杂区，位于所述第二半导体层的第一区域中，
第一掺杂类型的第二掺杂区，位于所述第二半导体层的第二区域中。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，
所述埋层与所述第一沟槽构成的体区与所述第一半导体层之间的第一PN结构成所述瞬态电压抑制器中的第一二极管的PN结，
所述瞬态电压抑制器中的第二二极管包括所述第一掺杂区、所述第二半导体层的第一区域和所述第一半导体层，
所述瞬态电压抑制器中的第三二极管包括所述第二掺杂区、所述第二半导体层的第二区域和所述埋层。
3.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一半导体层包括：
第一掺杂类型的半导体衬底，
以及位于所述半导体衬底上的第一掺杂类型的外延层，所述埋层位于所述外延层中，且所述埋层的至少部分表面被所述外延层裸露。
4.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一掺杂区与第二掺杂区通过第一电极电连接，
所述半导体层的背面设置有第二电极。
5.根据权利要求4所述的瞬态电压抑制器，其特征在于，还包括：
第二掺杂类型的第三掺杂区，位于所述第二半导体层的第三区域中，
第一掺杂类型的第四掺杂区，位于所述第二半导体层的第四区域中，
所述瞬态电压抑制器中的第四二极管包括所述第三掺杂区、所述第二半导体层的第三区域和所述第一半导体层，
所述瞬态电压抑制器中的第五二极管包括所述第四掺杂区、所述第二半导体层的第四区域和所述埋层。
6.根据权利要求5所述的瞬态电压抑制器，其特征在于，所述第三掺杂区与第四掺杂区通过第三电极电连接。
7.根据权利要求6所述的瞬态电压抑制器，其特征在于，在所述第二半导体层的第二区域与第四区域之间还设置有导电通道，
所述导电通道由所述第二半导体层的表面延伸至所述埋层处或埋层中，以与所述埋层相接触，
所述导电通道上设置有第四电极。
8.根据权利要求7所述的瞬态电压抑制器，其特征在于，所述导电通道包括：
第二掺杂类型的第五掺杂区，所述第五掺杂区位于所述第二半导体层的第二区域与第四区域之间的区域中，
至少一个第二沟槽，所述第五掺杂区通过所述第二沟槽与所述埋层相连，
以及填充在所述第二沟槽中的第二掺杂类型的填充材料。
9.根据权利要求5所述的瞬态电压抑制器，其特征在于，所述第二半导体层的第一区域与第二区域相邻，第三区域与四区域相邻，
且所述第二半导体层的第二区域或第四区域的正下方设置有所述第一沟槽。
10.根据权利要求5所述的瞬态电压抑制器，其特征在于，还包括隔离区，所述隔离区由所述第二半导体层的表面延伸至所述第一半导体层中，且所述隔离区位于所述第二半导体层第一区域和第二区域之间，以及位于所述第二半导体层的第三区域与第四区域之间。
11.根据权利要求10所述的瞬态电压抑制器，其特征在于，所述隔离区为填充绝缘材料的沟槽或具有第一掺杂类型的扩散区。
12.根据权利要求1或8所述的瞬态电压抑制器，其特征在于，所述填充材料为重掺杂的多晶硅。
13.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第二半导体层为本征多晶硅层。
14.一种瞬态电压抑制器的制造方法，其特征在于，包括：
在第一掺杂类型的第一半导体层中，形成第二掺杂类型的埋层，所述埋层的至少部分表面被所述第一半导体层裸露，
至少形成一个第一沟槽，所述第一沟槽从所述埋层的表面开始延伸至所述第一半导体层中，
在所述第一沟槽中填充第二掺杂类型的填充材料，
在所述第一半导体层与埋层上方形成第二半导体层，
在所述第二半导体层的第一区域中形成第二掺杂类型的第一掺杂区，
在所述第二半导体层的第二区域中形成第一掺杂类型的第二掺杂区。
15.根据权利要求14所述的制造方法，其特征在于，在形成所述埋层之前，在第一掺杂类型的半导体衬底上形成第一掺杂类型的外延层，
所述半导体衬底与所述外延层构成所述第一半导体层，所述埋层形成于所述外延层中，且所述埋层的至少部分表面被所述外延层裸露。
16.根据权利要求15所述的制造方法，其特征在于，还包括：将所述第一掺杂区与第二掺杂区通过第一电极电连接，且在所述第一半导体层的背面形成第二电极。
17.根据权利要求15所述的制造方法，其特征在于，还包括：
在所述第二半导体层的第三区域中形成第二掺杂类型的第三掺杂区，
在所述第二半导体层的第四区域中形成第一掺杂类型的第四掺杂区。
18.根据权利要求17所述的制造方法，其特征在于，还包括：将所述第三掺杂区与第四掺杂区通过第三电极电连接。
19.根据权利要求18所述的制造方法，其特征在于，还包括：在所述第二半导体层的第二区域与第四区域之间形成导电通道，以及在所述导电通道上形成第四电极，
其中，所述导电通道由所述第二半导体层的表面延伸至所述埋层处或埋层中，以与所述埋层相接触。
20.根据权利要求19所述的制造方法，其特征在于，形成所述导电通道的步骤包括：
在所述第二半导体层的第二区域与第四区域之间形成至少一个第二沟槽，所述第二沟槽由所述第二半导体层的表面延伸至所述埋层中，
在所述第二沟槽中填充第二掺杂类型的填充材料，
在所述第二沟槽上形成第二掺杂类型的第五掺杂区，所述第五掺杂区与、第二沟槽以及填充在所述第二沟槽中的填充材料构成所述导电通道。
21.根据权利要求19所述的制造方法，其特征在于，还包括形成隔离区，所述隔离区由所述第二半导体层的表面延伸至所述第一半导体层中，
且所述隔离区位于所述第二半导体层第一区域和第二区域之间，以及位于所述第二半导体层的第三区域与第四区域之间。
22.根据权利要求14或20所述的制造方法，其特征在于，所述填充材料为重掺杂的多晶硅。
23.根据权利要求14所述的制造方法，其特征在于，在所述第一半导体层和埋层的表面淀积未掺杂的多晶硅，以形成本征多晶硅层来作为所述第二半导体层。
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