CN107527907B - 瞬态电压抑制器及其制造方法 - Google Patents

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Abstract

本发明公开了一种瞬态电压抑制器及其制造方法，该瞬态电压抑制器包括半导体衬底；位于所述半导体衬底第一表面上的第一外延层；位于外延层中的埋层；位于第一外延层上的第二外延层；分别从第二外延层表面延伸至埋层中和第二外延层中的第一隔离区和第二隔离区，第一隔离区和第二隔离区分别用于在第二外延层中形成第一有源区和第二有源区；以及分别位于第一有源区和第二有源区中从外延层表面延伸至第二外延层中的第一掺杂区和第二掺杂区，其中，第一掺杂区和第二掺杂区之间电性连接，衬底和外延层掺杂类型相同。该瞬态电压抑制器将占据面积较大的功率器件制作在芯片内部，提高了芯片面积利用率和集成度，进一步压缩了芯片尺寸，降低了封装成本。

Description

瞬态电压抑制器及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及一种瞬态电压抑制器及其制造方法。
背景技术
瞬态电压抑制器((Transient Voltage Suppressor，TVS)是用于保护集成电路免遭过电压损害的器件。所设计的集成电路都是在电压的正常范围上工作的。然而，静电放电(Electronic Static Discharge，ESD)、电快速瞬变以及闪电等意外情况产生的不可预测、不可控的高电压，会对电路造成损害。当这种高电压产生时，就需要TVS器件保护集成电路，规避这些可能会损坏集成电路的情况。
消费类电子的市场飞速发展，以手机和移动终端为代表的电子产品性能不断提升，手机或移动终端等对反应速度、传输速度都有较高要求，小于1pF的超低电容是TVS器件须满足的硬性指标。但是传统单芯片集成工艺制作的低电容TVS普遍适用于5V或5V以下工作电压。而适用于5V以上高工作电压，例如7.5V、12V、15V、36V等的TVS器件又不具备低电容的特性。
为解决这一问题，本领域技术人员通常将低电容的PIN二极管正向串联齐纳二极管，再与另一只低电容PIN二极管并联。但通过这样的方法得到的TVS器件，需要两组以上的芯片并联封装，且其中一个基岛上要放置2颗芯片，增大了封装缺陷的可能，增加了封装成本。且由于多颗芯片的集成封装要求更大的空间，增加了整体尺寸，对于较小的封装体，多组芯片无法同时封装。
发明内容
有鉴于此，本发明的目的在于提供一种单芯片集成的低电容单向瞬态电压抑制器及其制造方法。
为了解决上述技术问题，根据本发明的第一方面，提供一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；位于所述半导体衬底第一表面上的第一掺杂类型的第一外延层；位于所述外延层中的第二掺杂类型的埋层，其中，第一掺杂类型和第二掺杂类型不同；位于所述第一外延层上的第一掺杂类型的第二外延层；分别从所述第二外延层表面延伸至所述埋层中和所述第二外延层中的第二掺杂类型的第一隔离区和第一掺杂类型的第二隔离区，所述第一隔离区和所述第二隔离区分别用于在所述第二外延层中形成第一有源区和第二有源区；以及分别位于所述第一有源区和所述第二有源区中从所述外延层表面延伸至所述第二外延层中的第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区，其中，所述第一掺杂区和所述第二掺杂区之间电性连接。
优选地，还包括绝缘层，所述绝缘层位于所述第二外延层上。
优选地，还包括第一电极，所述第一电极穿过所述绝缘层与所述第一掺杂区和所述第二掺杂区电性连接。
优选地，还包括位于所述半导体衬底第二表面的第二电极，所述第一表面和所述第二表面彼此相对。
优选地，所述第二隔离区围绕所述第二掺杂区。
优选地，所述第二外延层的掺杂浓度小于所述第一外延层的掺杂浓度。
优选地，所述埋层的掺杂浓度不小于E17cm-3，所述第一隔离区的掺杂浓度不小于E18cm-3，所述第二隔离区的掺杂浓度不小于E18cm-3，所述第一掺杂区的注入剂量不小于E14cm-2，所述第二掺杂区的掺杂浓度不小于E18cm-3。
优选地，所述第二外延层的厚度不小于5μm。
优选地，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N 型或P型中的另一个。
根据本发明的第二方面，提供一种瞬态电压抑制器的制造方法，包括：在第一掺杂类型的半导体衬底的第一表面形成第一掺杂类型的第一外延层；在所述第一外延层中形成第二掺杂类型的埋层；在所述第一外延层上形成第一掺杂类型的第二外延层；在所述第二外延层中形成分别从所述第二外延层表面延伸至所述埋层中和所述第二外延层中的第二掺杂类型的第一隔离区和第一掺杂类型的第二隔离区，所述第一隔离区和所述第二隔离区分别用于在所述第二外延层中形成第一隔离岛和第二隔离岛；在所述第二外延层位于所述第一隔离岛和第二隔离岛的部分中分别形成第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区；以及将所述第一掺杂区和所述第二掺杂区电性连接。
优选地，形成所述第一掺杂区和所述第二掺杂区之间的电性连接的步骤包括：在所述第二外延层上形成绝缘层；形成穿过所述绝缘层的第一电极，第一电极与所述第一掺杂区和所述第二掺杂区电性连接。
优选地，还包括形成位于所述半导体衬底第二表面的第二电极，所述第一表面和所述第二表面彼此相对。
优选地，所述第二隔离区围绕所述第二掺杂区。
优选地，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N 型或P型中的另一个。
采用本发明的技术方案后，可获得以下有益效果：
由于采用了相同掺杂类型的半导体衬底和外延层，降低了外延层的加工难度，从而保证了产品参数和性能的稳定。且利用了芯片的立体空间，将占据面积较大的功率器件制作在芯片内部，只将一些对设计规则有更严格要求的器件放在外延层上表面完成制作。芯片面积利用率更高，集成度更高，芯片尺寸得到进一步压缩，具备产业化优势，且降低了封装成本。
附图说明
通过以下参照附图对发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出本发明第一实施例提供的瞬态电压抑制器的电路图。
图2示出本发明第一实施例提供的瞬态电压抑制器的结构图。
图3a至3j示出根据本发明第一实施例的瞬态电压抑制器的制造方法各个阶段的截面图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明的实施例的系统、方法、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非 A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1示出本发明第一实施例提供的瞬态电压抑制器的电路图。
如图1所示，该TVS器件100是单向TVS器件，包括彼此反相串联的第一整流管D1和齐纳二极管ZD，以及与其并联第二整流管D2。其中，第一整流管D1的阳极与齐纳二极管ZD的阳极连接，第一整流管D1的阴极与第二整流管D2的阳极连接并作为该TVS器件的信号端 I/O，齐纳二极管ZD的阴极与第二整流管D2的阴极连接并作为该TVS 器件的接地端GND。
在浪涌发生时，如果在信号端I/O和接地端GND之间承受负电压，则第一整流管D1导通，齐纳二极管ZD承受反向电压，如果负电压的数值高于齐纳二极管ZD的击穿电压，则产生沿着第一整流管D1正向和齐纳二极管ZD反向流动的电流，从而起到单向ESD防护的作用。如果在信号端I/O和接地端GND之间承受正电压，则第二整流管D2导通。
图2示出本发明第一实施例提供的瞬态电压抑制器的结构图。在下文的描述中，将描述半导体材料的掺杂类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的掺杂类型，也可以获得相同功能的半导体器件。
如图2所示，TVS器件100包括半导体衬底101、位于半导体衬底 101第一表面上的第一外延层102、位于第一外延层102上的第二外延层 104、位于第一外延层102中的埋层103、位于第二外延层104中的第一隔离区105、第二隔离区107、第一掺杂区109以及第二掺杂区108。
半导体衬底101例如是重掺杂的N型半导体衬底，为了形成P型或 N型半导体层或区域，可以在半导体层或区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。
在该实施例中，半导体衬底101为电阻率小于0.02Ω·cm的重掺杂N 型衬底，掺杂剂为砷(As)。
第一外延层102为N型外延层，第二外延层104为电阻率不小于 5Ω·cm，且厚度不小于5μm的轻掺杂N型外延层。其中，第一外延层 102和第二外延层104的电阻率和厚度将决定该TVS器件100的工作电压和电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
埋层103例如是P型埋层，该埋层103位于第一外延层102中，掺杂浓度不小于E17cm-3，掺杂剂例如为硼。该埋层103的掺杂浓度和结深将决定TVS器件的工作电压和电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
第一隔离区105例如是P型隔离区，第一隔离区105从第二外延层 104表面穿过第二外延层104延伸至埋层103中，用于限定第一隔离岛，其掺杂浓度不小于E18cm-3，掺杂剂例如为硼。
第二隔离区107例如是N型隔离区，第二隔离区107从第二外延层 104表面延伸至第二外延层104中，用于限定第二隔离岛，在本实施例中，第二隔离区107例如为环形，其掺杂浓度不小于E18cm-3，掺杂剂例如为磷。
第一掺杂区109例如是N型掺杂区，第一掺杂区109在第一隔离岛中从第二外延层104表面延伸至第二外延层104中，其注入剂量不小于 E14cm-2，掺杂剂例如为磷。
第二掺杂区108例如是P型掺杂区，第二掺杂区108在第二隔离岛中从第二外延层104表面延伸至第二外延层104中，其掺杂浓度不小于 E18cm-3。
需要说明的是，各N型掺杂区之间掺杂浓度的大小关系如下：第二外延层104<第一外延层102<第二隔离区107≥半导体衬底101。
进一步地，TVS器件还包括绝缘层106、第一电极110和第二电极 111。
绝缘层106位于第二外延层104上，第一电极110穿过绝缘层106 中的开口将第一掺杂区109和第二掺杂区108电性连接，第二电极111 位于半导体衬底101的第二表面，第二表面和第一表面彼此相对。绝缘层106例如由氧化硅或氮化硅组成，第一电极110以及第二电极111例如选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
对应于图1，在图2所示的TVS器件中，第一隔离区105和埋层103 共同作为第一整流管D1的阳极，第二外延层104位于第一隔离岛中的部分作为第一整流管D1的阴极，第一隔离区105、埋层103以及第二外延层104位于第一隔离岛中的部分构成第一整流管D1的PN结；埋层 103作为齐纳二极管ZD的阳极，第一外延层102作为齐纳二极管ZD的阴极，埋层103和第一外延层102构成齐纳二极管ZD的PN结；第二掺杂区108作为第二整流管D2的阳极，第一外延层102作为第二整流管D2的阴极，第二掺杂区108和第二外延层104位于第二隔离岛中的部分构成第二整流管D2的PN结，第二隔离区107作为第二整流管D2 的电压终止环，第一电极110作为TVS器件100的信号端I/O，第二电极111作为TVS器件的接地端GND。
图3a至3j示出根据本发明第一实施例的瞬态电压抑制器的制造方法各个阶段的截面图。
如图3a所示，在N型的半导体衬底101的第一表面形成N型的第一外延层102。
为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂，例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。在该实施例中，半导体衬底101为电阻率小于0.02Ω·cm的重掺杂N型衬底，掺杂剂为砷(As)。
第一外延层102可以采用已知的沉淀工艺形成。例如，沉淀工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。
如图3b所示，在第一外延层102中形成P型埋层103。
该埋层103位于第一外延层102中，掺杂浓度不小于E17cm-3，掺杂剂例如为硼。该埋层103的掺杂浓度和结深将决定TVS器件的工作电压和电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
如图3c所示，在第一外延层102上形成N型的第二外延层104。
第二外延层104的电阻率不小于5Ω·cm，且厚度不小于5μm。第二外延层104的电阻率和厚度将决定该TVS器件的工作电压和电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
第二外延层104可以采用已知的沉淀工艺形成。例如，沉淀工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。
如图3d所示，在第二外延层104中形成P型的第一隔离区105，并在第二外延层104上形成绝缘层106。
第一隔离区105的掺杂浓度不小于E18cm-3，掺杂剂例如为硼。在初始形成第一隔离区105时，第一隔离区105从第二外延层104表面延伸至第二外延层104中，由于后续制程中的高温，第一隔离区105将进一步地向半导体衬底101方向延伸，最后延伸至埋层103中，用于限定第一隔离岛，图3d中直接示出了在完成全部制程时，第一隔离区105 的状态。
绝缘层106例如由氧化硅或氮化硅组成，可以采用溅射或热氧化形成。例如，绝缘层106是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层106作为保护层，并且将作为最终器件的层间绝缘层。
如图3e所示，在第二外延层104中形成N型的第二隔离区107。
第二隔离区107从第二外延层104表面延伸至第二外延层104中，用于限定第二隔离岛，在该实施例中，第二隔离区107例如为环形，其掺杂浓度不小于E18cm-3，掺杂剂例如为磷。
如图3f所示，在第二外延层104中形成P型的第二掺杂区108。
第二掺杂区108位于第二隔离岛中，从第二外延层104表面延伸至第二外延层104中，其掺杂浓度不小于E18cm-3。
如图3g所示，在第二外延层104中形成N型的第一掺杂区109。
第一掺杂区109位于第一隔离岛中，从第二外延层104表面延伸至第二外延层104中，其注入剂量不小于E14cm-2，掺杂剂例如为磷。
如图3h所示，在绝缘层106上形成开口，使得第一掺杂区109和第二掺杂区108经由对应开口裸露在外。
如图3i所示，形成穿过绝缘层106的第一电极110，第一电极110 电性连接第一掺杂区109和第二掺杂区108，作为该TVS器件的信号端 I/O。
如图3j所示，在半导体衬底101的第二表面形成第二电极111，作为该TVS器件的接地端GND，第一表面和第二表面彼此相对。第一电极110以及第二电极111例如选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
可以看出，根据本发明的器件，可以以简单步骤制备出工作在高工作电压下的单向低电容瞬态电压抑制器。通过选用相同掺杂类型的半导体衬底和外延层，降低了外延层的制作难度，从而保证了器件参数和性能的稳定。且不同于常规单芯片多在外延层的上表面完成核心器件的设计和制作的集成方案，根据本发明的器件很大程度上利用了芯片的立体空间，将占据面积较大的功率器件制作在芯片内部，只将一些对设计规则有更严格要求的器件放在外延层上表面完成制作，芯片面积利用率更高，集成度更高，芯片尺寸得到进一步压缩，降低了封装成本，具备产业化优势。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (13)

1.一种瞬态电压抑制器，其特征在于，包括：
第一掺杂类型的半导体衬底；
位于所述半导体衬底第一表面上的第一掺杂类型的第一外延层；
位于所述外延层中的第二掺杂类型的埋层，其中，第一掺杂类型和第二掺杂类型不同；
位于所述第一外延层上的第一掺杂类型的第二外延层，所述第二外延层的掺杂浓度小于所述第一外延层的掺杂浓度；
分别从所述第二外延层表面延伸至所述埋层中和所述第二外延层中的第二掺杂类型的第一隔离区和第一掺杂类型的第二隔离区，所述第一隔离区的深度小于所述第二外延层的厚度，所述第二隔离区的掺杂浓度大于所述第二外延层的掺杂浓度，所述第一隔离区和所述第二隔离区分别用于在所述第二外延层中形成第一隔离岛和第二隔离岛；以及
分别位于所述第一隔离岛和所述第二隔离岛中从所述外延层表面延伸至所述第二外延层中的第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区，且所述第一掺杂区与所述第一隔离区间隔设置，所述第二掺杂区与所述第二隔离区间隔设置，
其中，所述第一掺杂区和所述第二掺杂区之间电性连接。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，还包括绝缘层，所述绝缘层位于所述第二外延层上。
3.根据权利要求2所述的瞬态电压抑制器，其特征在于，还包括第一电极，所述第一电极穿过所述绝缘层与所述第一掺杂区和所述第二掺杂区电性连接。
4.根据权利要求1所述的瞬态电压抑制器，其特征在于，还包括位于所述半导体衬底第二表面的第二电极，所述第一表面和所述第二表面彼此相对。
5.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第二隔离区围绕所述第二掺杂区。
6.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述埋层的掺杂浓度不小于E17cm-3，所述第一隔离区的掺杂浓度不小于E18cm-3，所述第二隔离区的掺杂浓度不小于E18cm-3，所述第一掺杂区的注入剂量不小于E14cm-2，所述第二掺杂区的掺杂浓度不小于E18cm-3。
7.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第二外延层的厚度不小于5μm。
8.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N型或P型中的另一个。
9.一种瞬态电压抑制器的制造方法，其特征在于，包括：
在第一掺杂类型的半导体衬底的第一表面形成第一掺杂类型的第一外延层；
在所述第一外延层中形成第二掺杂类型的埋层；
在所述第一外延层上形成第一掺杂类型的第二外延层，所述第二外延层的掺杂浓度小于所述第一外延层的掺杂浓度；
在所述第二外延层中形成分别从所述第二外延层表面延伸至所述埋层中和所述第二外延层中的第二掺杂类型的第一隔离区和第一掺杂类型的第二隔离区，所述第二隔离区的掺杂浓度大于所述第二外延层的掺杂浓度，所述第一隔离区和所述第二隔离区分别用于在所述第二外延层中形成第一隔离岛和第二隔离岛；
在所述第二外延层位于所述第一隔离岛和第二隔离岛的部分中分别形成第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区，且所述第一掺杂区与所述第一隔离区间隔设置，所述第二掺杂区与所述第二隔离区间隔设置；以及
将所述第一掺杂区和所述第二掺杂区电性连接。
10.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，形成所述第一掺杂区和所述第二掺杂区之间的电性连接的步骤包括：
在所述第二外延层上形成绝缘层；
形成穿过所述绝缘层的第一电极，第一电极与所述第一掺杂区和所述第二掺杂区电性连接。
11.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，还包括形成位于所述半导体衬底第二表面的第二电极，所述第一表面和所述第二表面彼此相对。
12.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，所述第二隔离区围绕所述第二掺杂区。
13.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N型或P型中的另一个。
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