KR20150146220A - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents
과도 전압 억제 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20150146220A KR20150146220A KR1020140076470A KR20140076470A KR20150146220A KR 20150146220 A KR20150146220 A KR 20150146220A KR 1020140076470 A KR1020140076470 A KR 1020140076470A KR 20140076470 A KR20140076470 A KR 20140076470A KR 20150146220 A KR20150146220 A KR 20150146220A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- epitaxial layer
- type region
- substrate
- conductive type
- Prior art date
Links
- 230000001052 transient effect Effects 0.000 title abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims description 58
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 2
- 238000000926 separation method Methods 0.000 abstract 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000010931 gold Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명의 일 실시예는 양방향으로 동작하며, 저 용량으로 구현되는 것이 가능한 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
이를 위해 본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 제 1 도전형의 서브스트레이트, 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 에피텍셜층, 상기 서브스트레이트와 에피텍셜층 사이의 일부 영역에 형성된 제 2 도전형의 매립층, 상기 에피텍셜층의 내부에 형성된 제 2 도전형 영역, 상기 에피텍셜층의 내부에 형성되며, 상기 에피텍셜층의 표면으로부터 상기 제 2 도전형 영역 상면까지 형성된 제 1 도전형 영역, 상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주연에, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 격리층, 상기 제 1 도전형 영역의 둘레인 동시에 상기 격리층 및 상기 에피텍셜층의 표면에 형성된 절연막 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자 및 그 제조 방법을 개시한다.
이를 위해 본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 제 1 도전형의 서브스트레이트, 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 에피텍셜층, 상기 서브스트레이트와 에피텍셜층 사이의 일부 영역에 형성된 제 2 도전형의 매립층, 상기 에피텍셜층의 내부에 형성된 제 2 도전형 영역, 상기 에피텍셜층의 내부에 형성되며, 상기 에피텍셜층의 표면으로부터 상기 제 2 도전형 영역 상면까지 형성된 제 1 도전형 영역, 상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주연에, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 격리층, 상기 제 1 도전형 영역의 둘레인 동시에 상기 격리층 및 상기 에피텍셜층의 표면에 형성된 절연막 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자 및 그 제조 방법을 개시한다.
Description
본 발명의 일 실시예는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자(TVS)의 일측은 접지되어 있다. 도면 중 부호 RG는 입력 저항 성분이며, Rd는 과도 전압 억제 소자의 저항 성분이다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류는 과도 전압 억제 소자(TVS)를 통하여 접지쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명의 일 실시예는 양방향으로 동작하며, 저 용량으로 구현되는 것이 가능한 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 과도 전압 억제 소자는 제 1 도전형의 서브스트레이트, 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 에피텍셜층, 상기 서브스트레이트와 에피텍셜층 사이의 일부 영역에 형성된 제 2 도전형의 매립층, 상기 에피텍셜층의 내부에 형성된 제 2 도전형 영역, 상기 에피텍셜층의 내부에 형성되며, 상기 에피텍셜층의 표면으로부터 상기 제 2 도전형 영역 상면까지 형성된 제 1 도전형 영역, 상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주연에, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 격리층, 상기 제 1 도전형 영역의 둘레인 동시에 상기 격리층 및 상기 에피텍셜층의 표면에 형성된 절연막 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역의 표면에 형성된 전극을 포함한다.
상기 격리층은 상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주면에 직접 형성되어, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 제 1 격리층, 상기 제 1 격리층의 외주연과 이격되어, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 형성된 제 2 격리층 및 상기 제 2 격리층의 외주연과 이격되어, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 형성된 제 3 격리층을 포함할 수 있다.
상기 제 2 격리층과 상기 제 3 격리층 사이 영역에, 상기 에피텍셜층의 표면에서 상기 에피텍셜층의 내측으로 형성된 제 1 도전형 영역을 더 포함할 수 있다.
상기 서브스트레이트의 저면에는 저면 전극이 더 형성될 수 있다.
상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형일 수 있다.
상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형일 수 있다.
상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도일 수 있다.
상기 제 1 도전형 영역 및 제 3 도핑영역은 상기 에피텍셜층에 비하여 상대적으로 고농도일 수 있다.
본 발명에 따른 과도 전압 억제 소자의 제조 방법은 제 1 도전형의 서브스트레이트를 준비하는 서브스트레이트 준비 단계(A), 서브스트레이트의 상면에 제 2 도전형의 매립층을 형성하는 매립층 형성 단계(B), 상기 서브스트레이트의 상면과 상기 매립층의 상면에 제 1 도전형의 에피텍셜층을 형성하는 에피텍셜층 형성 단계(C), 상기 에피텍셜층의 표면으로부터 상기 에피텍셜층 내측으로 제 2 도전형 영역을 형성하고, 상기 에피텍셜층의 표면으로부터 상기 에피텍셜층 내측으로 제 1 도전형 영역을 형성하여, 상기 에피텍셜층, 제 2 도전형 영역 및 제 1 도전형 영역을 순차적으로 형성하는 제 1 및 제 2 도전형 영역 형성 단계(D), 상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주연에, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 격리층을 형성하는 격리층 형성 단계(E), 상기 격리층 및 상기 에피텍셜층을 덮으며, 상기 제 1 도전형 영역의 일부가 외부로 노출되도록 절연막을 형성하는 절연막 형성 단계(F) 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역 및 상기 절연층의 표면에 전극을 형성하는 전극 형성 단계(G)를 포함한다.
상기 (E)단계는 상기 제 1 도전형 영역 및 제 2 도전형 영역의 외주면에 직접 접촉되도록, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 제 1 격리층을 형성하는 단계(E-1), 상기 제 1 격리층의 외주연과 이격되도록, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 제 2 격리층을 형성하는 단계(E-2) 및 상기 제 2 격리층의 외주연과 이격되도록, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 제 3 격리층을 형성하는 단계(E-3)를 포함할 수 있다.
상기 (D)단계에서, 상기 제 2 격리층과 상기 제 3 격리층 사이 영역에, 상기 에피텍셜층의 표면에서 상기 에피텍셜층의 내측으로 제 1 도전형 영역을 함께 형성할 수 있다.
상기 (G)단계 이후, 상기 서브스트레이트의 저면에 저면 전극을 형성하는 저면 전극 형성 단계(H)를 더 포함할 수 있다.
상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형일 수 있다.
상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형일 수 있다.
본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 양방향으로 동작하며, 저 용량으로 구현되는 것이 가능하다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 도시한 흐름도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 과도 전압 억제 소자를 제조하는 공정의 부분 단면도이다.
도 4는 본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 도시한 흐름도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 과도 전압 억제 소자를 제조하는 공정의 부분 단면도이다.
도 4는 본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 도시한 흐름도이고, 도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 과도 전압 억제 소자를 제조하는 공정의 부분 단면도이며, 도 4는 본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한다.
도 2 내지 도 4를 참조하면, 본 실시예에 따른 과도 전압 억제 소자의 제조 방법은 서브스트레이트 준비 단계(S10), 매립층 형성 단계(S20), 에피텍셜층 형성 단계(S30), 제 1 및 제 2 도전형 영역 형성 단계(S40), 격리층 형성 단계(S50), 절연막 형성 단계(S60), 전극 형성 단계(S70) 및 저면 전극 형성 단계(S80)를 포함한다.
우선, 도 3a에 도시된 바와 같이, 상기 서브스트레이트 준비 단계(S10)에서는 상면(111) 및 저면(112)를 갖는 대략 판상의 제 1 도전형의 반도체 서브스트레이트(110)를 준비한다.
여기서, 상기 제 1 도전형의 서브스트레이트(110)는 일례로 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 N형 불순물이 고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 또한, 고농도라 함은 후술할 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
물론, 상기 제 1 도전형의 서브스트레이트(110)는 일례로 진성 반도체에 3가 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 포함된 P형일 수 있다. 다만, 설명의 편의를 위하여, 본 발명의 일 실시예에서는 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명한다.
이후, 도 3b에 도시된 바와 같이, 상기 매립층 형성 단계(S20)에서는 상기 서브스트레이트(110)의 상면(111)으로부터 내측으로 매립층(120)을 형성한다. 예를 들면, 서브스트레이트(110)의 상면(111)에 1차로 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 매립층(120)이 형성될 이외의 영역에 형성한 후, 3가 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여, P형인 매립층(120)을 형성할 수 있다.
이후, 도 3c에 도시된 바와 같이, 상기 서브스트레이트(110)의 저면(112)에 저면 절연막(10)을 형성한다. 여기서, 상기 저면 절연막(10)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 상기 저면 절연막(10)의 재질을 한정하는 것은 아니다. 상기 저면 절연막(10)은 고농도의 서브스트레이트(110)의 저면(112)에 오토도핑을 방지할 수 있다.
이후, 도 3d에 도시된 바와 같이, 상기 에피텍셜층 형성 단계(S30)에서는 상기 서브스트레이트(110)과 상기 매립층(120)의 표면에 에피텍셜층(130)을 증착 / 형성한다. 일례로, 600~2000℃의 고온에서 상기 서브스트레이트(110)의 상면(111)에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 에피텍셜층(130)이 증착되도록 할 수 있다. 이때, 상기 에피텍셜층(130)이 매립층 형성 단계(S20)에서 형성된 상기 매립층(120)의 표면에 증착되고, 상기 매립층(120)이 상기 도핑가스들에 의하여 에피텍셜층(130)으로 확산된 매립층(121)을 형성할 수 있다.
이후, 도 3e 및 3f에 도시된 바와 같이, 상기 제 1 및 제 2 도전형 영역 형성 단계(S40)에서는 저면 절연막(10)이 제거된 후, 1차로 상기 에피텍셜층(130)의 표면에서 내측으로 제 2 도전형 영역(140)을 형성한다. 예를들어, 상기 제 2 도전형 영역(140)은 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 형성한 후, 3가 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용하여, 제 2 도전형 영역(140)을 형성할 수 있다.
이후, 상기 에피텍셜층(130)의 표면에서 내측으로 고농도의 제 1 도전형 영역(150)을 형성한다. 물론, 고농도라 함은 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 예를들어, 상기 제 1 도전형 영역(150)은 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 형성한 후, 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용하여, 제 1 도전형 영역(150)을 형성할 수 있다.
여기서, 상기 제 1 도전형 영역(150)은 제 2 도전형 영역(140)에 대응되는 에피텍셜층(130)의 표면으로부터 형성되는 제 1 도전형 영역(151) 및 상기 제 1 도전형 영역(151)과 이격되어 에피텍셜층(130)의 표면으로부터 형성되는 제 1 도전형 영역(152)으로 이루어진다.
여기서, 제 1 도전형 영역(151) 및 제 1 도전형 영역(152)는 순차적 형성될 수도 있으나, 동시에 형성되어도 무관하다.
이후, 도 3g에 도시된 바와 같이, 격리층 형성 단계(S50)에서는 상기 에피텍셜층(130)의 표면으로부터 상기 서브스트레이트(110)까지 격리층(160)을 형성한다. 여기서, 상기 격리층(160)은 제 1 격리층(161), 제 2 격리층(162) 및 제 3 격리층(163)을 포함한다.
우선, 제 1 격리층(161)은 상기 에피텍셜층(130) 중에서 상기 서브스트레이트(110)의 상부에 형성된 상기 제 1 도전형 영역(151) 및 제 2 도전형 영역(140)의 외주연에 형성된다. 즉, 상기 제 1 격리층(161)은 상기 제 1 도전형 영역(151), 제 2 도전형 영역(140) 및 제 1 도전형 영역(151) 하부의 에피텍셜층(130)과 상기 제 1 도전형 영역(151) 및 제 2 도전형 영역(140) 외주연의 에피텍셜층(130)이 물리적, 전기적으로 연결되지 않도록 이들을 분리한다.
상기 제 2 격리층(162) 및 제 3 격리층(163)은 상기 제 1 도전형 영역(151)과 이격되어 에피텍셜층(130)의 표면으로부터 형성되는 제 1 도전형 영역(152)의 외주면 양측에 각각 형성되며, 에피텍셜층(130)의 표면으로부터 매립층(121)까지 형성된다. 즉, 상기 제 2 격리층(162) 및 제 3 격리층(163)은 상기 제 1 도전형 영역(152) 및 제 1 도전형 영역(152) 하부의 에피텍셜층(130)과 상기 제 1 도전형 영역(152) 외주연의 에피텍셜층(130)이 물리적, 전기적으로 연결되지 않도록 이들을 분리한다.
여기서, 상기 격리층(160)은 예를 들어, 1차로 격리층(161, 162, 163)의 위치를 확정하는 마스크(미도시) 부분을 남기고 노광하여 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)을 통해 격리층(160)을 형성할 수 있다. 이후, 격리층(160) 내부에는 규소 산화막, 질소 산화막 등의 절연성 재질을 주입한다. 그러나, 본 발명에서는 격리층(160)을 형성하는 방법에 대하여 한정하는 것은 아니다.
이후, 도 3h에 도시된 바와 같이, 절연막 형성 단계(S60)에서는 상기 제 1 도전형 영역(151, 152)의 둘레인 동시에, 상기 격리층(161, 162, 163)과 에피텍셜층(130)의 표면에 절연막(170)을 형성한다. 이때, 상기 제 1 도전형 영역(151, 152)의 일부가 외부로 노출되도록 한다. 상기 절연막(170)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 상기 절연막(170)의 재질을 한정하는 것은 아니다.
이후, 도 3i에 도시된 바와 같이, 전극 형성 단계(S70)에서는 상기 절연막(170)을 통해 노출된 상기 제 1 도전형 영역(151, 152)을 덮도록 전극(180)을 형성한다. 일례로, 상기 전극(180)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이러한 금속의 적층 방법 또는 그 재질로 본 발명을 한정하는 것은 아니다.
이후, 도 3j에 도시된 바와 같이, 저면 전극 형성 단계(S80)에서는 상기 서브스트레이트(110)의 저면(112)에 저면 전극(190)을 형성하여, 서브스트레이트(110)와 전기적으로 연결되도록 한다. 여기서, 상기 저면 전극(190)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이러한 금속의 적층 방법 또는 그 재질로 본 발명을 한정하는 것은 아니다.
상술한 바와 같이 본 발명의 일 실시예에 따른 과도 전압 억제 소자를 완성하며, 완성된 본 발명의 일 실시예에 따른 과도 전압 억제 소자는 도 4에 도시된 바와 같이, 등가회로를 형성한다.
이때, 상기 등가 회로에서 과도 전압 억제 소자 내부의 P형과 N형의 접합부는 다이오드 특성과 캐패시터의 특성을 갖는다. 즉, 도 4에서는 P형과 N형의 접합부를 다이오드로 도시하였으나, 캐패시터로 그려도 무방하다. 여기서, 상기 전극(180) 및 저면 전극(190)은 과도 전압 억제 소자의 입출력 단자로 될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 과도 전압 억제 소자는 하나의 소자 내에서, 서브스트레이트(110)와 매립층(121) 사이의 접합면, 매립층(121)과 에피텍셜층(130) 사이의 접합면, 에피텍셜층(130)과 제 2 도전형 영역(140) 사이의 접합면 및 제 2 도전형 영역(140)과 제 1 도전형 영역(151) 사이의 접합면에서 P형과 N형의 접합부가 형성되고, 결과적으로, 이러한 구조에 의해 로우 커패시턴스(low capacitance)의 과도 전압 억제 소자가 구현된다. 특히, 과도 전압 억제 소자의 중심영역 및 이와 이격된 영역에서 P형과 N형의 접합부가 각각 직렬로 연결되어 있으므로 양방향으로 동작하며, 로우 커패시턴스의 과도 전압 억제 소자가 구현될 수 있다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
110; 서브스트레이트
120, 121; 매립층
130; 에피텍셜층 140; 제 2 도전형 영역
150; 제 1 도전형 영역 160; 격리층
170; 절연막 180; 전극
190; 저면 전극
130; 에피텍셜층 140; 제 2 도전형 영역
150; 제 1 도전형 영역 160; 격리층
170; 절연막 180; 전극
190; 저면 전극
Claims (14)
- 제 1 도전형의 서브스트레이트;
상기 서브스트레이트의 상부에 형성된 제 1 도전형의 에피텍셜층;
상기 서브스트레이트와 에피텍셜층 사이의 일부 영역에 형성된 제 2 도전형의 매립층;
상기 에피텍셜층의 내부에 형성된 제 2 도전형 영역;
상기 에피텍셜층의 내부에 형성되며, 상기 에피텍셜층의 표면으로부터 상기 제 2 도전형 영역 상면까지 형성된 제 1 도전형 영역;
상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주연에, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 격리층;
상기 제 1 도전형 영역의 둘레인 동시에 상기 격리층 및 상기 에피텍셜층의 표면에 형성된 절연막; 및
상기 절연막을 통해 노출된 상기 제 1 도전형 영역의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 격리층은
상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주면에 직접 형성되어, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 제 1 격리층;
상기 제 1 격리층의 외주연과 이격되어, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 형성된 제 2 격리층; 및
상기 제 2 격리층의 외주연과 이격되어, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 형성된 제 3 격리층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 2 항에 있어서,
상기 제 2 격리층과 상기 제 3 격리층 사이 영역에, 상기 에피텍셜층의 표면에서 상기 에피텍셜층의 내측으로 형성된 제 1 도전형 영역을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 서브스트레이트의 저면에는 저면 전극이 더 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형인 것을 특징으로 하는 과도 전압 억제 소자. - 제 5 항 또는 제 6 항에 있어서,
상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도인 것을 특징으로 하는 과도 전압 억제 소자. - 제 5 항 또는 제 6 항에 있어서,
상기 제 1 도전형 영역 및 제 3 도핑영역은 상기 에피텍셜층에 비하여 상대적으로 고농도인 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 도전형의 서브스트레이트를 준비하는 서브스트레이트 준비 단계(A);
서브스트레이트의 상면에 제 2 도전형의 매립층을 형성하는 매립층 형성 단계(B);
상기 서브스트레이트의 상면과 상기 매립층의 상면에 제 1 도전형의 에피텍셜층을 형성하는 에피텍셜층 형성 단계(C);
상기 에피텍셜층의 표면으로부터 상기 에피텍셜층 내측으로 제 2 도전형 영역을 형성하고, 상기 에피텍셜층의 표면으로부터 상기 에피텍셜층 내측으로 제 1 도전형 영역을 형성하여, 상기 에피텍셜층, 제 2 도전형 영역 및 제 1 도전형 영역을 순차적으로 형성하는 제 1 및 제 2 도전형 영역 형성 단계(D);
상기 제 2 도전형 영역 및 제 1 도전형 영역의 외주연에, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 격리층을 형성하는 격리층 형성 단계(E);
상기 격리층 및 상기 에피텍셜층을 덮으며, 상기 제 1 도전형 영역의 일부가 외부로 노출되도록 절연막을 형성하는 절연막 형성 단계(F); 및
상기 절연막을 통해 노출된 상기 제 1 도전형 영역 및 상기 절연층의 표면에 전극을 형성하는 전극 형성 단계(G)를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 (E)단계는
상기 제 1 도전형 영역 및 제 2 도전형 영역의 외주면에 직접 접촉되도록, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트까지 제 1 격리층을 형성하는 단계(E-1);
상기 제 1 격리층의 외주연과 이격되도록, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 제 2 격리층을 형성하는 단계(E-2); 및
상기 제 2 격리층의 외주연과 이격되도록, 상기 에피텍셜층의 표면으로부터 상기 매립층까지 제 3 격리층을 형성하는 단계(E-3)를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 (D)단계에서,
상기 제 2 격리층과 상기 제 3 격리층 사이 영역에, 상기 에피텍셜층의 표면에서 상기 에피텍셜층의 내측으로 제 1 도전형 영역을 함께 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 (G)단계 이후,
상기 서브스트레이트의 저면에 저면 전극을 형성하는 저면 전극 형성 단계(H)를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형인 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140076470A KR101621145B1 (ko) | 2014-06-23 | 2014-06-23 | 과도 전압 억제 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140076470A KR101621145B1 (ko) | 2014-06-23 | 2014-06-23 | 과도 전압 억제 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150146220A true KR20150146220A (ko) | 2015-12-31 |
| KR101621145B1 KR101621145B1 (ko) | 2016-05-13 |
Family
ID=55128950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140076470A KR101621145B1 (ko) | 2014-06-23 | 2014-06-23 | 과도 전압 억제 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101621145B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101686568B1 (ko) * | 2015-06-18 | 2016-12-14 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR101686569B1 (ko) * | 2015-06-18 | 2016-12-14 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR20210061322A (ko) * | 2016-10-06 | 2021-05-27 | 셈테크 코포레이션 | 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101414005B1 (ko) | 2013-10-31 | 2014-07-04 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
-
2014
- 2014-06-23 KR KR1020140076470A patent/KR101621145B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101686568B1 (ko) * | 2015-06-18 | 2016-12-14 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR101686569B1 (ko) * | 2015-06-18 | 2016-12-14 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR20210061322A (ko) * | 2016-10-06 | 2021-05-27 | 셈테크 코포레이션 | 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101621145B1 (ko) | 2016-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101570217B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101414005B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| US20170243965A1 (en) | Bi-directional punch-through semiconductor device and manufacturing method thereof | |
| KR101955055B1 (ko) | 전력용 반도체 소자 및 그 소자의 제조 방법 | |
| KR101686569B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101621145B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR100952267B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| US9543420B2 (en) | Protection device and related fabrication methods | |
| KR101779588B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| US9831327B2 (en) | Electrostatic discharge protection devices and methods of forming the same | |
| KR101731587B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101893673B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101686568B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101850851B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR20160000273A (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101607207B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR100945626B1 (ko) | 과도 전압 억제 회로 | |
| CN109326592B (zh) | 瞬态电压抑制器及其制造方法 | |
| CN107527907B (zh) | 瞬态电压抑制器及其制造方法 | |
| CN108198811B (zh) | 瞬态电压抑制器及其制造方法 | |
| KR102019395B1 (ko) | 래터럴 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법 | |
| KR102171860B1 (ko) | 스냅백 구조를 갖는 단방향 과도 전압 억제 소자 및 그 제조 방법 | |
| KR102187243B1 (ko) | 단방향 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101657160B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 | |
| KR101955098B1 (ko) | 과도 전압 억제 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190410 Year of fee payment: 4 |