KR101607207B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

과도 전압 억제 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 트렌치 공정을 적용하여 다수의 소자 영역을 정의하는 다수의 격리 영역을 형성하고, 각각의 소자 영역 내에 수직 및/또는 수평 구조를 갖는 직,병렬 다이오드 구조를 형성함으로써, 로우 커패시턴스에 의한 신호 손실 억제가 가능한 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 제1도전형의 서브스트레이트; 서브스트레이트에 형성된 제1도전형의 에피텍셜층; 에피텍셜층에 매립되고 수평 방향으로 이격된 제2도전형의 제1매립층과 제2매립층; 제1매립층과 중첩된 에피텍셜층의 표면에 제1도전형 영역이 형성되어 수직 방향으로 제1다이오드 및 제너 다이오드가 형성되도록 하는 제1소자 영역; 제1,2매립층 사이의 에피텍셜층의 표면에 제2도전형 웰이 형성되고, 제2도전형 웰의 표면에 제1도전형 영역이 형성되어 수평 방향으로 제2다이오드가 형성되도록 하는 제2소자 영역; 제2매립층과 중첩된 에피텍셜층의 표면에 제2도전형 영역이 형성되어 수평 방향으로 제3다이오드가 형성되도록 하는 제3소자 영역; 및 제2매립층 외측의 에피텍셜층의 표면에 제2도전형 영역이 형성되어 수직 방향으로 제4다이오드가 형성되도록 하는 제4소자 영역으로 이루어진 과도 전압 억제 소자를 개시한다.

Description

과도 전압 억제 소자 및 그 제조 방법 {Transient voltage suppressor and manufacturing method thereof}
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 트렌치 공정을 적용하여 다수의 소자 영역을 정의하는 다수의 격리 영역을 형성하고, 각각의 소자 영역 내에 수직 및/또는 수평 구조를 갖는 TVS 구조, NP 접합 구조 및/또는 PN 접합 구조를 갖는 직,병렬 다이오드 연결 구조를 형성함으로써, 커패시턴스를 감소시키고, 이에 따라 로우 커패시턴스에 의한 신호 손실 억제가 가능한 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 과도 전압 억제 소자는 제1도전형의 서브스트레이트; 상기 서브스트레이트에 형성된 제1도전형의 에피텍셜층; 상기 에피텍셜층에 매립되고 수평 방향으로 이격된 제2도전형의 제1매립층과 제2매립층; 상기 제1매립층과 중첩된 상기 에피텍셜층의 표면에 제1도전형 영역이 형성되어 수직 방향으로 제1다이오드 및 제너 다이오드가 형성되도록 하는 제1소자 영역; 상기 제1,2매립층 사이의 상기 에피텍셜층의 표면에 제2도전형 웰이 형성되고, 상기 제2도전형 웰의 표면에 제1도전형 영역이 형성되어 수평 방향으로 제2다이오드가 형성되도록 하는 제2소자 영역; 상기 제2매립층과 중첩된 상기 에피텍셜층의 표면에 제2도전형 영역이 형성되어 수평 방향으로 제3다이오드가 형성되도록 하는 제3소자 영역; 및 상기 제2매립층 외측의 상기 에피텍셜층의 표면에 제2도전형 영역이 형성되어 수직 방향으로 제4다이오드가 형성되도록 하는 제4소자 영역을 포함한다.
상기 제1소자 영역은 외측에 제1트렌치가 형성되고, 상기 제1트렌치에 제1절연재가 충진되어 형성된 제1격리 영역에 의해 격리되고, 상기 제2소자 영역은 외측에 제2트렌치가 형성되고, 상기 제2트렌치에 제2절연재가 충진되어 형성된 제2격리 영역에 의해 격리되고, 상기 제3소자 영역은 외측에 제3트렌치가 형성되고, 상기 제3트렌치에 제3절연재가 충진되어 형성된 제3격리 영역에 의해 격리되고, 상기 제4소자 영역은 외측에 제4트렌치가 형성되고, 상기 제4트렌치에 제4절연재가 충진되어 형성된 제4격리 영역에 의해 격리된다.
상기 제1소자 영역의 제1도전형 영역과 상기 제2소자 영역의 제2도전형 웰 영역은 제1도전 패턴에 의해 상호간 전기적으로 연결된다.
상기 제2소자 영역의 제1도전형 영역과 상기 제3소자 영역의 제2도전형 영역은 제2도전 패턴에 의해 상호간 전기적으로 연결된다.
상기 제3소자 영역의 제1도전형 에피텍셜층과 상기 제4소자 영역의 제2도전형 영역은 제3도전 패턴에 의해 상호간 전기적으로 연결된다.
상기 제2소자 영역의 제2도전형 웰 영역과 제1도전형 에피텍셜층에 의해 제1기생 다이오드가 형성된다.
상기 제3소자 영역의 제2도전형 영역과 제1도전형 에피텍셜층에 의해 제2기생 다이오드가 형성되고, 상기 제3소자 영역의 제2도전형 제2매립층과 제1도전형 에피텍셜층에 의해 제3기생 다이오드가 형성된다.
본 발명에 따른 과도 전압 억제 소자의 제조 방법은 제1도전형 서브스트레이트 준비 단계; 상기 서브스트레이트에 제1도전형의 에피텍셜층을 형성하고, 수평 방향으로 이격된 제1,2매립층을 형성하는 단계; 상기 제1매립층과 중첩된 상기 에피텍셜층에 제1격리 영역, 상기 제1,2매립층 사이의 상기 에피텍셜층에 제2격리 영역, 상기 제2매립층과 중첩된 상기 에피텍셜층에 제3격리 영역 및 상기 제2매립층 외측의 상기 에피텍셜층에 제4격리 영역을 형성하는 단계; 상기 제1격리 영역의 내측에 제1도전형 영역을 형성하여 수직 방향으로 제1다이오드 및 제너 다이오드를 포함하는 제1소자 영역과, 상기 제2격리 영역 내측에 제2도전형 웰을 형성하고, 상기 제2도전형 웰의 표면에 제1도전형 영역을 형성하여 수평 방향으로 제2다이오드를 포함하는 제2소자 영역과, 상기 제3격리 영역 내측에 제2도전형 영역을 형성하여 수평 방향으로 제3다이오드를 포함하는 제3소자 영역과, 상기 제4격리 영역 내측에 제2도전형 영역을 형성하여 수직 방향으로 제4다이오드를 포함하는 제4소자 영역을 형성하는 단계를 포함한다.
상기 제1,2,3,4격리 영역은 각각 트렌치가 형성되고, 상기 트렌치에 절연재를 충진하여 형성된다.,
상기 제1소자 영역의 제1도전형 영역과 상기 제2소자 영역의 제2도전형 웰 영역을 제1도전 패턴으로 상호간 전기적으로 연결한다.
상기 제2소자 영역의 제1도전형 영역과 상기 제3소자 영역의 제2도전형 영역을 제2도전 패턴으로 상호간 전기적으로 연결한다.
상기 제3소자 영역의 제1도전형 에피텍셜층과 상기 제4소자 영역의 제2도전형 영역을 제3도전 패턴으로 상호간 전기적으로 연결한다.
상기 제2소자 영역의 제2도전형 웰 영역과 제1도전형 에피텍셜층에 의해 제1기생 다이오드가 형성된다.
상기 제3소자 영역의 제2도전형 영역과 제1도전형 에피텍셜층에 의해 제2기생 다이오드가 형성되고, 상기 제3소자 영역의 제2도전형 제2매립층과 제1도전형 에피텍셜층에 의해 제3기생 다이오드가 형성된다.
본 발명은 트렌치 공정을 적용한 수직 및 수평 구조, TVS 구조, NP 접합 구조 및 PN 접합 구조의 직,병렬 혼합에 의해 커패시턴스를 감소시킬 수 있고, 로우 커패시턴스에 의한 신호 손실의 억제가 가능한 과도 전압 억제 소자 및 그 제조 방법을 제공한다. 즉, 반도체 기판에 트렌치 공정을 이용하여 다수의 격리 영역을 형성하고, 각 격리 영역에 수직 TVS 구조, 수평 PN 접합 구조 및/또는 NP 접합 구조를 직,병렬 방식으로 형성함으로써, 전체 커패시턴스가 낮아지도록 하여 신호 손실 억제율이 향상된 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자(100)의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3g는 본 발명의 실시예에 따른 과도 전압 억제 소자(100)의 제조 방법을 순차적으로 도시한 단면도이다.
도면을 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 매립층 형성 단계(S2), 에피텍셜층 형성 단계(S3), 격리 영역 형성 단계(S4), 웰 영역 형성 단계(S5), 제2도전형 영역 형성 단계(S6), 제1도전형 영역 형성 단계(S7) 및 전극 형성 단계(S8)를 포함한다.
도 3a에 도시된 바와 같이, 서브스트레이트 준비 단계(S1)에서, 제1도전형의 서브스트레이트(110)가 준비된다. 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 서브스트레이트(110)는, 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N+형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 제1도전형의 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명하도록 한다.
더불어, 이러한 서브스트레이트(110)의 상면에는 제1에피텍셜층(121)이 더 형성될 수 있다. 일례로, 600~2000℃의 고온에서 서브스트레이트(110)의 상면에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 제1에피텍셜층(121)이 증착되도록 할 수 있다.
도 3b에 도시된 바와 같이, 매립층 형성 단계(S2)에서, 서브스트레이트(110)의 상부에 수평 방향으로 이격된 제2도전형의 제1,2매립층(131,132)이 형성된다. 여기서, 제1,2매립층(131,132)은 제1에피텍셜층(121)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 또한, 제1,2매립층(131,132)은 상호간 일정 거리 이격된다.
제1,2매립층(131,132)은 제1에피텍셜층(121)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제1,2매립층(131,132)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형인 제1,2매립층(131,132)을 형성할 수 있다.
한편, 서브스트레이트(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제1도전형 서브스트레이트(110)의 오토도핑을 방지한다.
도 3c에 도시된 바와 같이, 에피텍셜층 형성 단계(S3)에서, 제1에피텍셜층(121) 및 제1,2매립층(131,132)의 상부에 제1도전형의 제2에피텍셜층(122)이 형성된다. 일례로, 600~2000℃의 고온에서 제1에피텍셜층(121) 및 제1,2매립층(131,132)의 상부에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 제1에피텍셜층(121) 및 제1,2매립층(131,132)의 상부에 N형의 제2에피텍셜층(122)이 증착되도록 할 수 있다. 이때, 제2에피텍셜층(122)이 제1,2매립층(131,132)의 표면에 증착되면서, 제1,2매립층(131,132)이 도핑 가스들에 의하여 제2에피텍셜층(122)으로 확산된 대략 타원형의 매립층을 형성하게 된다.
도 3d에 도시된 바와 같이, 격리 영역 형성 단계(S4)에서, 제1,2,3,4격리 영역(141,151,161,171)이 형성된다.
제1격리 영역(141)은 제2에피텍셜층(122) 및 그 하부의 제1매립층(131)까지 제1트렌치가 형성되고, 이후 제1트렌치에 제1절연재가 충진되어 형성된다. 이러한 제1격리 영역(141)의 내측에 추후 제1소자 영역(140)이 형성된다.
제2격리 영역(151)은 제1,2매립층(131,132) 사이의 제2에피텍셜층(122)에서 제1에피텍셜층(121)까지 제2트렌치가 형성되고, 이후 제2트렌치에 제2절연재가 충진되어 형성된다. 이러한 제2격리 영역(151)의 내측에 추후 제2소자 영역(150)이 형성된다.
제3격리 영역(161)은 제2에피텍셜층(122) 및 그 하부의 제2매립층(132)까지 제3트렌치가 형성되고, 이후 제3트렌치에 제3절연재가 충진되어 형성된다. 이러한 제3격리 영역(161)의 내측에 추후 제3소자 영역(160)이 형성된다.
제4격리 영역(171)은 제2매립층(132)의 외측인 제2에피텍셜층(122)에서 제1에피텍셜층(121)까지 제4트렌치가 형성되고, 이후 제4트렌치에 제4절연재가 충진되어 형성된다. 이러한 제4격리 영역(171)의 내측에 추후 제4소자 영역(170)이 형성된다.
여기서, 제1,2,3,4격리 영역(141,151,161,171)은, 예를 들어, 1차로 트렌치의 위치를 확정하는 마스크(미도시) 부분만 남기고 노광되어 패턴(pattern)이 제2에피텍셜층(122) 위에 형성되고, 그런 다음, 마스크 개구부를 이용하여 반응성 이온 에칭(Ion etching) 또는 드라이 에칭(dry etching) 등을 통해 제1,2,3,4트렌치가 형성된다. 이후, 제1,2,3,4트렌치의 내부에 규소 산화막, 질소 산화막 등의 절연성 재료가 충진됨으로써, 제1,2,3,4격리 영역(141,151,161,171)이 형성된다. 그러나, 본 발명에서 이러한 제1,2,3,4격리 영역(141,151,161,171)의 형성 방법이 한정되지 않으며, 여기 기술되지 않은 다양한 방법이 가능하다.
도 3e에 도시된 바와 같이, 웰 영역 형성 단계(S5)에서, 제2에피텍셜층(122)의 표면으로부터 내부를 향하여 제2도전형 웰 영역(152)이 형성된다. 보다 구체적으로, 제2격리 영역(151)의 내측으로서 제1,2매립층(131,132) 사이의 제2에피텍셜층(122) 표면으로부터 내측으로 이온 주입하여 웰 영역(152)이 형성된다. 이러한 웰 영역(152)의 수평 방향 폭은 제2격리 영역(151)의 내측 수평 방향 폭과 동일하다. 웰 영역(152)은 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 P형인 제2도전형의 웰 영역(152)을 형성할 수 있다. 이러한 웰 영역(152)은 제2소자 영역(150)의 한 구성 요소가 된다.
도 3f에 도시된 바와 같이, 제2도전형 영역 형성 단계(S6)에서, 제2에피텍셜층(122)의 표면으로부터 내부를 향하여 제2도전형 영역(162)이 형성된다.
보다 구체적으로, 제3격리 영역(161)의 내측으로서 제2매립층(132) 위의 제2에피텍셜층(122) 표면으로부터 내측으로 이온 주입하여 제2도전형 영역(162)이 형성된다. 이러한 제2도전형 영역(162)의 수평 방향 폭은 제3격리 영역(161)의 수평 방향 폭보다 작다. 따라서, 제3격리 영역(161)의 표면을 통해 제2도전형 영역(162) 및 제2에피텍셜층(122)이 외부로 노출된다. 이러한 제2도전형 영역(162)은 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 P형인 제2도전형 영역(162)을 형성할 수 있다. 이러한 제2도전형 영역(162)은 제3소자 영역(160)의 한 구성 요소가 된다.
또한, 제4격리 영역(171)의 내측으로서 제2매립층(132) 외측의 제2에피텍셜층(122) 표면으로부터 내측으로 이온 주입하여 제2도전형 영역(172)이 형성된다. 이러한 제2도전형 영역(172)의 폭은 제4격리 영역(171)의 폭과 동일하다. 따라서, 제4격리 영역(171)의 표면을 통해 제2도전형 영역(172)만이 외부로 노출된다. 이러한 제2도전형 영역(172)은 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 P형인 제2도전형 영역(172)을 형성할 수 있다. 이러한 제2도전형 영역(172)은 제4소자 영역(170)의 한 구성 요소가 된다.
여기서, 실질적으로 제3,4격리 영역(161,171)의 내부 제2도전형 영역(162)(172)은 한 공정에서 동시에 형성된다.
도 3g에 도시된 바와 같이, 제1도전형 영역 형성 단계(S7)에서, 제2에피텍셜층(122)의 표면 및/또는 제2도전형 웰(152) 영역으로부터 내부를 향하여 제1도전형 영역(143)(153)이 형성된다.
보다 구체적으로, 제1격리 영역(141)의 내측으로서 제1매립층(131) 위의 제2에피텍셜층(122) 표면으로부터 내측으로 이온 주입하여 제1도전형 영역(143)이 형성된다. 이러한 제1도전형 영역(143)의 수평 방향 폭은 제1격리 영역(141)의 내측 수평 방향 폭과 동일하다. 이러한 제1도전형 영역(143)은 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 N형의 고농도의 제1도전형 영역(143)을 형성할 수 있다. 여기서, 고농도라 함은 제2에피텍셜층(122)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 이러한 제1도전형 영역(143)은 제1소자 영역(140)의 한 구성 요소가 된다.
또한, 제2격리 영역(151)의 내측으로서 제2도전형 웰(152) 영역의 표면으로부터 내측으로 이온 주입하여 제1도전형 영역(153)이 형성된다. 이러한 제1도전형 영역(153)의 수평 방향 폭은 제2격리 영역(151)의 내측 수평 방향 폭보다 작다. 따라서, 제2격리 영역(151)을 통하여 제2도전형 웰(152) 및 제1도전형 영역(153)이 외부로 노출된다. 이러한 제1도전형 영역(153)은 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 N형의 고농도의 제1도전형 영역(153)을 형성할 수 있다. 여기서, 고농도라 함은 제2에피텍셜층(122)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 이러한 제1도전형 영역(153)은 제2소자 영역(150)의 한 구성 요소가 된다.
도 3h에 도시된 바와 같이, 전극 형성 단계(S8)에서는, 제1,2,3,4 소자 영역(140,150,160,170)의 상면에 상부 전극(180)이 형성되고, 하면에 하부 전극(190)이 형성된다. 여기서, 상부 전극(180)은 제1,2,3도전 패턴(181,182,183)을 포함한다. 즉, 제1소자 영역(140)의 제1도전형 영역(143)과 제2소자 영역(150)의 제2도전형 웰(152)은 제1도전 패턴(181)에 의해 상호간 전기적으로 연결된다.
또한, 제2소자 영역(150)의 제1도전형 영역(153)과 제3소자 영역(160)의 제2도전형 영역(162)은 제2도전 패턴(182)에 의해 상호간 전기적으로 연결된다.
또한, 제3소자 영역(160)의 제2에피텍셜층(122)과 제4소자 영역(170)의 제2도전형 영역(172)은 제3도전 패턴(183)에 의해 상호간 전기적으로 연결된다. 더불어, 이러한 제1,2,3도전 패턴(181,182,182)의 내측 및/또는 외측은 절연막(184)으로 덮일 수 있다.
여기서, 제1,2,3 도전 패턴(181,182,182)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
또한, 절연막(184)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
한편, 하부 전극(190)은 서브스트레이트(110)의 하면에 형성될 수 있다. 하부 전극(190)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자(100) 및 이에 대응되는 등가회로를 함께 도시한 것이다. 도 5은 본 발명의 실시예에 따른 과도 전압 억제 소자(100)의 등가회로의 일례를 나타낸 것이다.
먼저 도 3h 및 도 4에 도시된 바와 같이, 제1격리 영역(141)의 내측에 형성된 제1소자 영역(140)은 제2도전형의 제1매립층(131) 하부에 형성된 제1도전형의 제1에피텍셜층(121) 및 제1도전형 서브스트레이트(110)에 의한 하나의 제너 다이오드(200)와, 제2도전형의 제1매립층(131) 상부에 형성된 제1도전형의 제2에피텍셜층(122) 및 제1도전형 영역(143)에 의한 하나의 제1다이오드(201)를 포함한다. 여기서, 제너 다이오드(200)와 제1다이오드(201)는 수직 접합 구조를 가지며 상호간 직렬 연결된다.
또한, 제2격리 영역(151)의 내측에 형성된 제2소자 영역(150)은 제2도전형 웰(152) 및 그 내부의 제1도전형 영역(153)에 의한 제2다이오드(202)를 포함한다. 여기서, 제2다이오드(202)는 수평 접합 구조를 가지며 제1도전 패턴(181)에 의해 제1다이오드(201)와 직렬 연결된다.
또한, 제3격리 영역(161)의 내측에 형성된 제3소자 영역(160)은 제1도전형의 제2에피텍셜층(122)에 형성된 제2도전형 영역(162)에 의한 제3다이오드(203)를 포함한다. 여기서, 제3다이오드(203)는 수평 접합 구조를 가지며 제2도전 패턴(182)에 의해 제2다이오드(202)와 병렬 연결된다.
또한, 제4격리 영역(171)의 내측에 형성된 제4소자 영역(170)은 제1도전형의 제2에피텍셜층(122)에 형성된 제2도전형 영역(172)에 의한 제4다이오드(204)를 포함한다. 여기서 제4다이오드(204)는 수직 접합 구조를 가지며 제3도전 패턴(183)에 의해 제3다이오드(203)와 직렬 연결된다.
더불어, 제너 다이오드(200) 및 제4다이오드(204)는 제1도전형 서브스트레이트(110) 또는 하부 전극(190)에 의해 상호간 병렬로 연결된다.
한편, 여기서 상술한 제너 다이오드(200), 제1,2,3,4다이오드(201,202,203,204)는 캐패시터 특성도 갖는다. 따라서, 이러한 제너 다이오드(200) 및 제1,2,3,4다이오드(201,202,203,204)는 소정의 캐패시턴스를 갖는다.
도 5에 도시된 바와 같이, 과도 전압 억제 소자(100)의 전류 패스는 상부 전극(180)으로부터 하부 전극(190)을 향하며, 이때 상술한 제너 다이오드(200) 및 제1,2,3,4다이오드(201,202,203,204)는 캐패시터로 동작하기도 한다.
일례로, 제너 다이오드(200)는 100 pF, 제1다이오드(201)는 0.2 pF, 제2다이오드(202)는 0.3 pF, 제3다이오드(203)는 0.3 pF, 제4다이오드(204)는 0.3 pF를 가지며, 과도 전압 억제 소자의 전체 캐패시턴스는 이들의 합이 된다.
여기서, 도 3h를 다시 참조하면, 제2소자 영역(150)의 제2도전형 웰(152)과 제1도전형 제2에피텍셜층(122)에 의해 제1기생 다이오드(211)가 형성되고, 제3소자 영역(160)의 제2도전형 영역(162)과 제1도전형의 제2에피텍셜층(122)에 의해 제2기생 다이오드(212)가 형성되며, 또한 제3소자 영역(160)의 제2도전형 제2매립층(132)과 제1도전형 제1에피텍셜층(121)에 의해 제3기생 다이오드(213)가 형성된다. 이들 역시 캐패시턴스를 갖는데, 제1기생 다이오드(211)는 0.1pF, 제2기생 다이오드(212)는 0.3pF, 제3기생 다이오드(213)는 100 pF의 캐패시턴스를 갖는다. 여기서, 상술한 각각의 캐패시턴스 값은 본 발명의 이해를 위한 일례이며, 이러한 값으로 본 발명이 한정되지 않는다.
이와 같이 하여, 본 발명에 따른 과도 전압 억제 소자(100)의 전체 캐패시턴스는 0.3 pF가 됨으로써, 낮은 캐패시턴스를 갖는 과도 전압 억제 소자(100)가 구현되고, 이러한 낮은 캐패시턴스에 의한 신호 손실 억제 가능하게 된다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 과도 전압 억제 소자
110; 제1도전형 서브스트레이트 120; 에피텍셜층
121; 제1에피텍셜층 122; 제2에피텍셜층
131; 제2도전형 제1매립층 132; 제2도전형 제2매립층
140; 제1소자 영역 141; 제1격리 영역
143; 제1도전형 영역 150; 제2소자 영역
151; 제2격리 영역 152; 제2도전형 웰
153; 제1도전형 영역 160; 제3소자 영역
161; 제3격리 영역 162; 제2도전형 영역
170; 제4소자 영역 171; 제4격리 영역
172; 제2도전형 영역 180; 상부 전극
181; 제1도전 패턴 182; 제2도전 패턴
183; 제3도전 패턴 190; 하부 전극
200; 제너 다이오드 201; 제1다이오드
202; 제2다이오드 203; 제3다이오드
204; 제4다이오드 211; 제1기생 다이오드
212; 제2기생 다이오드 213; 제3기생 다이오드

Claims (14)

  1. 제1도전형의 서브스트레이트;
    상기 서브스트레이트에 형성된 제1도전형의 에피텍셜층;
    상기 에피텍셜층에 매립되고 수평 방향으로 이격된 제2도전형의 제1매립층과 제2매립층;
    상기 제1매립층과 중첩된 상기 에피텍셜층의 표면에 제1도전형 영역이 형성되어 수직 방향으로 제1다이오드 및 제너 다이오드가 형성되도록 하는 제1소자 영역;
    상기 제1,2매립층 사이의 상기 에피텍셜층의 표면에 제2도전형 웰이 형성되고, 상기 제2도전형 웰의 표면에 제1도전형 영역이 형성되어 수평 방향으로 제2다이오드가 형성되도록 하는 제2소자 영역;
    상기 제2매립층과 중첩된 상기 에피텍셜층의 표면에 제2도전형 영역이 형성되어 수평 방향으로 제3다이오드가 형성되도록 하는 제3소자 영역; 및
    상기 제2매립층 외측의 상기 에피텍셜층의 표면에 제2도전형 영역이 형성되어 수직 방향으로 제4다이오드가 형성되도록 하는 제4소자 영역을 포함함을 특징으로 하는 과도 전압 억제 소자.
  2. 제1항에 있어서,
    상기 제1소자 영역은 외측에 제1트렌치가 형성되고, 상기 제1트렌치에 제1절연재가 충진되어 형성된 제1격리 영역에 의해 격리되고,
    상기 제2소자 영역은 외측에 제2트렌치가 형성되고, 상기 제2트렌치에 제2절연재가 충진되어 형성된 제2격리 영역에 의해 격리되고,
    상기 제3소자 영역은 외측에 제3트렌치가 형성되고, 상기 제3트렌치에 제3절연재가 충진되어 형성된 제3격리 영역에 의해 격리되고,
    상기 제4소자 영역은 외측에 제4트렌치가 형성되고, 상기 제4트렌치에 제4절연재가 충진되어 형성된 제4격리 영역에 의해 격리됨을 특징으로 하는 과도 전압 억제 소자.
  3. 제1항에 있어서,
    상기 제1소자 영역의 제1도전형 영역과 상기 제2소자 영역의 제2도전형 웰 영역은 제1도전 패턴에 의해 상호간 전기적으로 연결된 것을 특징으로 하는 과도 전압 억제 소자.
  4. 제1항에 있어서,
    상기 제2소자 영역의 제1도전형 영역과 상기 제3소자 영역의 제2도전형 영역은 제2도전 패턴에 의해 상호간 전기적으로 연결된 것을 특징으로 하는 과도 전압 억제 소자.
  5. 제1항에 있어서,
    상기 제3소자 영역의 제1도전형 에피텍셜층과 상기 제4소자 영역의 제2도전형 영역은 제3도전 패턴에 의해 상호간 전기적으로 연결된 것을 특징으로 하는 과도 전압 억제 소자.
  6. 제1항에 있어서,
    상기 제2소자 영역의 제2도전형 웰 영역과 제1도전형 에피텍셜층에 의해 제1기생 다이오드가 형성됨을 특징으로 하는 과도 전압 억제 소자.
  7. 제1항에 있어서,
    상기 제3소자 영역의 제2도전형 영역과 제1도전형 에피텍셜층에 의해 제2기생 다이오드가 형성되고,
    상기 제3소자 영역의 제2도전형 제2매립층과 제1도전형 에피텍셜층에 의해 제3기생 다이오드가 형성됨을 특징으로 하는 과도 전압 억제 소자.
  8. 제1도전형 서브스트레이트 준비 단계;
    상기 서브스트레이트에 제1도전형의 에피텍셜층을 형성하고, 수평 방향으로 이격된 제1,2매립층을 형성하는 단계;
    상기 제1매립층과 중첩된 상기 에피텍셜층에 제1격리 영역, 상기 제1,2매립층 사이의 상기 에피텍셜층에 제2격리 영역, 상기 제2매립층과 중첩된 상기 에피텍셜층에 제3격리 영역 및 상기 제2매립층 외측의 상기 에피텍셜층에 제4격리 영역을 형성하는 단계;
    상기 제1격리 영역의 내측에 제1도전형 영역을 형성하여 수직 방향으로 제1다이오드 및 제너 다이오드를 포함하는 제1소자 영역과, 상기 제2격리 영역 내측에 제2도전형 웰을 형성하고, 상기 제2도전형 웰의 표면에 제1도전형 영역을 형성하여 수평 방향으로 제2다이오드를 포함하는 제2소자 영역과, 상기 제3격리 영역 내측에 제2도전형 영역을 형성하여 수평 방향으로 제3다이오드를 포함하는 제3소자 영역과, 상기 제4격리 영역 내측에 제2도전형 영역을 형성하여 수직 방향으로 제4다이오드를 포함하는 제4소자 영역을 형성하는 단계를 포함함을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1,2,3,4격리 영역은 각각 트렌치가 형성되고, 상기 트렌치에 절연재를 충진하여 형성됨을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제1소자 영역의 제1도전형 영역과 상기 제2소자 영역의 제2도전형 웰 영역을 제1도전 패턴으로 상호간 전기적으로 연결함을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 제2소자 영역의 제1도전형 영역과 상기 제3소자 영역의 제2도전형 영역을 제2도전 패턴으로 상호간 전기적으로 연결함을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 제3소자 영역의 제1도전형 에피텍셜층과 상기 제4소자 영역의 제2도전형 영역을 제3도전 패턴으로 상호간 전기적으로 연결함을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  13. 제8항에 있어서,
    상기 제2소자 영역의 제2도전형 웰 영역과 제1도전형 에피텍셜층에 의해 제1기생 다이오드가 형성됨을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  14. 제8항에 있어서,
    상기 제3소자 영역의 제2도전형 영역과 제1도전형 에피텍셜층에 의해 제2기생 다이오드가 형성되고,
    상기 제3소자 영역의 제2도전형 제2매립층과 제1도전형 에피텍셜층에 의해 제3기생 다이오드가 형성됨을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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