KR101657160B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로, 서로 다른 도전형의 이중 매립층을 형성하고 트렌치 구조를 이용한 격리 영역을 형성함으로써 하나의 소자 내에서 양방향의 전류 패스가 가능한 로우 커패시턴스 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.
일례로, 제1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제1 도전형의 에피텍셜층; 상기 서브스트레이트와 상기 에피텍셜층 사이의 일부 영역에 형성된 제2 도전형의 제1 매립층; 상기 제1 매립층과 상기 에피텍셜층 사이의 일부 영역에 형성된 제1 도전형의 제2 매립층; 상기 에피텍셜층의 표면에 형성된 제1 도전형 영역; 상기 에피텍셜층의 표면에 형성된 제2 도전형 영역; 상기 에피텍셜층의 표면에서부터 상기 제2 매립층까지 수직방향으로 형성되어 상기 제1 도전형 영역, 상기 에피텍셜층 및 상기 제2 매립층을 포함하는 제1 소자영역을 정의하는 제1 트렌치; 및 상기 에피텍셜층의 표면에서부터 상기 제2 매립층까지 수직방향으로 형성되어 상기 제2 도전형 영역, 상기 에피텍셜층, 상기 제1 매립층 및 상기 제2 매립층을 포함하는 제2 소자영역을 정의하는 제2 트렌치를 포함하는 과도 전압 억제 소자를 개시한다.

Description

과도 전압 억제 소자 및 그 제조 방법{TRANSIENT VOLTAGE SUPPRESSOR AND MANUFACTURING METHOD THEREOF}
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자 (TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은, 서로 다른 도전형의 이중 매립층을 형성하고 트렌치 구조를 이용한 격리 영역을 형성함으로써 하나의 소자 내에서 양방향(Bi-direction)의 전류 패스가 가능한 로우 커패시턴스 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 과도 전압 억제 소자는, 제1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제1 도전형의 에피텍셜층; 상기 서브스트레이트와 상기 에피텍셜층 사이의 일부 영역에 형성된 제2 도전형의 제1 매립층; 상기 제1 매립층과 상기 에피텍셜층 사이의 일부 영역에 형성된 제1 도전형의 제2 매립층; 상기 에피텍셜층의 표면에 형성된 제1 도전형 영역; 상기 에피텍셜층의 표면에 형성된 제2 도전형 영역; 상기 에피텍셜층의 표면에서부터 상기 제2 매립층까지 수직방향으로 형성되어 상기 제1 도전형 영역, 상기 에피텍셜층 및 상기 제2 매립층을 포함하는 제1 소자영역을 정의하는 제1 트렌치; 및 상기 에피텍셜층의 표면에서부터 상기 제2 매립층까지 수직방향으로 형성되어 상기 제2 도전형 영역, 상기 에피텍셜층, 상기 제1 매립층 및 상기 제2 매립층을 포함하는 제2 소자영역을 정의하는 제2 트렌치를 포함한다.
또한, 상기 제1 매립층의 상부와 상기 제2 매립층의 하부는 서로 중첩되며, 상기 제1 매립층의 폭이 상기 제2 매립층의 폭보다 넓게 형성되어 상기 제1 매립층의 일부 영역이 상기 에피텍셜층과 직접 접합될 수 있다.
또한, 상기 제1 트렌치 및 상기 제2 트렌치에는 절연재가 각각 충진되고, 상기 제1 소자영역은 상기 제1 트렌치에 의해 수평방향에 대한 영역과 격리된 제1 격리영역을 이루며, 상기 제2 소자영역은 상기 제2 트렌치에 의해 수평방향에 대한 영역과 격리된 제2 격리영역을 이룰 수 있다.
또한, 상기 제1 소자영역은, 상기 에피텍셜층과 상기 제1 매립층의 접합에 의해 형성되는 제1 다이오드; 및 상기 제1 매립A층과 상기 서브스트레이트의 접합에 의해 형성되는 제1 제너 다이오드를 포함할 수 있다.
또한, 상기 제2 소자영역은, 상기 제2 도전형 영역과 상기 에피텍셜층의 접합에 의해 형성되는 제2 다이오드; 상기 제2 매립층과 상기 제1 매립층의 접합에 의해 형성되는 제2 제너 다이오드; 및 상기 제1 매립층과 상기 서브스트레이트의 접합에 의해 형성되는 제3 다이오드를 포함할 수 있다.
또한, 양의 과도전압이 인가되는 경우 상기 제1 소자영역을 통해 과도전류가 흐르고, 음의 과도전압이 인가되는 경우 상기 제2 소자영역을 통해 과도전류가 흐를 수 있다.
또한, 상기 제1 도전형 영역 및 상기 제2 도전형 영역의 상부를 제외한 상기 에피텍셜층의 상부에 형성된 절연막을 더 포함할 수 있다.
또한, 상기 절연막의 상부에 형성되어 상기 제1 도전형 영역 및 상기 제2 도전형 영역과 각각 전기적으로 연결된 제1 전극층; 및 상기 서브스트레이트의 하면에 형성된 제2 전극층을 더 포함할 수 있다.
본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법은, 제1 도전형의 서브스트레이트를 준비하는 단계; 상기 서브스트레이트의 표면에 제2 도전형의 제1 매립A층을 형성하는 단계; 상기 제1 매립A층을 덮도록 상기 서브스트레이트의 상부에 제1 도전형의 에피텍셜A층을 형성하는 단계; 상기 에피텍셜A층에 상기 제1 매립A층과 대응하도록 제1 도전형의 제1 매립B층을 형성하여 제1 매립A층과 상기 제1 매립B층으로 이루어진 제1 매립층을 형성하는 단계; 상기 제1 매립층의 표면 일부 영역에 제1 도전형의 제2 매립A층을 형성하는 단계; 상기 제1 매립층 및 상기 제2 매립A층을 덮도록 상기 에피텍셜A층의 상부에 제1도전형의 에피텍셜B층을 형성하는 단계; 상기 제2 에피텍셜B층에 상기 제2 매립A층과 대응하도록 제1 도전형의 제2 매립B층을 형성하여 상기 제2 매립A층과 상기 제2 매립B층으로 이루어진 제2 매립층을 형성하는 단계; 상기 제2 매립층을 덮도록 상기 제2 에피텍셜B층의 상부에 제1 도전형의 에피텍셜C층을 형성하는 단계; 상기 에피텍셜C층의 표면으로부터 상기 제2 매립층까지 수직방향으로 연장되어 상기 에피텍셜 B, C층 및 상기 제1 매립층을 포함하는 제1 소자영역을 정의하는 제1 트렌치, 및 상기 에피텍셜C층의 표면으로부터 상기 제2 매립층까지 수직방향으로 연장되어 상기 에피텍셜C층, 상기 제1 매립층 및 상기 제2 매립층을 포함하는 제2 소자영역을 정의하는 제2 트렌치를 각각 형성하는 단계; 및 상기 제1 소자영역에 포함되도록 상기 에피텍셜C층의 표면에 제1 도전형 영역, 및 상기 제2 소자영역에 포함되도록 상기 에피텍셜C층의 표면에 제2 도전형 영역을 각각 형성하는 단계를 포함한다.
또한, 상기 제1 매립층의 상부와 상기 제2 매립층의 하부는 서로 중첩되도록 형성하며, 상기 제1 매립층의 일부 영역이 상기 에피텍셜B층과 직접 접합되도록 상기 제1 매립층의 폭을 상기 제2 매립층의 폭보다 넓게 형성할 수 있다.
또한, 상기 제1 트렌치를 형성하는 단계에서 상기 제1 트렌치에 제1 절연재를 충진하여 상기 제1 소자영역이 수평방향에 대한 인접영역과 격리된 제1 격리영역을 이루도록 하며, 상기 제2 트렌치를 형성하는 단계에서 상기 제2 트렌치에 제2 절연재를 충진하여 상기 제2 소자영역이 수평방향에 대한 인접영역과 격리된 제2 격리영역을 이루도록 할 수 있다.
또한, 상기 제1 소자영역에서, 상기 에피텍셜B층과 상기 제1 매립B층의 접합에 의해 제1 다이오드가 형성되며, 상기 제1 매립A층과 상기 서브스트레이트의 접합에 의해 제1 제너 다이오드가 형성될 수 있다.
또한, 상기 제2 소자영역에서, 상기 제2 도전형 영역과 상기 에피텍셜C층의 접합에 의해 제2 다이오드가 형성되고, 상기 제2 매립A층과 상기 제1 매립B층의 접합에 의해 제2 제너 다이오드가 형성되며, 상기 제1 매립A층과 상기 서브스트레이트의 접합에 의해 제3 다이오드가 형성될 수 있다.
또한, 상기 제1 및 제2 트렌치를 형성하는 단계와 상기 제1 및 제2 도전형 영역을 형성하는 단계 사이에, 상기 제1 소자영역과 상기 제2소자영역에 각각 해당되는 상기 에피텍셜C층의 표면 일부가 각각 노출되도록 상기 에피텍셜 C층 상부에 절연막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1 도전형 영역 및 상기 제2 도전형 영역과 각각 전기적으로 연결되도록 상기 절연막의 상부에 제1 전극층을 형성하는 단계; 및 상기 서브스트레이트의 하면에 제2 전극층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 서로 다른 도전형의 이중 매립층을 형성하고 트렌치 구조를 이용한 격리 영역을 형성함으로써 하나의 소자 내에 양방향(Bi-direction)의 전류 패스가 가능한 로우 커패시턴스 과도 전압 억제 소자 및 그 제조 방법을 제공할 수 있다.
도 1은 종래의 과도 전압 억제 소자의 동작 원리 및 회로도를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법은 나타낸 순서도이다.
도 3 내지 도 15는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 16은 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 나타낸 도면이다.
도 17은 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법은 나타낸 순서도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법(S200)은 서브스트레이트 준비 단계(S210), 제1 매립A층 형성 단계(S201), 에피텍셜A층 형성 단계(S203), 제1 매립B층 형성 단계(S204), 제2 매립A층 형성 단계(S205), 에피텍셜B층 형성 단계(S206), 제2 매립B층 형성 단계(S207), 에피텍셜C층 형성 단계(S208), 제1 및 제2 트렌치 형성 단계(S209), 절연막 형성 단계(S210), 제1 및 제2 도전형 영역 형성 단계(S211), 및 제1 및 제2 전극층 형성 단계(S212)를 포함한다.
도 3 내지 도 15는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다. 이하에서는 첨부된 도3 내지 도 15와 결부하여 도2에 도시된 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 상세히 설명한다.
상기 서브스트레이트 준비 단계(S210)에서는 도 3에 도시된 바와 같이 제1 도전형의 서브스트레이트(110)가 준비된다. 상기 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 일례로, 상기 서브스트레이트(110)는 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N+형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 상기 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P형일 수도 있다. 다만, 본 발명의 실시예에서는 상기 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명한다.
상기 제1 매립A층 형성 단계(S201)에서는 도 4에 도시된 바와 같이 상기 서브스트레이트(110)의 상면으로부터 내부를 향해 일정 깊이로 제2 도전형의 제1 매립A층(120A)을 형성한다. 일례로, 상기 제1 매립A층(120A)은 상기 서브스트레이트(110)의 상면에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 주입된 P형 수 있다. 한편, 상기 제1 매립A층(120A)은 상기 서브스트레이트(110)의 상면에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 주입된 N형 일 수도 있다. 다만, 본 발명의 실시예에서는 상기 제1 매립A층(120A)이 P형으로 이루어지는 것으로 설명한다.
상기 에피텍셜A층 형성 단계(S203)에서는 도 5에 도시된 바와 같이 상기 제1 매립A층(120A)을 덮도록 상기 서브스트레이트(110)의 상부에 제1 도전형의 에피텍셜A층(130A)을 형성한다. 일례로, 600~2000℃의 고온에서 상기 서브스트레이트(110)의 상면에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 에피텍셜층A층(130A)을 증착할 수 있다.
상기 제1 매립B층 형성 단계(S204)에서는 도 6에 도시된 바와 같이 상기 에피텍셜A층(130A)에 상기 제1 매립A층(120A)과 대응하도록 제2 도전형의 제1 매립B층(120B)을 형성하여 제1 매립A층(120A)과 상기 제1 매립B층(120B)으로 이루어진 제1 매립층(120)을 형성한다. 상기 제1 매립A층(120A)이 P형이므로, 상기 제1 매립B층(120B)도 상기 에피텍셜A층(130A)에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 주입된 P형일 수 있다.
상기 제2 매립A층 형성 단계(S205)에서는 도 7에 도시된 바와 같이 상기 제1 매립층(120)의 표면 일부 영역에 제1 도전형의 제2 매립A층(140A)을 형성한다. 상기 제1 매립층(120)이 P형이므로, 상기 제2 매립A층(140A)은 상기 제1 매립층(120)의 상면의 일부 영역에 일정 깊이로 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 주입된 N형 일 수 있다. 상기 제2 매립A층(140A)은 상기 제1 매립층(120)의 중앙부분에서 상기 제1 매립층(120)의 폭보다 좁게 형성하는 것이 바람직하다.
상기 에피텍셜B층 형성 단계(S206)에서는 도 8에 도시된 바와 같이 상기 제1 매립층(120) 및 상기 제2 매립A층(140A)을 덮도록 상기 에피텍셜A층(130A)의 상부에 제1도전형의 에피텍셜B층(130B)을 형성한다. 일례로, 600~2000℃의 고온에서 상기 에피텍셜A층(130A)의 상부로 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 제1 매립층(120), 상기 제2 매립A층(140A) 및 상기 에피텍셜A층(130A)의 각 표면에 N형의 에피텍셜층B층(130B)을 증착할 수 있다.
상기 제2 매립B층 형성 단계(S207)에서는 도 9에 도시된 바와 같이 상기 에피텍셜B층(130B)에 상기 제2 매립A층(140A)과 대응하도록 제1 도전형의 제2 매립B층(140B)을 형성하여 상기 제2 매립A층(140A)과 상기 제2 매립B층(140B)으로 이루어진 제2 매립층(140)을 형성할 수 있다. 상기 제2 매립A층(140A)이 N형이므로 상기 제2 매립B층(140B)도 상기 에피텍셜B층(130B)에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 주입된 N형 일 수 있다.
상술한 바와 같이 상기 제2 매립B층(140B)은 상기 제2 매립A층(140A)과 대응되도록 형성되므로 최종적으로 상기 제1 매립층(120)은 상기 제2 매립층(140)보다 폭이 좁게 형성될 수 있다. 이에 따라 상기 제1 매립층(120)의 가장자리부분은 적어도 상기 에피텍셜B층(130B)에 직접 접합되도록 형성될 수 있다.
한편, 상기 제1 매립층(120)의 상부와 상기 제2 매립층(140)의 하부는 도 9에 도시된 바와 같이 서로 중첩되도록 형성될 수 있다.
상기 에피텍셜C층 형성 단계(S208)에서는 도 10에 도시된 바와 같이 상기 제2 매립층(140)의 상면을 덮도록 상기 에피텍셜B층(130B)의 상부에 제1 도전형의 에피텍셜C층(130C)을 형성한다. 일례로, 600~2000℃의 고온에서 상기 에피텍셜B층(130B)의 상부로 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 제2 매립층(140) 및 상기 에피텍셜B층(130B)의 각 표면에 N형의 에피텍셜층C층(130C)을 증착할 수 있다. 이에 따라 상기 서브스트레이트(110)의 상부에는 상기 에피텍셜A, B, C층(130A, 130B, 130C)으로 이루어진 에피텍셜층(130)이 형성될 수 있다.
상술한 바와 같이 제1 매립층(120)은 제1 매립A층(120A)과 제1 매립B층(120B)으로 이루어지고, 에피텍셜층(130)은 에피텍셜A층(130A), 에피텍셜B층(130B) 및 에피텍셜C층(130C)으로 이루어지고, 제2 매립층(140)은 제2 매립A층(140A)과 제2 매립B층(140B)으로 이루어진 것으로, 최종적으로 형성되는 각각의 구성 층을 복수의 공정 단계에 따라 A, B, C층으로 나누어 구분한 것이다.
상기 제1 및 제2 트렌치 형성 단계(S209)에서는 통상의 트렌치 식각 공정을 이용하여 도 11에 도시된 바와 같이 제1 및 제2 트렌치(150’, 160’)를 각각 형성한다. 예를 들어, 각 트렌치의 위치를 확정하는 마스크(미도시) 부분만 남기고 노광하여 소정의 패턴이 상기 에피텍셜층(130)의 상면에 형성되도록 하고, 그런 다음 마스크의 개구부를 이용하여 반응성 이온 에칭(Ion etching) 또는 드라이 에칭(dry etching) 등을 통해 상기 제1 및 제2 트렌치(150’, 160’)를 각각 형성할 수 있다.
이후, 도 12에 도시된 바와 같이 상기 제1 및 제2 트렌치(150’, 160’) 각각의 내부에 규소 산화막, 질소 산화막 등의 절연성 재료가 충진될 수 있다. 이러한 절연재가 충진된 제1 및 제2 트렌치(150, 160)는 제1 및 제2 소자영역을 정의할 수 있다. 상기 제1 및 제2 소자영역에 대해서는 후술하도록 한다.
상기 절연막 형성 단계(S210)에서는 도 13에 도시된 바와 같이 상기 제1 트렌치(150)에 의해 정의되는 제1 소자영역과 상기 제2 트렌치(160)에 의해 정의되는 제2소자영역에 각각 해당되는 상기 에피텍셜층(130)의 상면 일부가 각각 노출되도록 상기 에피텍셜층(130)의 상부에 규소 산화막, 질소 산화막 등의 절연막(170)을 형성한다.
상기 제1 및 제2 도전형 영역 형성 단계(S211)에서는 도 14에 도시된 바와 같이 제1 및 제2 도전형 영역(180, 190)을 각각 형성한다.
예를 들어, 상기 절연막(170)을 통해 노출되는 상기 에피텍셜층(130)의 표면 중 제1 소자영역에 해당되는 부분의 표면으로부터 내부를 향해 일정 깊이로 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 N형의 고농도의 제1 도전형 영역(180)을 형성할 수 있다. 여기서, 고농도라 함은 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
또한, 상기 절연막(170)을 통해 노출되는 상기 에피텍셜층(130)의 표면 중 제2 소자영역에 해당되는 부분의 표면으로부터 내부를 향해 일정 깊이로 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 P형의 고농도의 제2 도전형 영역(190)을 형성할 수 있다.
상기 제1 및 제2 전극층 형성 단계(S212)에서는 도 15에 도시된 바와 같이 상기 제1 및 상기 제2 도전형 영역(180, 190)과 각각 전기적으로 연결되도록 상기 절연막(170)의 상부에 제1 전극층(또는 상부전극)(E1)을 형성하고, 상기 서브스트레이트(110)의 하면에 제2 전극층(또는 하부전극)(E2)을 형성하여 본 발명의 실시예에 따른 과도 전압 억제 소자(100)를 완성한다.
도 15에는 상술한 제1 및 제2 소자영역(A1, A2)이 도시되어 있고, 도 16에는 과도 전압 억제 소자(100) 및 이에 대응되는 등가회로가 함께 도시되어 있으며, 도 17에는 과도 전압 억제 소자(100)의 등가회로의 일례가 도시되어 있다.
상기 제1 소자영역(A1)은, 상기 에피텍셜층(130)의 표면으로부터 상기 제2 매립층(120)까지 수직방향으로 연장되는 상기 제1 트렌치(150)에 의해 정의되어 이와 인접한 수평방향에 있는 영역들과 격리되는 제1 격리영역을 이룰 수 있다.
상기 제1 소자영역(A1)은 상기 제1 도전형 영역(180), 상기 에피텍셜층(130) 및 상기 제1 매립층(120)을 포함하며 더불어 상기 서브스트레이트(110)를 포함할 수 있다. 이와 같이 구성된 상기 제1 소자영역(A1)에는 다이오드와 제너 다이오드가 각각 형성될 수 있다. 보다 구체적으로, 도 16에 도시된 바와 같이 상기 제1 소자영역(A1)에는 N형의 에피텍셜층(130)과 P형의 제1 매립층(120)의 접합부분에서 제1 다이오드(D1)가 형성되며, P형의 제1 매립층(120)과 N형의 서브스트레이트(110)의 접합부분에서 제1 제너 다이오드(DZ1)가 형성될 수 있다.
상기 제2 소자영역(A2)는 또한, 상기 에피텍셜층(130)의 표면으로부터 상기 제2 매립층(120)까지 수직방향으로 연장되는 상기 제2 트렌치(160)에 의해 정의되어 이와 인접한 수평방향에 있는 영역들과 격리되는 제2 격리영역을 이룰 수 있다.
상기 제2 소자영역(A2)은 제2 도전형 영역(190), 상기 에피텍셜층(130), 상기 제2 매립층(140) 및 제1 매립층(120)을 포함하며 더불어 상기 서브스트레이트(110)를 포함할 수 있다. 이와 같이 구성된 상기 제2 소자영역(A2)에는 다이오드와 제너 다이오드가 각각 형성될 수 있다. 보다 구체적으로, 도16에 도시된 바와 같이 상기 제2 소자영역(A2)에는 P형의 제2 도전형 영역(190)과 N형의 에피텍셜층(130)의 접합부에서 제2 다이오드(D2)가 형성되고, N형의 제2 매립층(140)과 P형의 제1 매립층(120)의 접합부에서 제2 제너 다이오드(DZ2)가 형성되며, P형의 제1 매립층(120)과 N형의 서브스트레이트(110)의 접합부에서 제3 다이오드(D3)가 형성될 수 있다.
도 16 및 도 17을 참조하면, 과도 전압 억제 소자(100)의 전류 패스는 제1 전극층(E1)에서 제2 전극층(E2)을 각각 향할 수 있다. 만약, 과도 전압 억제 소자(100)를 통해 양(positive)의 과도 전압이 인가되는 경우 제1 소자영역에서 형성되는 제2 다이오드(D2), 제2 제너 다이오드(DZ2) 및 제3 다이오드(D3)를 통해 과도 전류가 흐를 수 있다. 또한, 과도 전압 억제 소자(100)를 통해 음(negative)의 과도 전압이 인가되는 경우 제1 다이오드(D1) 및 제1 제너 다이오드(DZ1)을 통해 과도 전류가 흐를 수 있다.
상술한 제1 내지 제3 다이오드(D1, D2, D3)와 제1 및 제2 제너 다이오드(DZ1, DZ2)는 커패시터로 동작하기도 한다. 일례로, 제1 다이오드(D1)는 0.3pF, 제2 다이오드(D2)는 0.2pF, 제1 제너 다이오드(DZ1), 제2 제너 다이오드(DZ2)와 제3 다이오드(D3)는 각각 100pF을 가지며, 과도 전압 억제 소자(100)의 전체 커패시턴스는 이들의 합(0.5pF)이 된다.
이와 같이 하여, 서로 다른 도전형의 이중 매립층을 형성하고 트렌치 구조를 통해 소정의 소자 영역(또는 격리 영역)들을 형성함으로써, 하나의 소자(또는 단일 칩) 내에서 양방향(Bi-direction)의 전류 패스가 가능한 과도 전압 억제 소자가 구현될 수 있다.
또한, 과도 전압 억제 소자(100)의 전체 커패시턴스는 0.5pF이 됨으로써, 낮은 커패시턴스를 갖는 과도 전압 억제 소자가 구현되고, 이러한 낮은 커패시턴스에 의한 신호 손실 억제가 가능하게 된다.
이상에서 설명한 것은 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 과도 전압 억제 소자 110: 서브스트레이트
120: 제1 매립층 120A: 제1 매립A층
120B: 제1 매립B층 130: 에피텍셜층
130A: 에피텍셜A층 130B: 에피텍셜B층
130C: 에피텍셜C층 140: 제2 매립층
140A: 제2 매립A층 140B: 제2 매립B층
150: 제1 트렌치 160: 제2 트렌치
170: 절연막 180: 제1 도전형 영역
190: 제2 도전형 영역 E1: 제1 전극층
E2: 제2 전극층 D1: 제1 다이오드
D2: 제2 다이오드 D3: 제3 다이오드
DZ1: 제1 제너 다이오드 DZ2: 제2 제너 다이오드

Claims (15)

  1. 제1 도전형의 서브스트레이트;
    상기 서브스트레이트의 상부에 형성된 제1 도전형의 에피텍셜층;
    상기 서브스트레이트와 상기 에피텍셜층 사이의 일부 영역에 형성된 제2 도전형의 제1 매립층;
    상기 제1 매립층과 상기 에피텍셜층 사이의 일부 영역에 형성된 제1 도전형의 제2 매립층;
    상기 에피텍셜층의 표면에 형성된 제1 도전형 영역;
    상기 에피텍셜층의 표면에 형성된 제2 도전형 영역;
    상기 에피텍셜층의 표면에서부터 상기 제2 매립층까지 수직방향으로 형성되어 상기 제1 도전형 영역, 상기 에피텍셜층 및 상기 제2 매립층을 포함하는 제1 소자영역을 정의하는 제1 트렌치; 및
    상기 에피텍셜층의 표면에서부터 상기 제2 매립층까지 수직방향으로 형성되어 상기 제2 도전형 영역, 상기 에피텍셜층, 상기 제1 매립층 및 상기 제2 매립층을 포함하는 제2 소자영역을 정의하는 제2 트렌치를 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  2. 제1 항에 있어서,
    상기 제1 매립층의 상부와 상기 제2 매립층의 하부는 서로 중첩되며,
    상기 제1 매립층의 폭이 상기 제2 매립층의 폭보다 넓게 형성되어 상기 제1 매립층의 일부 영역이 상기 에피텍셜층과 직접 접합되는 것을 특징으로 하는 과도 전압 억제 소자.
  3. 제1 항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치에는 절연재가 각각 충진되고,
    상기 제1 소자영역은 상기 제1 트렌치에 의해 수평방향에 대한 영역과 격리된 제1 격리영역을 이루며,
    상기 제2 소자영역은 상기 제2 트렌치에 의해 수평방향에 대한 영역과 격리된 제2 격리영역을 이루는 것을 특징으로 하는 과도 전압 억제 소자.
  4. 제1 항에 있어서,
    상기 제1 소자영역은,
    상기 에피텍셜층과 상기 제1 매립층의 접합에 의해 형성되는 제1 다이오드; 및
    상기 제1 매립층과 상기 서브스트레이트의 접합에 의해 형성되는 제1 제너 다이오드를 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  5. 제1 항에 있어서,
    상기 제2 소자영역은,
    상기 제2 도전형 영역과 상기 에피텍셜층의 접합에 의해 형성되는 제2 다이오드;
    상기 제2 매립층과 상기 제1 매립층의 접합에 의해 형성되는 제2 제너 다이오드; 및
    상기 제1 매립층과 상기 서브스트레이트의 접합에 의해 형성되는 제3 다이오드를 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  6. 제1 항에 있어서,
    양의 과도전압이 인가되는 경우 상기 제1 소자영역을 통해 과도전류가 흐르고,
    음의 과도전압이 인가되는 경우 상기 제2 소자영역을 통해 과도전류가 흐르는 것을 특징으로 하는 과도 전압 억제 소자.
  7. 제1 항에 있어서,
    상기 에피텍셜층의 표면에 형성되어 있는 상기 제1도전형 영역 및 상기 제2 도전형 영역이 노출되도록, 상기 에피텍셜층의 상부에 형성된 절연막을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  8. 제7 항에 있어서,
    상기 절연막의 상부에 형성되어 상기 제1 도전형 영역 및 상기 제2 도전형 영역과 각각 전기적으로 연결된 제1 전극층; 및
    상기 서브스트레이트의 하면에 형성된 제2 전극층을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  9. 제1 도전형의 서브스트레이트를 준비하는 단계;
    상기 서브스트레이트의 표면에 제2 도전형의 제1 매립A층을 형성하는 단계;
    상기 제1 매립A층을 덮도록 상기 서브스트레이트의 상부에 제1 도전형의 에피텍셜A층을 형성하는 단계;
    상기 에피텍셜A층에 상기 제1 매립A층과 대응하도록 제1 도전형의 제1 매립B층을 형성하여 제1 매립A층과 상기 제1 매립B층으로 이루어진 제1 매립층을 형성하는 단계;
    상기 제1 매립층의 표면 일부 영역에 제1 도전형의 제2 매립A층을 형성하는 단계;
    상기 제1 매립층 및 상기 제2 매립A층을 덮도록 상기 에피텍셜A층의 상부에 제1도전형의 에피텍셜B층을 형성하는 단계;
    상기 에피텍셜B층에 상기 제2 매립A층과 대응하도록 제1 도전형의 제2 매립B층을 형성하여 상기 제2 매립A층과 상기 제2 매립B층으로 이루어진 제2 매립층을 형성하는 단계;
    상기 제2 매립층을 덮도록 상기 에피텍셜B층의 상부에 제1 도전형의 에피텍셜C층을 형성하는 단계;
    상기 에피텍셜C층의 표면으로부터 상기 제2 매립층까지 수직방향으로 연장되어 상기 에피텍셜 B, C층 및 상기 제1 매립층을 포함하는 제1 소자영역을 정의하는 제1 트렌치, 및 상기 에피텍셜C층의 표면으로부터 상기 제2 매립층까지 수직방향으로 연장되어 상기 에피텍셜C층, 상기 제1 매립층 및 상기 제2 매립층을 포함하는 제2 소자영역을 정의하는 제2 트렌치를 각각 형성하는 단계; 및
    상기 제1 소자영역에 포함되도록 상기 에피텍셜C층의 표면에 제1 도전형 영역, 및 상기 제2 소자영역에 포함되도록 상기 에피텍셜C층의 표면에 제2 도전형 영역을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 매립층의 상부와 상기 제2 매립층의 하부는 서로 중첩되도록 형성하며,
    상기 제1 매립층의 일부 영역이 상기 에피텍셜B층과 직접 접합되도록 상기 제1 매립층의 폭을 상기 제2 매립층의 폭보다 넓게 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  11. 제9 항에 있어서,
    상기 제1 트렌치를 형성하는 단계에서 상기 제1 트렌치에 제1 절연재를 충진하여 상기 제1 소자영역이 수평방향에 대한 인접영역과 격리된 제1 격리영역을 이루도록 하며,
    상기 제2 트렌치를 형성하는 단계에서 상기 제2 트렌치에 제2 절연재를 충진하여 상기 제2 소자영역이 수평방향에 대한 인접영역과 격리된 제2 격리영역을 이루도록 하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  12. 제9 항에 있어서,
    상기 제1 소자영역에서,
    상기 에피텍셜B층과 상기 제1 매립B층의 접합에 의해 제1 다이오드가 형성되며,
    상기 제1 매립A층과 상기 서브스트레이트의 접합에 의해 제1 제너 다이오드가 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  13. 제9 항에 있어서,
    상기 제2 소자영역에서,
    상기 제2 도전형 영역과 상기 에피텍셜C층의 접합에 의해 제2 다이오드가 형성되고,
    상기 제2 매립A층과 상기 제1 매립B층의 접합에 의해 제2 제너 다이오드가 형성되며,
    상기 제1 매립A층과 상기 서브스트레이트의 접합에 의해 제3 다이오드가 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  14. 제9 항에 있어서,
    상기 제1 및 제2 트렌치를 형성하는 단계와 상기 제1 및 제2 도전형 영역을 형성하는 단계 사이에, 상기 제1 소자영역과 상기 제2소자영역에 각각 해당되는 상기 에피텍셜C층의 표면 일부가 각각 노출되도록 상기 에피텍셜 C층 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역과 각각 전기적으로 연결되도록 상기 절연막의 상부에 제1 전극층을 형성하는 단계; 및
    상기 서브스트레이트의 하면에 제2 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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