JP6221648B2 - 半導体装置 - Google Patents

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Description

本発明は、ダイオードを有する半導体装置に関する。
図７は、従来の半導体装置を示す断面図である。この半導体装置に関連する縦型ツェナーダイオード（Zener Diode）は特許文献１に記載されている。
図７に示す半導体装置はシリコン基板１１１を有し、シリコン基板１１１上にはＮ型埋め込み層１１２が形成されている。Ｎ型埋め込み層１１２上にはＰ型エピタキシャル成長層１１３が形成されており、Ｐ型エピタキシャル成長層１１３にはＬＯＣＯＳ酸化膜からなる素子分離領域１１６，１１７，１１８，１１９が形成されている。
素子分離領域１１７，１１８の内側のＰ型エピタキシャル成長層１１３にはＮ−型の不純物領域からなるカソード１１４が形成されており、Ｎ−型のカソード１１４はＮ型埋め込み層１１２に電気的に接続されている。素子分離領域１１７，１１８の内側のＰ型エピタキシャル成長層１１３には、カソード１１４上に位置するＰ＋型の不純物領域からなるアノード１２１が形成されている。Ｐ＋型のアノード１２１とカソード１１４によってツェナーダイオードのＰＮ接合部が形成されている。
素子分離領域１１７の外側で且つ素子分離領域１１６の内側のＰ型エピタキシャル成長層１１３、及び素子分離領域１１８の外側で且つ素子分離領域１１９の内側のＰ型エピタキシャル成長層１１３には、それぞれＮ＋型不純物領域１２２が形成されている。Ｐ型エピタキシャル成長層１１３にはＮ＋型不純物領域１２２下に位置するＮ−型不純物領域１１５が形成されており、Ｎ−型不純物領域１１５はＮ型埋め込み層１１２に電気的に接続されている。Ｎ＋型不純物領域１２２及びアノード１２１上にはシリサイド膜１２３が形成されている。
ＵＳ２０１２／００７４５２２（図２）
上記のダイオードを繰り返し使用すると耐圧が変動する課題がある。耐圧が変動する理由としては、ダイオードのＰＮ接合部が素子分離領域と接触または接近することで素子分離領域の角部に電界集中が発生するためと考えられる。なお、本明細書において「角部」とは、曲率半径が小さい部分をいい、具体的には曲率半径が０．５μｍ以下の部分をいう。
本発明の幾つかの態様は、耐圧変動を抑制したダイオードを有する半導体装置に関連している。
本発明の一態様は、半導体層に形成された、第１の角部を有する素子分離領域と、前記半導体層に形成され、前記素子分離領域の内側に位置する第１導電型の第１の不純物領域と、前記第１の不純物領域上に接して形成され、前記素子分離領域の内側の前記第１の角部を覆う第２導電型の第２の不純物領域と、を具備し、前記第１の不純物領域と前記第２の不純物領域の接合部がダイオードのＰＮ接合部であり、前記ＰＮ接合部が前記第１の角部から離れていることを特徴とする半導体装置である。
上記本発明の一態様によれば、素子分離領域の内側の第１の角部を第２の不純物領域で覆い、第２の不純物領域と第１の不純物領域が接合するＰＮ接合部を第１の角部から離している。このため、素子分離領域の第１の角部に電界集中が発生することを抑制できる。従って、ダイオードを繰り返し使用しても耐圧変動を抑制することができる。
なお、本明細書において「半導体層」は、エピタキシャル層でもよいし、シリコン基板でもよいし、エピタキシャル層またはシリコン基板に形成された不純物拡散層でもよい。
また、上記本発明の一態様において、前記第２の不純物領域は前記素子分離領域の下方に形成されており、前記第１の不純物領域は前記素子分離領域の下方に形成されていないとよい。これにより、素子分離領域の第１の角部に電界集中が発生することを抑制できる。
また、上記本発明の一態様において、前記ＰＮ接合部は前記素子分離領域の下方に形成されていないとよい。これにより、素子分離領域の第１の角部に電界集中が発生することを抑制できる。
また、上記本発明の一態様において、前記ＰＮ接合部は前記素子分離領域によって囲まれているとよい。これにより、素子分離領域の第１の角部に電界集中が発生することを抑制できる。
また、上記本発明の一態様において、前記半導体層に形成され、且つ前記素子分離領域の外側に形成された第１導電型の第３の不純物領域と、前記半導体層下に形成され、前記第３の不純物領域及び前記第１の不純物領域に接続された第１導電型の第４の不純物領域と、を有するとよい。
また、上記本発明の一態様において、前記素子分離領域は第２の角部を有し、前記第３の不純物領域は、前記素子分離領域の外側の前記第２の角部を覆うとよい。これにより、素子分離領域の第２の角部に電界集中が発生することを抑制できる。
また、上記本発明の一態様において、前記第２の不純物領域は、前記ＰＮ接合部を覆う第１の領域と、前記第１の領域上に位置する第２の領域を有し、前記第２の領域は前記第１の領域より不純物濃度が高く、前記第３の不純物領域は、前記第４の不純物領域に接続された第３の領域と、前記第３の領域上に位置する第４の領域を有し、前記第４の領域は前記第３の領域より不純物濃度が高いとよい。
また、上記本発明の一態様において、前記素子分離領域の内周の平面形状は、四角形の角を落とした形状であるとよい。これにより、素子分離領域に電界集中が発生することを抑制できる。
また、上記本発明の一態様において、前記素子分離領域は、ＬＯＣＯＳ酸化膜またはトレンチ素子分離膜であるとよい。
（Ａ）〜（Ｄ）は本発明の一態様に係る半導体装置の製造方法を示す断面図。 （Ａ）〜（Ｃ）は本発明の一態様に係る半導体装置の製造方法を示す断面図。 図２（Ｃ）に示す半導体装置の平面図。 （Ａ）〜（Ｄ）は本発明の一態様に係る半導体装置の製造方法を示す断面図。 （Ａ）〜（Ｃ）は本発明の一態様に係る半導体装置の製造方法を示す断面図。 図５（Ｃ）に示す半導体装置の平面図。 従来の半導体装置を示す断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
［実施の形態１］
図１及び図２は、本発明の一態様に係る半導体装置の製造方法を示す断面図である。図３は、図２（Ｃ）に示す半導体装置の平面図である。
図１（Ａ）に示すように、シリコン基板１１を準備する。次いで、図１（Ｂ）に示すように、シリコン基板１１上にＮ型埋め込み層１２（第４の不純物領域ともいう）を形成する。次いで、図１（Ｃ）に示すように、Ｎ型埋め込み層１２上にＰ型エピタキシャル成長層１３を形成する。
次に、図１（Ｄ）に示すように、Ｐ型エピタキシャル成長層１３に、Ｎ−型不純物領域からなるカソード１４（第１の不純物領域ともいう）及びＮ−型の第３の不純物領域１５を形成する。カソード１４及び第３の不純物領域１５それぞれは、Ｎ型埋め込み層１２上に位置し、Ｎ型埋め込み層１２に電気的に接続されている。なお、Ｎ−型のカソード１４の平面形状は四角形の角を落とした形状である（図３参照）。
次に、図２（Ａ）に示すように、Ｐ型エピタキシャル成長層１３にＬＯＣＯＳ酸化膜からなる素子分離領域１６，１７，１８，１９を形成する。
素子分離領域１７，１８の内側にはアクティブ領域が形成され、このアクティブ領域にはカソード１４が形成されている。素子分離領域１７，１８の内側には第１の角部１７ａ，１７ｂ，１８ａ，１８ｂが形成され、素子分離領域１７，１８の外側には第２の角部１７ｃ，１７ｄ，１８ｃ，１８ｄが形成されている。素子分離領域１７，１８の内側の第１の角部１７ａ，１７ｂ，１８ａ，１８ｂは、カソード１４から離れていて、カソード１４によって覆われていない。素子分離領域１７，１８の外側の第２の角部１７ｃ，１７ｄ，１８ｃ，１８ｄは第３の不純物領域１５によって覆われている。
次に、図２（Ｂ）に示すように、素子分離領域１７，１８の内側のＰ型エピタキシャル成長層１３に、カソード１４上に位置し、且つカソード１４に接するＰ−型の不純物領域からなるアノード２０（第２の不純物領域ともいう）を形成する。ツェナーダイオードの耐圧を決めるＰ−型層であるアノード２０は、アクティブ領域をオーバーラップさせて高加速でイオン注入することにより、素子分離領域１７，１８下にも形成される。別言すれば、アクティブ領域より外側にもＰ−型のアノード２０を配置し、アクティブ領域直下にＮ−型のカソード１４を配置する。
アノード２０は、素子分離領域１７，１８の内側の第１の角部１７ａ，１７ｂ，１８ａ，１８ｂを覆っている。Ｐ−型のアノード２０とＮ−型のカソード１４の接合部がツェナーダイオードのＰＮ接合部であり、このＰＮ接合部は第１の角部１７ａ，１７ｂ，１８ａ，１８ｂから離れている。また、ＰＮ接合部はアノード２０の下部の内側に位置している。ＰＮ接合部は素子分離領域１７，１８の下方に形成されていない。ＰＮ接合部は素子分離領域１７，１８によって囲まれている。また、Ｐ−型のアノード２０は素子分離領域１７，１８の下方に形成されている。Ｎ−型のカソード１４は素子分離領域１７，１８の下方に形成されていない。なお、アノード２０の平面形状は四角形の角を落とした形状である（図３参照）。
次に、図２（Ｃ）に示すように、素子分離領域１７，１８の内側のＰ−型のアノード２０の上部にＰ＋型の不純物領域からなるアノード２１を形成する。次いで、素子分離領域１７の外側で且つ素子分離領域１６の内側のＮ−型の第３の不純物領域１５、及び素子分離領域１８の外側で且つ素子分離領域１９の内側のＮ−型の第３の不純物領域１５に、それぞれＮ＋型不純物領域２２を形成する。次いで、Ｎ＋型不純物領域２２及びＰ＋型のアノード２１上にカソードまたはアノードの電極としてシリサイド膜２３を形成する。
Ｐ−型のアノード２０とＰ＋型のアノード２１は次のように表すこともできる。Ｐ−型のアノード２０は、ＰＮ接合部を覆う第１の領域２０と、第１の領域２０上に位置する第２の領域２１を有し、第２の領域２１は第１の領域２０より不純物濃度が高い。
Ｎ−型の第３の不純物領域１５とＮ＋型不純物領域２２は次のように表すこともできる。第３の不純物領域１５は、Ｎ型埋め込み層１２に電気的に接続された第３の領域１５と、第３の領域１５上に位置する第４の領域２２を有し、第４の領域２２は第３の領域１５より不純物濃度が高い。なお、アノード２１の平面形状は四角形の角を落とした形状である（図３参照）。また、素子分離領域１７，１８の内周の平面形状は四角形の角を落とした形状である。
本実施の形態によれば、素子分離領域１７，１８の内側の第１の角部１７ａ，１７ｂ，１８ａ，１８ｂをＰ−型のアノード２０で覆い、アノード２０とカソード１４が接合するＰＮ接合部を第１の角部１７ａ，１７ｂ，１８ａ，１８ｂから離している。このため、素子分離領域１７，１８の第１の角部１７ａ，１７ｂ，１８ａ，１８ｂに電界集中が発生することを抑制できる。従って、ダイオードを繰り返し使用しても耐圧変動を抑制することができ、安定した耐圧特性を有するダイオードを提供することができる。
また、素子分離領域１７，１８の外側の第２の角部１７ｃ，１７ｄ，１８ｃ，１８ｄを第３の不純物領域１５によって覆うことで、素子分離領域の第２の角部に電界集中が発生することを抑制できる。
また、素子分離領域１７，１８の内周の平面形状を四角形の角を落とした形状とすることで、素子分離領域１７，１８に電界集中が発生することを抑制できる。従って、ダイオードを繰り返し使用しても耐圧変動を抑制することができる。
また、本実施の形態による半導体装置は低コストで製造することが可能である。
なお、本実施の形態による半導体装置の各構成要素の極性を逆に形成してもよい。
［実施の形態２］
図４及び図５は、本発明の一態様に係る半導体装置の製造方法を示す断面図であり、図６は、図５（Ｃ）に示す半導体装置の平面図である。
図４（Ａ）〜（Ｄ）に示す工程は、図１（Ａ）〜（Ｄ）に示す工程と同様である。
次に、図５（Ａ）に示すように、Ｐ型エピタキシャル成長層１３にトレンチ素子分離膜からなる素子分離領域２６，２７，２８，２９を形成する。
素子分離領域２７，２８の内側にはアクティブ領域が形成され、このアクティブ領域にはカソード１４が形成されている。素子分離領域２７，２８の内側には第１の角部２７ａ，２７ｂ，２８ａ，２８ｂが形成され、素子分離領域２７，２８の外側には第２の角部２７ｃ，２７ｄ，２８ｃ，２８ｄが形成されている。素子分離領域２７，２８の内側の第１の角部２７ａ，２７ｂ，２８ａ，２８ｂは、カソード１４から離れていて、カソード１４によって覆われていない。素子分離領域２７，２８の外側の第２の角部２７ｃ，２７ｄ，２８ｃ，２８ｄは第３の不純物領域１５によって覆われている。
次に、図５（Ｂ）に示すように、素子分離領域２７，２８の内側のＰ型エピタキシャル成長層１３に、カソード１４上に位置し、且つカソード１４に接するＰ−型の不純物領域からなるアノード２０（第２の不純物領域ともいう）を形成する。ツェナーダイオードの耐圧を決めるＰ−型層であるアノード２０は、アクティブ領域をオーバーラップさせて高加速でイオン注入することにより、素子分離領域２７，２８下にも形成される。
アノード２０は、素子分離領域２７，２８の内側の第１の角部２７ａ，２７ｂ，２８ａ，２８ｂを覆っている。Ｐ−型のアノード２０とＮ−型のカソード１４の接合部がツェナーダイオードのＰＮ接合部であり、このＰＮ接合部は第１の角部２７ａ，２７ｂ，２８ａ，２８ｂから離れている。
次に、図５（Ｃ）に示すように、素子分離領域２７，２８の内側のＰ−型のアノード２０の上部にＰ＋型の不純物領域からなるアノード２１を形成する。次いで、素子分離領域２７の外側で且つ素子分離領域２６の内側のＮ−型の第３の不純物領域１５、及び素子分離領域２８の外側で且つ素子分離領域２９の内側のＮ−型の第３の不純物領域１５に、それぞれＮ＋型不純物領域２２を形成する。次いで、Ｎ＋型不純物領域２２及びＰ＋型のアノード２１上にシリサイド膜２３を形成する。なお、素子分離領域２７，２８の内周の平面形状は四角形の角を落とした形状である。
本実施の形態によれば、素子分離領域２７，２８の内側の第１の角部２７ａ，２７ｂ，２８ａ，２８ｂをＰ−型のアノード２０で覆い、アノード２０とカソード１４が接合するＰＮ接合部を第１の角部２７ａ，２７ｂ，２８ａ，２８ｂから離している。このため、素子分離領域２７，２８の第１の角部２７ａ，２７ｂ，２８ａ，２８ｂに電界集中が発生することを抑制できる。従って、ダイオードを繰り返し使用しても耐圧変動を抑制することができ、安定した耐圧特性を有するダイオードを提供することができる。
また、素子分離領域２７，２８の外側の第２の角部２７ｃ，２７ｄ，２８ｃ，２８ｄを第３の不純物領域１５によって覆うことで、素子分離領域の第２の角部に電界集中が発生することを抑制できる。
また、素子分離領域２７，２８の内周の平面形状を四角形の角を落とした形状とすることで、素子分離領域２７，２８に電界集中が発生することを抑制できる。従って、ダイオードを繰り返し使用しても耐圧変動を抑制することができる。
また、本実施の形態による半導体装置は低コストで製造することが可能である。
なお、本実施の形態による半導体装置の各構成要素の極性を逆に形成してもよい。
なお、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）が形成される（Ｂが位置する）というとき、Ａの上（または下）に直接Ｂが形成される（Ｂが位置する）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢが形成される（Ｂが位置する）場合も含む。
１１…シリコン基板、１２…Ｎ型埋め込み層（第４の不純物領域）、１３…Ｐ型エピタキシャル成長層、１４…Ｎ−型のカソード、１５…Ｎ−型の第３の不純物領域、１６，１７，１８，１９…素子分離領域（ＬＯＣＯＳ酸化膜）、１７ａ，１７ｂ，１８ａ，１８ｂ…第１の角部、１７ｃ，１７ｄ，１８ｃ，１８ｄ…第２の角部、２０…Ｐ−型のアノード（第２の不純物領域）、２１…Ｐ＋型のアノード、２２…Ｎ＋型不純物領域、２３…シリサイド膜、２６，２７，２８，２９…素子分離領域（トレンチ素子分離膜）、２７ａ，２７ｂ，２８ａ，２８ｂ…第１の角部、２７ｃ，２７ｄ，２８ｃ，２８ｄ…第２の角部

Claims (9)

  1. 第２導電型の半導体層に形成された、第１の角部を有する素子分離領域と、
    前記第２導電型の半導体層に接して形成され、前記素子分離領域の内側に位置する第１導電型の第１の不純物領域と、
    前記第１の不純物領域上に接して形成され、前記素子分離領域の内側の前記第１の角部を覆う第２導電型の第２の不純物領域と、
    前記半導体層に形成され、且つ前記素子分離領域の外側に形成された第１導電型の第３の不純物領域と、
    前記半導体層下に形成され、前記第３の不純物領域及び前記第１の不純物領域に接続された第１導電型の第４の不純物領域と、
    を具備し、
    前記第１の不純物領域と前記第２の不純物領域の接合部がダイオードのＰＮ接合部であり、
    前記ＰＮ接合部が前記第１の角部から離れており、
    前記半導体層はエピタキシャル層であり、
    前記素子分離領域は第２の角部を有し、
    前記第３の不純物領域は、前記素子分離領域の外側の前記第２の角部を覆うことを特徴とする半導体装置。
  2. 請求項１において、
    前記ＰＮ接合部は前記第２の不純物領域の下部の内側に位置することを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第２の不純物領域は前記素子分離領域の下方に形成されており、
    前記第１の不純物領域は前記素子分離領域の下方に形成されていないことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記ＰＮ接合部は前記素子分離領域の下方に形成されていないことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記ＰＮ接合部は前記素子分離領域によって囲まれていることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第２の不純物領域は、前記ＰＮ接合部を覆う第１の領域と、前記第１の領域上に位置する第２の領域を有し、前記第２の領域は前記第１の領域より不純物濃度が高く、
    前記第３の不純物領域は、前記第４の不純物領域に接続された第３の領域と、前記第３の領域上に位置する第４の領域を有し、前記第４の領域は前記第３の領域より不純物濃度が高いことを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項において、
    前記素子分離領域の内周の平面形状は、四角形の角を落とした形状であることを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか一項において、
    前記素子分離領域は、ＬＯＣＯＳ酸化膜またはトレンチ素子分離膜であることを特徴とする半導体装置。
  9. 請求項１乃至８のいずれか一項において、
    前記第１導電型がＮ型であり、前記第２導電型がＰ型であることを特徴とする半導体装置。
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