JP6215152B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、アバランシェ降伏を半導体基体の内部で起こさせることにより実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減可能な半導体装置（半導体装置８００，９００）が知られている（例えば、特許文献１参照。）。

従来の半導体装置８００は、ツェナーダイオードであり、図６に示すように、半導体基体８１０の表面に形成されたｎ−型半導体領域８２０と、ｎ−型半導体領域８２０の表面に形成されたｐ型アノード領域（電流経路領域）８３０と、ｐ型アノード領域８３０の内部に形成されたｎ＋型カソード領域８２１と、ｎ＋型カソード領域８２１直下に形成された第２のｐ型アノード領域（表面降伏防止領域）８３２と、ｐ型アノード領域８３０の内部に形成されたｐ＋型アノード領域８３１とを備える。半導体基体８１０には、ｐ−型半導体基板８１１、ｎ＋型埋め込み拡散領域８１２、ｐ＋型埋め込み拡散領域８１３、ｐ＋型半導体分離領域８１４及びｎ＋型コンタクト領域８２２が含まれる。半導体基体８１０の表面には、酸化膜８４０，８４１が形成されている。

従来の半導体装置８００によれば、ｎ＋型カソード領域８２１直下に形成された第２のｐ型アノード領域８３２を備えることから、ｐ型アノード領域８３０と第２のｐ型アノード領域８３２とが重畳する部分は、ｐ型アノード領域８３０よりもｐ型不純物濃度が高くなる。このため、アバランシェ降伏は、半導体基体８１０の表面近傍ではなく、半導体基体８１０の内部で（ｎ＋型カソード領域８２１と第２のｐ型アノード領域８３２との接合面において）生じることとなる。その結果、ｎ−型半導体領域８２０表面の酸化膜８４１に、アバランシェ降伏による電荷が移動し難くなり、電荷の移動による影響を低減することができ、もって実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減することができる。

従来の半導体装置９００は、ツェナーダイオードであり、図７に示すように、半導体基体９１０の表面に形成されたｎ−型半導体領域９２０と、ｎ−型半導体領域９２０の表面に形成されたｐ型アノード領域（電流経路領域）９３０と、ｐ型アノード領域９３０の周縁部に形成された環状のｎ＋型カソード領域９２１と、ｎ＋型カソード領域９２１の内周側周縁部に接するように形成されたｐ−型表面降伏防止領域９３２と、ｐ型アノード領域９３０の内部に形成されたｐ＋型アノード領域９３１とを備える。半導体基体９１０には、ｐ−型半導体基板９１１、ｎ＋型埋め込み拡散領域９１２、ｐ＋型埋め込み拡散領域９１３及びｐ＋型半導体分離領域９１４が含まれる。半導体基体９１０の表面には、酸化膜９４０，９４１が形成されている。

従来の半導体装置９００によれば、ｎ＋型カソード領域９２１の内周側周縁部に接するように形成されたｐ−型表面降伏防止領域９３２を備えることから、アバランシェ降伏は、ｐ型アノード領域９３０とｐ−型表面降伏防止領域９３２との不純物濃度の濃度差に起因して、半導体基体９１０の表面近傍ではなく、半導体基体９１０の内部で（ｎ＋型カソード領域９２１とｐ型アノード領域９３０との接合面（ｎ＋型カソード領域９２１の底面）において）生じることとなる。その結果、ｎ−型半導体領域９２０表面の酸化膜９４１に、アバランシェ降伏による電荷が移動し難くなり、電荷の移動による影響を低減することができ、もって実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減することができる。

特開２０１０−２３２４９０号公報

しかしながら、従来の半導体装置８００においては、アバランシェ降伏時に第２のｐ型アノード領域８３２を経由してしか電流が流れずに電流経路が狭くなるため、第２のｐ型アノード領域８３２を追加しない場合と比較してアバランシェ降伏時における電流密度が低くなってしまい、過電圧保護機能が低下するという問題があった。

一方、従来の半導体装置９００においては、ｎ＋型カソード領域９２１の内周側周縁部に接するように形成されたｐ−型表面降伏防止領域９３２を備えることから、アバランシェ降伏時にｐ型アノード領域９３０の周縁部に形成された環状のｎ＋型カソード領域９２１の底面全体を介して電流が流れるようになることから従来の半導体装置８００よりも電流経路を広くすることができるようになる。

しかしながら、従来の半導体装置９００においては、イオン注入法によりｎ型不純物をｐ型アノード領域９３０の表面側から当該ｐ型アノード領域９３０の表面近傍に導入することにより、ｐ型アノード領域９３０の表面近傍にｐ−型表面降伏防止領域９３２を形成していることから、ｐ型アノード領域９３０の底面側に形成される電流経路が薄く（狭く）なるため、結局、アバランシェ降伏時における電流密度が低くなってしまい、過電圧保護機能が低下するという問題があった。

また、従来の半導体装置９００においては、アバランシェ降伏時に電流経路を薄くし過ぎないようにするには、精密なイオン注入技術が必要となり、半導体装置を安定して製造することが容易ではないという問題があった。

そこで、本発明は、上記した問題を解決するためになされたもので、実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減可能な半導体装置でありながら、アバランシェ降伏時における電流密度が低くならずに過電圧保護機能が低下することがなく、かつ、半導体装置を安定して製造することが容易な半導体装置を提供することを目的とする。

［１］本発明の半導体装置は、ｎ−型半導体領域と、前記ｎ−型半導体領域の表面の所定領域に形成されたｐ型アノード領域と、前記ｎ−型半導体領域の表面において、前記ｎ−型半導体領域と前記ｐ型アノード領域との境界部分が必ず含まれるように、かつ、前記ｐ型アノード領域よりも浅く形成された環状のｎ＋型カソード領域と、前記ｐ型アノード領域の表面において、平面視で前記ｎ＋型カソード領域の内周側に、かつ、前記ｐ型アノード領域よりも浅く形成されたｐ＋型アノード領域と、前記ｎ−型半導体領域の表面において、前記ｎ＋型カソード領域の底面のうち平面視で前記ｐ型アノード領域の内部にある部分の少なくとも一部が含まれ、かつ、前記ｎ＋型カソード領域の内周側周縁部が少なくとも含まれないように、かつ、前記ｎ＋型カソード領域よりも深く形成され、かつ、前記ｎ＋型カソード領域が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視で前記ｐ型アノード領域の外周縁に沿って環状に形成された第２のｐ型アノード領域とを備えることを特徴とする。

［２］本発明の半導体装置においては、前記ｐ型アノード領域の不純物濃度をＮ１とし、前記ｎ＋型カソード領域の不純物濃度をＮ２とし、前記第２のｐ型アノード領域の不純物濃度をＮ３としたとき、「（１／１０）×Ｎ１」≦「Ｎ３」≦「（１／２）×Ｎ２」の関係を満たすことが好ましい。

［３］本発明の半導体装置においては、前記第２のｐ型アノード領域は、平面視で前記ｐ型アノード領域の内周側から外周側にかけて形成されていることが好ましい。

［４］本発明の半導体装置においては、前記ｎ＋型カソード領域は、前記ｎ−型半導体領域の表面に露出している部分を有することが好ましい。

［５］本発明の半導体装置は、前記ｎ−型半導体領域の表面を覆うように形成された酸化膜と、前記酸化膜上に互いに離隔して形成されたカソード電極及びアノード電極とをさらに備え、前記カソード電極は、前記酸化膜に設けられた複数の開口部を介して前記ｎ＋型カソード領域に接続され、前記アノード電極は、前記酸化膜に設けられた複数の開口部を介して前記ｐ＋型アノード領域に接続されていることが好ましい。

本発明の半導体装置によれば、ｎ＋型カソード領域の底面のうち平面視でｐ型アノード領域の内部にある部分の少なくとも一部が含まれ、かつ、ｎ＋型カソード領域の内周側周縁部が少なくとも含まれないように、かつ、ｎ＋型カソード領域よりも深く形成され、かつ、ｎ＋型カソード領域が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視でｐ型アノード領域の外周縁に沿って環状に形成された第２のｐ型アノード領域を備えることから、ｐ型アノード領域と第２のｐ型アノード領域とが重畳する部分は、ｐ型アノード領域よりもｐ型不純物濃度が高くなる。このため、アバランシェ降伏は、半導体基体の表面近傍ではなく、半導体基体の内部で（ｎ＋型カソード拡散層と第２のｐ型アノード領域との接合面において）生じることとなる。その結果、ｎ−型半導体領域表面の酸化膜に、アバランシェ降伏による電荷が移動し難くなり、従来の半導体装置８００や従来の半導体装置９００の場合と同様に、電荷の移動による影響を低減することができ、もって実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減することができる。

また、本発明の半導体装置によれば、ｎ＋型カソード領域の底面のうち平面視でｐ型アノード領域の内部にある部分の少なくとも一部が含まれ、かつ、ｎ＋型カソード領域の内周側周縁部が少なくとも含まれないように、かつ、ｎ＋型カソード領域よりも深く形成され、かつ、ｎ＋型カソード領域が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視でｐ型第１アノード領域の外周縁に沿って環状に形成された第２のｐ型アノード領域を備えることから、アバランシェ降伏時にｐ型アノード領域の周縁部に形成された環状のｎ＋型カソード領域の底面を介して電流が流れるようになる。また、ｐ型アノード領域の底面側の実質厚さが薄くなることに起因して電流経路が薄くなることがなくなる。このため、従来の半導体装置８００や従来の半導体装置９００よりも電流経路を広くすることができるようになり、アバランシェ降伏時における電流密度が低くならずに過電圧保護機能が低下することのない半導体装置となる。

また、本発明の半導体装置によれば、従来の半導体装置９００の場合のようにイオン注入法によりｎ型不純物をｐ型アノード領域の表面側から当該ｐ型アノード領域の表面近傍に導入することによってｎ＋型カソード領域の周縁部にｐ型不純物の濃度が低い領域を作るのではなく、イオン注入法によりｐ型不純物をｐ型アノード領域の表面側から当該ｐ型アノード領域の底面を超える深さまで導入することによってｎ＋型カソード領域の底面部にｐ型不純物の濃度が高い領域を作り、もって、アバランシェ降伏を半導体基体の内部で起こさせることが可能となるため、精密なイオン注入技術が必要なくなるため、半導体装置を安定して製造することが可能となる。

その結果、本発明の半導体装置は、実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減可能な半導体装置でありながら、アバランシェ降伏時における電流密度が低くならずに過電圧保護機能が低下することがなく、かつ、半導体装置を安定して製造することが容易な半導体装置となる。

図１は、実施形態に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’断面図である。なお、図１中、矢印は、アバランシェ降伏時に流れる電流を模式的に示す。また、図１（ａ）中、酸化膜１４０、１４１の図示は省略し、開口部１４２，１４３のみ破線で図示する。 図２は、第１変形例に係る半導体装置１０１の要部断面図である。 図３は、第２変形例に係る半導体装置１０２の要部断面図である。 図４は、第３変形例に係る半導体装置１０３の要部断面図である。 図５は、第４変形例に係る半導体装置１０４の要部断面図である。 図６は、従来の半導体装置８００を説明するために示す図である。図６（ａ）は半導体装置８００の平面図であり、図６（ｂ）は図６（ａ）のＡ−Ａ’断面図である。なお、図６中、矢印は、アバランシェ降伏時に流れる電流を模式的に示す。また、図６（ａ）中、酸化膜８４０、８４１の図示は省略し、開口部８４２，８４３，８４４のみ破線で図示する。 図７は、従来の半導体装置９００を説明するために示す図である。図７（ａ）は半導体装置９００の平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ’断面図である。なお、図７中、矢印は、アバランシェ降伏時に流れる電流を模式的に示す。また、図７（ａ）中、酸化膜９４０、９４１の図示は省略し、開口部９４２，９４３のみ破線で図示する。

以下、本発明の半導体装置を図に示す実施形態に基づいて説明する。

［実施形態］
実施形態に係る半導体装置１００は、ツェナーダイオードであり、図１に示すように、ｎ−型半導体領域１２０と、ｎ−型半導体領域１２０の表面の所定領域に形成されたｐ型アノード領域１３０と、ｎ−型半導体領域１２０の表面において、ｎ−型半導体領域１２０とｐ型アノード領域１３０との境界部分が必ず含まれるように、かつ、ｐ型アノード領域１３０よりも浅く形成された環状のｎ＋型カソード領域１２１と、ｐ型アノード領域１３０の表面において、平面視でｎ＋型カソード領域１２１の内周側に、かつ、ｐ型アノード領域１３０よりも浅く形成されたｐ＋型アノード領域１３１と、ｎ−型半導体領域１２０の表面において、ｎ＋型カソード領域１２１の底面のうち平面視でｐ型アノード領域１３０の内部にある部分の少なくとも一部が含まれ、かつ、ｎ＋型カソード領域１２１の内周側周縁部が少なくとも含まれないように、かつ、ｎ＋型カソード領域１２１よりも深く形成され、かつ、ｎ＋型カソード領域１２１が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視でｐ型アノード領域１３０の外周縁に沿って環状に形成された第２のｐ型アノード領域１３２とを備える。

ｎ−型半導体領域１２０の不純物濃度は例えば１Ｅ１５ｃｍ^−３であり、ｎ−型半導体領域１２０の深さは例えば１０μｍである。また、ｐ型アノード領域１３０の不純物濃度は例えば５Ｅ１８ｃｍ^−３であり、ｐ型アノード領域１３０の深さは例えば３μｍである。また、ｐ＋型アノード領域１３１の不純物濃度は例えば２Ｅ１９ｃｍ^−３であり、ｐ＋型アノード領域１３１の深さは例えば１μｍである。また、第２のｐ型アノード領域１３２の不純物濃度は例えば５Ｅ１８ｃｍ^−３であり、第２のｐ型アノード領域１３２の深さは例えば４μｍである。また、ｎ＋型カソード領域１２１の不純物濃度は例えば２Ｅ１９ｃｍ^−３であり、ｎ＋型カソード領域１２１の深さは例えば１μｍである。なお、ｐ型アノード領域１３０と第２のｐ型アノード領域１３２とが重畳した部分の不純物濃度は例えば１Ｅ１９ｃｍ^−３である。なお、本明細書において、ある領域の不純物濃度とは、当該ある領域に元来含まれる不純物の不純物濃度のことをいう。従って、第２のｐ型アノード領域１３２の不純物濃度とは、第２のｐ型アノード領域１３２に元来含まれるｐ型不純物の不純物濃度のことをいい、第２のｐ型アノード領域１３２とｐ型アノード領域１３０とが重畳した部分の不純物濃度のことはいわないこととする。

実施形態に係る半導体装置１００は、ｐ−型半導体基板１１１（不純物濃度：例えば１．５Ｅ１４ｃｍ^−３）、ｎ＋型埋め込み拡散領域１１２（不純物濃度：例えば２Ｅ１９ｃｍ^−３）、ｐ＋型埋め込み拡散領域１１３（不純物濃度：例えば２Ｅ１９ｃｍ^−３）、ｐ＋型半導体分離領域１１４（不純物濃度：例えば２Ｅ１９ｃｍ^−３）及びｎ−型半導体領域１２０（不純物濃度：例えば１Ｅ１５ｃｍ^−３）を有する半導体基体１１０に、イオン注入法その他の公知の半導体製造プロセスを用いて形成されている。ｐ＋型埋め込み拡散領域１１３及びｐ＋型半導体分離領域１１４はこれら２つの領域で素子分離領域を形成する。このため、半導体基体１１０に、図示を省略する電気回路を別途形成しても、当該電気回路とツェナーダイオードとは電気的に分離された状態となる。

半導体基体１１０は、ｐ−型半導体基板１１１の表面所定部分に、ｎ型不純物及びｐ型不純物をイオン注入した後エピタキシャル成長法によりｎ型シリコンからなるｎ−型半導体領域１２０を形成しその後、ｎ−型半導体領域１２０の表面にｐ型不純物をイオン注入することにより形成することができる。

第２のｐ型アノード領域１３２の不純物濃度は、ｐ型アノード領域１３０の不純物濃度と全く同じにする必要はないが、以下の条件を満たすことが好ましい。すなわち、ｐ型アノード領域１３０の不純物濃度をＮ１とし、ｎ＋型カソード領域１２１の不純物濃度をＮ２とし、第２のｐ型アノード領域１３２の不純物濃度をＮ３としたとき、「（１／１０）×Ｎ１」≦「Ｎ３」≦「（１／２）×Ｎ２」の関係を満たすことが好ましい。

「Ｎ３」≧「（１／１０）×Ｎ１」としたのは、「Ｎ３」＜「（１／１０）×Ｎ１」とした場合には、ｐ型アノード領域１３０と第２のｐ型アノード領域１３２とが重畳する部分の不純物濃度と、ｐ型アノード領域１３０の不純物濃度との差が小さくなり、アバランシェ降伏が半導体基体１１０の表面近傍で起こる可能性が出てくるからである。一方、「Ｎ３」≦「（１／２）×Ｎ２」としたのは、「Ｎ３」＞「（１／２）×Ｎ２」とした場合には、ｎ＋型カソード領域の不純物濃度が低下して、その部分の抵抗が大きくなり好ましくないからである。これらの観点に鑑みれば、「（１／５）×Ｎ１」≦「Ｎ３」≦「（１／５）×Ｎ２」の関係を満たすことがより一層好ましい。

実施形態に係る半導体装置１００においては、図１（ｂ）に示すように、第２のｐ型アノード領域１３２は、平面視でｐ型アノード領域１３０の内周側から外周側にかけて形成されている。

実施形態に係る半導体装置１００においては、図１（ｂ）に示すように、第２のｐ型アノード領域１３２は、ｐ型アノード領域１３０の深さよりも深く形成されている。

実施形態に係る半導体装置１００においては、図１（ｂ）に示すように、ｎ＋型カソード領域１２１は、ｎ−型半導体領域１２０の表面に露出している部分を有する。

実施形態に係る半導体装置１００は、ｎ−型半導体領域１２０の表面を覆うように形成された酸化膜１４１と、酸化膜１４１上に互いに離隔して形成されたカソード電極（図示せず）及びアノード電極（図示せず）とをさらに備え、カソード電極は、酸化膜１４１に設けられた複数の開口部１４２を介してｎ＋型カソード領域１２１に接続され、アノード電極は、酸化膜１４１に設けられた複数の開口部１４３を介してｐ＋型アノード領域１３１に接続されている（図１参照。）。酸化膜１４１の膜厚は例えば０．０７μｍである。

以上のように構成された、実施形態に係る半導体装置１００によれば、ｎ＋型カソード領域１２１の底面のうち平面視でｐ型アノード領域１３０の内部にある部分の少なくとも一部が含まれ、かつ、ｎ＋型カソード領域１２１の内周側周縁部が少なくとも含まれないように、かつ、ｎ＋型カソード領域１２１よりも深く形成され、かつ、ｎ＋型カソード領域１２１が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視でｐ型アノード領域１３０の外周縁に沿って環状に形成された第２のｐ型アノード領域１３２を備えることから、ｐ型アノード領域１３０と第２のｐ型アノード領域１３２とが重畳する部分は、ｐ型アノード領域１３０よりもｐ型不純物濃度が高くなる。このため、アバランシェ降伏は、半導体基体１１０の表面近傍ではなく、半導体基体１１０の内部で（ｎ＋型カソード領域１２１と第２のｐ型アノード領域１３２との接合面において）生じることとなる。その結果、ｎ−型半導体領域１２０表面の酸化膜１４１に、アバランシェ降伏による電荷が移動し難くなり、従来の半導体装置８００や従来の半導体装置９００の場合と同様に、電荷の移動による影響を低減することができ、もって実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減することができる。

また、実施形態に係る半導体装置１００によれば、ｎ＋型カソード領域１２１の底面のうち平面視でｐ型アノード領域１３０の内部にある部分の少なくとも一部が含まれ、かつ、ｎ＋型カソード領域１２１の内周側周縁部が少なくとも含まれないように、かつ、ｎ＋型カソード領域１２１よりも深く形成され、かつ、ｎ＋型カソード領域１２１が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視でｐ型アノード領域１３０の外周縁に沿って環状に形成された第２のｐ型アノード領域１３２を備えることから、アバランシェ降伏時にｐ型アノード領域１３０の周縁部に形成された環状のｎ＋型カソード領域１２１の底面を介して電流が流れるようになる。また、ｐ型アノード領域１３０の底面側の実質厚さが薄くなることに起因して電流経路が薄くなることがなくなる。このため、従来の半導体装置８００や従来の半導体装置９００よりも電流経路を広くすることができるようになり、アバランシェ降伏時における電流密度が低くならずに過電圧保護機能が低下することのない半導体装置となる。

また、実施形態に係る半導体装置１００によれば、従来の半導体装置９００の場合のようにイオン注入法によりｎ型不純物をｐ型アノード領域９３０の表面側から当該ｐ型アノード領域９３０の表面近傍に導入することによってｎ＋型カソード領域９２１の周縁部にｐ型不純物の濃度が低い領域を作るのではなく、イオン注入法によりｐ型不純物をｐ型アノード領域１３０の表面側から当該ｐ型アノード領域１３０の底面を超える深さまで導入することによってｎ＋型カソード領域１２１の底面部にｐ型不純物の濃度が高い領域を作り、もって、アバランシェ降伏を半導体基体１１０の内部で起こさせることが可能となるため、精密なイオン注入技術が必要なくなるため、半導体装置を安定して製造することが可能となる。

その結果、実施形態に係る半導体装置１００は、実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減可能な半導体装置でありながら、アバランシェ降伏時における電流密度が低くならずに過電圧保護機能が低下することがなく、かつ、半導体装置を安定して製造することが容易な半導体装置となる。

また、実施形態に係る半導体装置１００によれば、以下のような効果も得られる。
すなわち、実施形態に係る半導体装置１００によれば、ｐ型アノード領域１３０の不純物濃度をＮ１とし、ｎ＋型カソード領域１２１の不純物濃度をＮ２とし、第２のｐ型アノード領域１３２の不純物濃度をＮ３としたとき、「（１／１０）×Ｎ１」≦「Ｎ３」≦「（１／２）×Ｎ２」の関係を満たすこととした場合には、アバランシェ降伏が半導体基体１１０の表面近傍で起こる可能性が極めて小さくなり、かつ、ｎ＋型カソード領域１２１の不純物濃度が低下して、その部分の抵抗が大きくなることがなくなる。

また、実施形態に係る半導体装置１００によれば、第２のｐ型アノード領域１３２が、平面視でｐ型アノード領域１３０の内周側から外周側にかけて形成されていればよいことから、第２のｐ型アノード領域を形成する際のイオン注入を比較的ラフな条件（位置精度）で行うことができる。

また。実施形態に係る半導体装置１００によれば、ｎ＋型カソード領域１２１が、ｎ−型半導体領域１２０の表面に露出している部分を有することから、ｎ＋型カソード領域１２１がｎ−型半導体領域１２０のコンタクト領域としても機能するため、従来の半導体装置８００の場合のように別途ｎ−型半導体領域１２０のコンタクト領域を設ける必要がなくなり、半導体装置の面積を小さくすることができる。

実施形態に係る半導体装置１００は、カソード電極は、酸化膜１４１に設けられた複数の開口部１４２を介してｎ＋型カソード領域１２１に接続され、アノード電極は、酸化膜１４１に設けられた複数の開口部１４３を介してｐ＋型アノード領域１３１に接続されていることから、このような構成によっても、電流経路を広くすることができる。

［変形例］
第１変形例〜第４変形例に係る半導体装置１０１〜１０４は、基本的には実施形態に係る半導体装置１００と同様の構成を有するが、第２のｐ型アノード領域１３２の構成が実施形態に係る半導体装置１００の場合とは異なる。すなわち、第１変形例に係る半導体装置１０１は、図２に示すように、第２のｐ型アノード領域１３２がｐ型アノード領域１３０と同じ深さに形成されている。また、第２変形例に係る半導体装置１０２は、図３に示すように、第２のｐ型アノード領域１３２がｐ型アノード領域１３０よりも浅い深さに形成されている。また、第３変形例に係る半導体装置１０３は、図４に示すように、第２のｐ型アノード領域１３２が、外周端がｐ型アノード領域１３０の外周端と重なるように形成されている。また、第４変形例に係る半導体装置１０４は、図５に示すように、第２のｐ型アノード領域１３２が、外周端がｐ型アノード領域１３０の外周端よりも内周側になるように形成されている。

このように、第１変形例〜第４変形例に係る半導体装置１０１〜１０４は、第２のｐ型アノード領域１３２の構成が実施形態に係る半導体装置１００の場合とは異なるが、実施形態に係る半導体装置１００の場合と同様に、ｎ＋型カソード領域の底面のうち平面視でｐ型アノード領域の内部にある部分の少なくとも一部が含まれ、かつ、ｎ＋型カソード領域の内周側周縁部が少なくとも含まれないように、かつ、ｎ＋型カソード領域よりも深く形成され、かつ、ｎ＋型カソード領域が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視でｐ型アノード領域の外周縁に沿って環状に形成された第２のｐ型アノード領域を備えることから、実施形態に係る半導体装置１００の場合と同様に、実使用時にツェナーダイオードの逆降伏電圧が経時変動するという問題を軽減可能な半導体装置でありながら、アバランシェ降伏時における電流密度が低くならずに過電圧保護機能が低下することがなく、かつ、半導体装置を安定して製造することが容易な半導体装置となる。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

（１）上記実施形態においては、半導体基体として、エピタキシャル法によって作製した半導体基体を用いたが、本発明はこれに限定されるものではない。例えば、半導体基体として、貼り付け法によって作製した半導体基体を用いてもよい。

１００，８００，９００…半導体装置、１１０，８１０，９１０…半導体基体、１１１，８１１，９１１…ｐ−型半導体基板、１１２，８１２，９１２…ｎ＋型埋め込み拡散領域、１１３，８１３，９１３…ｐ＋型埋め込み拡散領域、１１４，８１４，９１４…ｐ＋型半導体分離領域、１２０，８２０，９２０…ｎ−型半導体領域、１２１，８１２，９１２…ｎ＋型カソード領域、１２２，８２２、９２２…ｎ＋型コンタクト領域、１３０，８３０，９３０…ｐ型アノード領域、１３１，８３１，９３１…ｐ＋型アノード領域、１３２，８３２…第２のｐ型アノード領域、１４０，１４１，８４０，８４１，９４０，９４１…酸化膜、１４２，１４３，８４２，８４３、９４２，９４３…開口部、９３２…ｐ−型表面降伏防止領域

Claims (5)

1. ｎ−型半導体領域と、
   前記ｎ−型半導体領域の表面の所定領域に形成されたｐ型アノード領域と、
   前記ｎ−型半導体領域の表面において、前記ｎ−型半導体領域と前記ｐ型アノード領域との境界部分が必ず含まれるように、かつ、前記ｐ型アノード領域よりも浅く形成された環状のｎ＋型カソード領域と、
   前記ｐ型アノード領域の表面において、平面視で前記ｎ＋型カソード領域の内周側に、かつ、前記ｐ型アノード領域よりも浅く形成されたｐ＋型アノード領域と、
   前記ｎ−型半導体領域の表面において、前記ｎ＋型カソード領域の底面のうち平面視で前記ｐ型アノード領域の内部にある部分の少なくとも一部が含まれ、かつ、前記ｎ＋型カソード領域の内周側周縁部が少なくとも含まれないように、かつ、前記ｎ＋型カソード領域よりも深く形成され、かつ、前記ｎ＋型カソード領域が含有するｎ型不純物よりも低濃度のｐ型不純物を含有し、かつ、平面視で前記ｐ型アノード領域の外周縁に沿って環状に形成された第２のｐ型アノード領域とを備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ｐ型アノード領域の不純物濃度をＮ１とし、前記ｎ＋型カソード領域の不純物濃度をＮ２とし、前記第２のｐ型アノード領域の不純物濃度をＮ３としたとき、「（１／１０）×Ｎ１」≦「Ｎ３」≦「（１／２）×Ｎ２」の関係を満たすことを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第２のｐ型アノード領域は、平面視で前記ｐ型アノード領域の内周側から外周側にかけて形成されていることを特徴とする半導体装置。
4. 請求項１〜３のいずれかに記載の半導体装置において、
   前記ｎ＋型カソード領域は、前記ｎ−型半導体領域の表面に露出している部分を有することを特徴とする半導体装置。
5. 請求項１〜４のいずれかに記載の半導体装置において、
   前記半導体装置は、
   前記ｎ−型半導体領域の表面を覆うように形成された酸化膜と、
   前記酸化膜上に互いに離隔して形成されたカソード電極及びアノード電極とをさらに備え、
   前記カソード電極は、前記酸化膜に設けられた複数の開口部を介して前記ｎ＋型カソード領域に接続され、
   前記アノード電極は、前記酸化膜に設けられた複数の開口部を介して前記ｐ＋型アノード領域に接続されていることを特徴とする半導体装置。

Images