JP5306016B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特にプレーナジャンクション構造の半導体装置に関するものである。

プレーナジャンクション構造の半導体装置が特許文献１にツェナーダイオードとして開示されている。この従来の半導体装置３００を図８を用いて説明すると、第１導電型であるｎ型の半導体基体３１０の表面近傍に第２導電型であるｐ型の第２半導体領域（アノード）３６０と、半導体基体３１０より高濃度の第１導電型であるｎ型の第１半導体領域（カソード）３７０とを備えている。

半導体基体３１０の表面には、絶縁膜としての酸化膜３３０が形成されており、該酸化膜３３０に設けられたコンタクトホールが設けられている。第２半導体領域３６０上に設けられたコンタクトホールを介して、第２半導体領域３６０にアノード電極３６１が電気的に接続され、当該第１半導体領域３６０上に設けられたコンタクトホールを介して、当該第１半導体領域３６０にアノード電極３６０が電気的に接続されている。

第１半導体領域３７０は、濃度の異なる２つの領域を有しており、具体的には濃度の高いｎ型の低抵抗領域３７２と、該低抵抗領域３７２より濃度の低いｎ型の表面降伏防止領域３７３とを有しており、該表面降伏防止領域３７３が低抵抗領域３７２の周縁の一部を覆う構造を成しており、具体的には低抵抗領域３７２の一端の側面とその側面に連なる底面の一部が表面降伏防止領域３７３によって覆われている。

従って表面降伏防止領域３７３は、半導体基体３１０の表面において低抵抗領域３７２と第２半導体領域３６０とのジャンクションを阻む位置に設けられ、これによりアバランシェ降伏は半導体基体３１０の表面近傍で生じることなく、高濃度の低抵抗領域３７２と第２半導体領域３６０とのジャンクションである低抵抗領域３７２の底部でアバランシェ降伏させることができる。
従って、半導体基体３１０表面の酸化膜３３０に、アバランシェ降伏による電荷が移動し難く、電荷の移動による影響を低減することができ、もってツェナー電圧の安定化を図ることができる。

また、図９および図１０に示すようなプレーナジャンクション構造の半導体装置４００が知られている。
この半導体装置は、第１導電型であるｎ型の半導体基体４１０と、該半導体基体４１０の表面に設けられた絶縁膜としての酸化膜４３０と、ｎ型の半導体基体４１０の表面近傍に該半導体基体４１０より高濃度のｎ型の第１半導体領域（カソード）４７０と、ｎ型の半導体基体４１０の表面近傍に第２導電型であるｐ型の第２半導体領域（アノード）４６０と、を備えており、前記第１半導体領域４７０を覆うように第２半導体領域４６０が設けられている。

酸化膜４３０には、複数のコンタクトホールが設けられており、該コンタクトホールを介して図示省略の電極が第２半導体領域４６０や第１半導体領域４７０と電気的に接続されており、これらの電極は酸化膜４３０上に延在するように形成される（図示省略）。

第２半導体領域４６０は、複数の濃度の異なる領域を有しており、所定の濃度の電流経路領域４６１と、該電流経路領域４６１より高濃度の内部降伏誘因領域４６２と、同様に高濃度の低抵抗領域４６３とを有している。

具体的には、内部降伏誘因領域４６２は第１半導体領域４７０底面の一部に接し該第１半導体領域４７０の側面の周縁には接していない。低抵抗領域４６３は、半導体基体４１０の表面において、第１半導体領域４７０と所定の間隔を有した位置に設けられており、電流経路領域４６１は、第１半導体領域４７０、内部降伏誘引４６２および低抵抗領域４６３を覆うように設けられている。

よって、アバランシェ降伏（以降、単に降伏と称する）は半導体基体４１０の表面近傍で生じることはなく、高濃度の内部降伏誘因領域４６２と第１半導体領域４７０とのジャンクション、すなわち該第１半導体領域４７０の底部で降伏が生じる。従って、酸化膜４３０に、アバランシェ降伏による電荷が移動し難く、電荷の移動による影響を低減することができ、もってツェナー電圧の安定化を図ることができる。

次に降伏時の電流の経路を説明する。
特許文献１では、降伏時に流れる電流は第２半導体領域３６０において表面降伏防止領域３７３の底部を迂回して流れる。

また図９および図１０に示す従来の半導体装置４００では、半導体基体４１０表面において所定の深さで降伏する。すなわち、第１半導体領域４７０の底面に設けられた内部降伏誘因領域４６２と第１半導体領域４７０のジャンクションで降伏し、該降伏点から電流が内部降伏誘因領域４６２を伝って低抵抗領域４６３へ流れる。

ところで、低抵抗領域４６３は、半導体基体４１０の表面での電荷等の影響を防止すべく、内部降伏誘因領域４６２と所定の間隔を有している。従って、降伏時に流れる電流は、前記した離間間隔によって経路が長くなる。

よって、これら従来の半導体装置は降伏時の電流が流れる距離が長く、長い電流経路によって抵抗が増え、もって電流密度を大きくできないという問題があった。

特開平６−２７５８５１

従って、本発明は上記した課題に鑑みてなされたものであり、本発明の目的は降伏時の電流の経路を短くして電流密度を高くすることが出来ると共に、降伏時の電圧変動を防止し得る半導体装置を提供することにある。

第１導電型の半導体基体の表面近傍に、該半導体基体より高い不純物濃度の第１導電型の第１半導体領域および該第１半導体領域に隣接する第２導電型で所定の不純物濃度の領域を有する第２半導体領域を備えたプレーナジャンクション構造の半導体装置において、第２半導体領域は、所定の不純物濃度よりも高い不純物濃度で半導体基体の表面から所定の深さに形成された低抵抗領域と、所定の不純物濃度よりも低い純物濃度で前記低抵抗領域の周縁で第１半導体領域との間に形成された表面降伏防止領域と、所定の不純物濃度で、表面降伏防止領域および前記低抵抗領域に接する電流経路領域と、を有し、第１半導体領域は、当該領域の底部において電流経路領域の周縁が接しており、平面視において、前記第１半導体領域および前記低抵抗領域が間隔を有して対向するストライプ状に形成され、前記第１半導体領域および前記低抵抗領域間に表面降伏防止領域が形成されており、前記ストライプの対向している間における断面視において、前記表面降伏防止領域が前記第１半導体領域の底部に接し、前記電流経路領域が前記第１半導体領域の底面および前記低抵抗領域の底面に亘って前記表面降伏防止領域を囲むように接しており、前記ストライプの終端における断面視において、前記半導体基体内部では、前記第１半導体領域が前記電流経路領域の周縁に接することなく、前記電流経路領域が表面降伏防止領域に接することを特徴とする。

低抵抗領域が、表面降伏防止領域よりも浅く形成してもよい。
低抵抗領域が、表面降伏防止領域よりも深い位置まで形成してもよい。
電流経路領域は、表面降伏防止領域を取囲むように形成してもよい。
低抵抗領域の周縁は前記表面降伏防止領域によって取囲まれ、当該表面降伏防止領域は前記電流経路領域によって取囲まれるように形成してもよい。

半導体基体には、電気回路が構成されており、該電気回路のためのサブ電位と前記第１半導体領域のための電位とを共通に用いてもよい。

本発明の半導体装置は、第２半導体領域内に３種類の濃度の異なる半導体領域を有しており、この中の低濃度の表面降伏防止領域が半導体基体の表面での降伏を避けている。そして、降伏時の電流は、所定不純物濃度の電流経路領域と第１半導体領域の底部との接合から、前記電流経路領域内を最短経路の前記表面降伏防止領域の底面に沿って通り近接する低抵抗領域に流れる。
これにより、降伏時の電流経路を短くすることが出来るため、高い電流密度が得られると共に、降伏時の電流が半導体基体の表面を保護する酸化膜に注入されることが避けられ酸化膜中の電荷の影響によるツェナー電圧の経時変化を防止できる。

実施例１の半導体装置１００の酸化膜の記載を割愛した平面図である。 実施例１の半導体装置１００の（図１に示すＡ−Ａ´）断面図である。 実施例２の半導体装置２００の素子分離領域および酸化膜の記載を割愛した平面図である。 実施例２の半導体装置２００の（図３に示すＡ−Ａ´）断面図である。 実施例２の半導体装置２００の（図３に示すＢ−Ｂ´）断面図である。 実施例２の半導体装置２００の（図３に示すＣ−Ｃ´）断面図である。 実施例２の半導体装置２００の（図３に示すＤ−Ｄ´）断面図である。 特許文献１の半導体装置３００（ツェナーダイオード）の断面図である。 従来の半導体装置４００の平面図である。 従来の半導体装置４００の（図９に示すＡ−Ａ´）断面図である。

以下、図面を用いて、本発明の印刷装置の実施の形態を詳細に説明するが、以下の説明では、各実施の形態に用いる図面について同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。

[実施例１]
本発明の半導体装置１００は、ツェナーダイオードであり、図１および図２に示すように導電型が第２導電型（ｐ型）のｐ型半導体基板１２１上にｐ型不純物および第１導電型（ｎ型）不純物を拡散し、その後更にｎ型不純物をエピタキシャル成長により積層させた半導体基体１２０に形成されている。

ここで、半導体基体１２０の構成を詳細に説明する。
半導体基体１２０は、ｐ型半導体基板１２１上に濃度の異なるｎ型不純物導入されており、（例えば濃度が１．５Ｅ１４ｃｍ^−３の）ｐ型半導体基板１２１から近い順に高濃度（例えば２Ｅ１９ｃｍ^−３）の下層ｎ型半導体領域１２２および低濃度（例えば１Ｅ１５ｃｍ^−３）の上層ｎ型半導体領域１２３が形成されている。

下層ｎ型半導体領域１２２および上層ｎ型半導体領域１２３には、当該領域の外周に素子分離領域１２４が形成されている。

素子分離領域１２４は、濃度の異なる複数の領域で形成されており、高濃度（例えば１Ｅ１８ｃｍ^−３）のｐ型半導体埋め込み領域１２５と、該ｐ型半導体埋め込み領域１２５上に設けられ、該ｐ型半導体埋め込み領域１２５よりも高濃度（例えば２Ｅ１９ｃｍ^−３）のｐ型半導体分離領域１２６とで形成されている。

半導体装置１００は、ｐ型半導体基板１２１上に素子分離領域１２４および下層ｎ型半導体領域１２２を設けることにより、ｐ型半導体基板１２１上に図示省略の電気回路（電気素子）を形成しても、該電気回路と電気的に分離させることができる。

また、上層ｎ型半導体領域１２３とｐ型半導体分離領域１２６の表面には酸化膜１３１が例えば厚さ０．６μｍで形成されており、該酸化膜１３１により表面保護と絶縁耐圧の向上が図られている。

次に、上層ｎ型半導体領域１２３の表面近傍に形成する本発明の特徴的な構成を詳細に説明する。
上層ｎ型半導体領域１２３の表面近傍には、図１および図２に示すように上層ｎ型半導体領域１２３より高い不純物濃度（例えば２Ｅ１９ｃｍ^−３）のｎ型の第１半導体領域１６０と、該第１半導体領域１６０に隣接して取り囲まれたｐ型の第２半導体領域１７０を備えている。第１半導体領域１６０はカソード、第２半導体領域１７０はアノードとしてそれぞれ機能し、これら第１半導体領域１６０および第２半導体領域１７０によって、プレーナジャンクションを形成している。

第２半導体領域１７０は、３種類の濃度の異なる半導体領域で構成されている。すなわち、第２半導体領域１７０は、所定濃度（例えば５Ｅ１８ｃｍ^−３）の電流経路領域１７３と、該電流経路領域１７３より高濃度（例えば１Ｅ１９ｃｍ^−３から１Ｅ２０ｃｍ^−３）の低抵抗領域１７１と、前記電流経路領域１７３より低濃度（例えば１Ｅ１８ｃｍ^−３から４Ｅ１８ｃｍ^−３）の表面降伏防止領域１７２とで構成されている。

低抵抗領域１７１は、上層ｎ型半導体領域１２３の表面から所定の深さ（例えば深さ３μｍ）に亘って形成されている。表面降伏防止領域１７２は、上層ｎ型半導体領域１２３の表面から低抵抗領域１７１よりも浅く（例えば深さ２μｍ）形成されており、上層ｎ型半導体領域１２３の表面において低抵抗領域１７１および第１半導体領域（例えば深さ１μｍ）との間に接するように形成されている。

電流経路領域１７３は、低抵抗領域１７１および表面降伏防止領域１７２を取囲むと共に、周縁が第１半導体領域１６０の底部に接するように形成されている。

また、低抵抗領域１７１の表面の一部から第１半導体領域１６０の表面の一部に亘って酸化膜１３２（例えば厚さ０．０７μｍ）が表面保護と絶縁耐圧のために形成されている。

更に、低抵抗領域１７１の表面には、アノード電極が設けられており、また、第１半導体領域１６０の表面には、カソード電極が設けられる。

本発明の半導体装置１００は、図１および図２に示す平面図に示すように、ｐ型半導体分離領域１２６によって上層ｎ型半導体領域１２３が取り囲まれており、該上層ｎ型半導体領域１２３によって、第１半導体領域１６０が取り囲まれており、該第１半導体領域１６０によって表面降伏防止領域１７２が囲まれており、該表面降伏防止領域１７２によって低抵抗領域１７１が囲まれている。尚、図２において、前記した酸化膜１３１および１３２やアノード電極およびカソード電極の記載は省略されている。

次に、本発明の半導体装置１００の降伏時の動作を説明する。
カソード電極には、プラスの電圧を印加し、アノード電極は接地する。
この状態では、表面降伏防止領域１７２をアノードとし第１半導体領域１６０をカソードとする第１のジャンクションと、電流経路領域１７３をアノードとし第１半導体領域１６０をカソードとする第２のジャンクションとに逆方向電圧が印加される。

前記ふたつのジャンクションは、電気的に並列であるので同じ電圧が印加される。
しかし、一方のアノードである表面降伏防止領域１７２の不純物濃度と、他方のアノードである電流経路領域１７３の不純物濃度との差によってそれぞれのジャンクションに広がる空乏層に生じる電界強度が異なってくる。これは、空乏層に生じる電界強度が半導体の不純物濃度に反比例することによる。

一般にジャンクションに逆方向電圧が印加された時の降伏する電圧は、ジャンクションに生じる電界強度が後述する臨界電界強度に達することにより降伏現象が引起こされて決定される。

降伏現象の詳細を以下に説明する。
電子と正孔が高い電界により運動エネルギを得て半導体原子間の結合から離れ別の電子と正孔の対を発生する。更には、運動エネルギを得た電子が衝突することより伝導帯に電子を送り込み電流を生じ、同時に新たな電子と正孔の対ができることになる。
この現象が連続して生じることをアバランシェ降伏と呼び、連続して現象が生じる電界が臨界電界強度と呼ばれている。

本発明の場合は、電流経路領域１７３をアノードとし第１半導体領域１６０をカソードとする第２のジャンクションが第１のジャンクションより低い電圧で臨界電界強度に達する。

これは、第２のジャンクションを構成する電流経路領域１７３の不純物の濃度が、第１のジャンクションを構成する表面降伏防止領域１７２の不純物濃度より高いことによる。

ところで、本発明の半導体装置１００は、第１のジャンクションを構成する表面降伏防止領域１７２が上層ｎ型半導体領域１２３の表面において低抵抗領域１７１と第１半導体領域１６０との間に接するように形成されており、更に電流経路領域１７３が低抵抗領域１７１および表面降伏防止領域１７２を取囲むと共に周縁が第１半導体領域１６０の底部に接するように形成されている。

つまり、第２のジャンクションを構成する電流経路領域１７３は、第１半導体領域１６０、低抵抗領域１７１、表面降伏防止領域１７２によって上層ｎ型半導体領域１２３の表面に形成されない。

従って、第２のジャンクションが上層ｎ型半導体領域１２３表面に形成されないことから、第２のジャンクションで降伏が生じても、降伏電流が上層ｎ型半導体領域１２３表面に形成された酸化膜１３２に流れ込むこともない。

ここで降伏時の上層ｎ型半導体領域１２３内部の電流経路について説明する。
カソード電極にプラスの電圧を印加しアノード電極を接地すると、第１のジャンクションが臨界電界強度に達するよりも低い電圧で第２のジャンクションが臨界電界強度に達し、該第２のジャンクションで降伏が生じてカソード電極からアノード電極への電流経路が形成される。

具体的には、降伏時の電流は、第１半導体領域１６０の底部と電流経路領域１７３との第２のジャンクションから、電流経路領域１７３内を表面降伏防止領域１７２の底面に沿って通り、近接する低抵抗領域１７１に最短の経路で流れる。

この時、第１のジャンクションは降伏していないので、第２のジャンクションを流れる降伏電流が第１のジャンクションに流れる込むことはなく、上層ｎ型半導体基体１２３の表面の酸化膜１３２に降伏電流が流れない。これにより、降伏電流が酸化膜１３２に流れることで生じるツェナー電圧の経時変化を防止することができる。

ところで、本発明の半導体装置１００は、第１半導体領域１６０および低抵抗領域１７１の不純物の濃度を電流経路領域１７３の不純物の濃度より高く（例えば１Ｅ１９ｃｍ^−３から１Ｅ２０ｃｍ^−３）設定している。これにより、降伏時に第１半導体領域１６０および低抵抗領域１７１を流れる電流経路の抵抗を小さくして電流密度を確保することができる。

また、本発明の半導体装置は、前記したようにｐ型半導体基板１２１上に素子分離領域１２４および下層ｎ型半導体領域１２２を設け、ｐ型半導体基板１２１上（電気的に分離された領域）に電気回路（素子）を形成しても良い。この場合に第１半導体領域（カソード）１６０が半導体基体１２０（上層ｎ型半導体領域１２３）に接しているので、素子分離領域１２４等によって電気的に分離された領域に形成する電気回路のためのサブ電位と、第１半導体領域（カソード）１６０の電位とを共通にすることができる。これにより、電位を共通にすることができるため、基板電極を別途形成する必要がない。

以上述べたように、本発明の半導体装置１００は、降伏時の電流経路を短くでき高い電流密度が得られると共にツェナー電圧の経時変化を防止でき、もって性能の向上および動作時の信頼性を向上させることができる。

[実施例２]
次に、カソードとアノードがストライプ状に形成された半導体装置を説明する。
実施例２の半導体装置２００は図３〜図７に示すように、ｐ型半導体基板１２１上にｐ型不純物およびｎ型不純物を拡散し、その後更にｎ型不純物をエピタキシャル成長により積層させた半導体基体１２０に形成されており、半導体基体１２０は、ｐ型半導体基板１２１上に高濃度の下層ｎ型半導体領域１２２および低濃度の上層ｎ型半導体領域１２３が順に形成されている。

下層ｎ型半導体領域１２２および上層ｎ型半導体領域１２３には、当該領域の外周に素子分離領域１２４が形成されており、該素子分離領域１２４は、ｐ型半導体埋め込み領域１２５およびｐ型半導体分離領域１２６で形成されている。

また、上層ｎ型半導体領域１２３とｐ型半導体分離領域１２６の表面には酸化膜１３２が形成されており、該酸化膜１３２により表面保護と絶縁耐圧の向上が図られている。
以上の構成については、前記した実施例１と同様である。

上層ｎ型半導体領域１２３の表面近傍には、上層ｎ型半導体領域１２３より高い不純物濃度のｎ型の第１半導体領域（カソード）２６０と、ｐ型の第２半導体領域（アノード）２７０とが、間隔を有して対向するストライプ状に形成されており、これらの領域によってプレーナジャンクションが形成されている。

ここで、第１半導体領域２６０および第２半導体領域２７０について詳細に説明する。
第１半導体領域２６０は、図３に示すように平面視で矩形状に形成されており、その表面に所定間隔でカソード電極２６１が設けられている。

第１半導体領域２６０は、長手方向および短手方向の一部に沿って第２半導体領域２７０によって取囲まれており、該第２半導体領域の表面にも、所定の間隔でアノード電極２７４が設けられている。

また、第１半導体領域２６０は、図３に示す長手方向に沿った断面図（Ｃ−Ｃ´断面図（図６）、Ｄ−Ｄ´断面図（図７））に示すように、底面の一部と一方の側面とが第２半導体領域２７０によって囲まれており、また短手方向に沿った断面図（Ａ−Ａ´断面図（図４）、Ｂ−Ｂ´断面図（図５））に示すように、第１半導体領域２６０の周囲が第２半導体領域２７０によって取囲まれている。

ここで、第２半導体領域２７０について、詳細に説明する。
第２半導体領域２７０は、濃度の異なる３つの領域から成り、所定濃度の電流経路領域２７３と、該電流経路領域２７３より高濃度の低抵抗領域２７１と、前記電流経路領域２７３より低濃度の表面降伏防止領域２７２とで構成されている。

第１半導体領域２６０および低抵抗領域２７１は、平面視における長手方向において平行に離間しており、この間に表面降伏防止領域２７２が形成されている。表面降伏防止領域２７２は長手方向に沿って第１半導体領域２６０および低抵抗領域２７１に接し、短手が第１半導体領域２６０および低抵抗領域２７１の短手に沿って接する、いわゆる「エ」の字状に形成されている。

低抵抗領域２７１は、その表面に所定間隔でアノード電極２７４が設けられている。低抵抗領域２７１は、図３に示す長手方向の断面図（Ｃ−Ｃ´断面図（図６）およびＤ−Ｄ´断面図（図７））に示すように、上層ｎ型半導体領域１２３の表面から例えば深さ３μｍに亘って形成されている。

表面降伏防止領域２７２は、図３に示す長手方向途中の断面図（Ｃ−Ｃ´断面図（図６）およびＤ−Ｄ´断面図（図７））に示すように、上層ｎ型半導体領域１２３の表面から低抵抗領域２７１よりも浅い、例えば深さ２μｍに亘って形成されており、第１半導体領域２６０の底面の一部を囲み、低抵抗領域２７１の側面に接するように形成されている。

電流経路領域２７３は、図３に示す長手方向途中の断面図（Ｃ−Ｃ´断面図（図６））に示すように、第１半導体領域２６０および低抵抗領域２７１の底辺に亘って表面降伏防止領域２７２を囲むように形成されている。

第１半導体領域２６０および低抵抗領域２７１は、ストライプの終端において図３に示すように、側面の一部をまで囲むように表面降伏防止領域２７２が形成され、該表面降伏防止領域２７２の側面の一部を囲むように電流経路領域２７３が形成されている。

第１半導体領域２６０は、図３に示す短手方向の断面図（Ｂ−Ｂ´断面図（図５））に示すように、表面降伏防止領域２７２によって囲まれており、該表面降伏防止領域２７２を囲むように電流経路領域２７３が形成されている。

尚、図３に示す短手方向の断面図（Ａ−Ａ´断面図（図４））に示すように、第１半導体領域２６０は、両端部分が表面降伏防止領域２７２によって囲まれており、そしてこれらを囲むように電流経路領域２７３が形成されている。

電子と正孔が高い電界により運動エネルギを得て半導体原子間の結合から離れ別の電子と正孔の対を発生する。更には、運動エネルギを得た電子が衝突することより伝導帯に電子を送り込み電流を生じ、同時に新たな電子と正孔の対ができることになる。
この現象が連続して生じることをアバランシェ降伏と呼び、連続して現象が生じる電界が臨界電界強度と呼ばれている。

次に、実施例２の半導体装置２００の動作を説明する。
カソード電極には、プラスの電圧を印加し、アノード電極は接地する。
この状態では、表面降伏防止領域２７２をアノードとし第１半導体領域２６０をカソードとする第１のジャンクションと、電流経路領域２７３をアノードとし第１半導体領域２６０をカソードとする第２のジャンクションとに逆方向電圧が印加される。

本発明の場合は、第２のジャンクションが第１のジャンクションより低い電圧で臨界電界強度に達する。これは、第２のジャンクションを構成する電流経路領域２７３の不純物の濃度が、第１のジャンクションを構成する表面降伏防止領域２７２の不純物濃度より高いことによる。

ところで、本発明の半導体装置２００は、第２のジャンクションを構成する電流経路領域２７３は、第１半導体領域２６０、低抵抗領域２７１、表面降伏防止領域２７２によって上層ｎ型半導体領域２２３の表面に形成されない。

従って、第２のジャンクションが上層ｎ型半導体領域２２３表面に形成されないことから、第２のジャンクションで降伏が生じても、降伏電流が上層ｎ型半導体領域２２３表面に形成された酸化膜１３２に流れ込むことがない。

ここで降伏時の電流経路について説明する。
カソード電極にプラスの電圧を印加しアノード電極を接地すると、第１のジャンクションが臨界電界強度に達するよりも低い電圧で第２のジャンクションが臨界電界強度に達し、該第２のジャンクションで降伏が生じてカソード電極からアノード電極への電流経路が形成される。

具体的には、降伏時の電流は、第１半導体領域２６０の底部と電流経路領域２７３との第２のジャンクションから、電流経路領域２７３内を表面降伏防止領域２７２の底面に沿って通り、近接する低抵抗領域２７１に最短の経路で流れる。

この時に第１のジャンクションは降伏していないので、第２のジャンクションを流れる降伏電流が第１のジャンクションに流れる込むことはなく、上層ｎ型半導体基体２２３の表面の酸化膜２３２に降伏電流が流れない。これにより、降伏電流が酸化膜２３２に流れることで生じるツェナー電圧の経時変化を防止することができる。

更に、本発明の半導体装置２００は、第１半導体領域２６０および低抵抗領域２７１の不純物の濃度を電流経路領域２７３の不純物の濃度より高いことから、降伏時に第１半導体領域２６０および低抵抗領域２７１を流れる電流経路の抵抗を小さくして電流密度を確保することができる。

以上述べたように、本発明の半導体装置２００は、降伏時の電流経路を短くでき高い電流密度が得られると共にツェナー電圧の経時変化を防止でき、もって性能の向上および動作時の信頼性を向上させることができる。

前記した実施例では、ツェナーダイオードとして説明を行ったが、本発明はこれに限る必要はなく、リサーフ型の各種ダイオードに本発明を適用することができる。

また、前記した実施例では、低抵抗領域１７１、２７１が、上層ｎ型半導体領域１２３の表面から表面降伏防止領域１７２、２７２より深い位置まで形成された例で説明を行ったが、本願発明はこれに限る必要は無く、低抵抗領域１７１、２７１が上層ｎ型半導体領域１２３の表面から表面降伏防止領域１７２、２７２よりも浅い位置まで形成された構造であってもよい。この場合であっても、前記した実施例の効果と同様の効果を得ることができる。

実施例１の発明において、素子分離領域１２４等によって電気的に分離された領域に形成する電気回路のためのサブ電位と、第１半導体領域（カソード）１６０の電位とを共通に用いることについて説明を行ったが、当然、実施例２の発明にもその構成を適用してもよい。

１００、２００ 半導体装置
１２０ 半導体基体
１２１ ｐ型半導体基板
１２２ 下層ｎ型半導体領域
１２３ 上層ｎ型半導体領域
１２４ 素子分離領域
１２５ ｐ型半導体埋め込み領域
１２６ ｐ型半導体分離領域
１３１、１３２ 酸化膜
１６０、２６０ 第１半導体領域（カソード）
１７０、２７０ 第２半導体領域（アノード）
１７１、２７１ 低抵抗領域
１７２、２７２ 表面降伏防止領域
１７３、２７３ 電流経路領域

Claims (6)

1. 第１導電型の半導体基体の表面近傍に、該半導体基体より高い不純物濃度の第１導電型の第１半導体領域および該第１半導体領域に隣接する第２導電型で所定の不純物濃度の領域を有する第２半導体領域を備えたプレーナジャンクション構造の半導体装置において、
   前記第２半導体領域は、前記所定の不純物濃度よりも高い不純物濃度で前記半導体基体の表面から所定の深さに形成された低抵抗領域と、
   前記所定の不純物濃度よりも低い不純物濃度で前記低抵抗領域の周縁で第１半導体領域との間に形成された表面降伏防止領域と、
   前記所定の不純物濃度で、前記表面降伏防止領域および前記低抵抗領域に接する電流経路領域と、を有し、
   前記第１半導体領域は、当該領域の底部において前記電流経路領域の周縁が接しており、
   平面視において、前記第１半導体領域および前記低抵抗領域が間隔を有して対向するストライプ状に形成され、前記第１半導体領域および前記低抵抗領域間に表面降伏防止領域が形成されており、
   前記ストライプの対向している間における断面視において、前記表面降伏防止領域が前記第１半導体領域の底部に接し、前記電流経路領域が前記第１半導体領域の底面および前記低抵抗領域の底面に亘って前記表面降伏防止領域を囲むように接しており、
   前記ストライプの終端における断面視において、前記半導体基体内部では、前記第１半導体領域が前記電流経路領域の周縁に接することなく、前記電流経路領域が表面降伏防止領域に接することを特徴とする半導体装置。
2. 前記低抵抗領域が、表面降伏防止領域よりも浅く形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記低抵抗領域が、前記表面降伏防止領域よりも深い位置まで形成されることを特徴とする請求項１記載の半導体装置。
4. 前記電流経路領域は、前記表面降伏防止領域を取囲むことを特徴とする請求項２記載の半導体装置。
5. 前記低抵抗領域の周縁は前記表面降伏防止領域によって取囲まれ、当該表面降伏防止領域は前記電流経路領域によって取囲まれることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
6. 前記半導体基体には、電気回路が構成されており、該電気回路のためのサブ電位と前記第１半導体領域のための電位とが共通に用いられていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
   

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