JP2015176927A - 半導体装置および絶縁ゲート型バイポーラトランジスタ - Google Patents

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Abstract

【課題】精度よく電流量を検出可能な半導体装置を提供する。【解決手段】実施形態によれば、メイン領域と、センス領域と、前記メイン領域と前記センス領域との間において、前記メイン領域および前記センス領域に設けられたコレクタ層に接し、前記コレクタ層よりも不純物濃度が低い半導体層と、を備えることを特徴とする絶縁ゲート型バイポーラトランジスタが提供される。【選択図】図２

Description

本発明の実施形態は、半導体装置および絶縁ゲート型バイポーラトランジスタに関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置は、大電流が流れた時に破壊する可能性がある。このため電流値を検出して破壊からの保護を図るために、流れている電流を監視するのが望ましい。そのために、メイン電流が流れるメイン領域とは別に、センス電流が流れるセンス領域を設ける構成が知られている。メイン電流がセンス電流に比例する場合、センス電流を取り出すことで、メイン電流を把握することができる。
しかしながら、メイン領域とセンス領域との分離が不十分であると、メイン電流がセンス電流に比例しない。結果として、流れるメイン電流を精度よく検出するのが困難であるという問題がある。
特開２０１０−２１９２５８号公報
精度よく電流量を検出可能な半導体装置および絶縁ゲート型バイポーラトランジスタを提供する。
実施形態によれば、メイン領域と、センス領域と、前記メイン領域と前記センス領域との間において、前記メイン領域および前記センス領域に設けられたコレクタ層に接し、前記コレクタ層よりも不純物濃度が低い半導体層と、を備えることを特徴とする絶縁ゲート型バイポーラトランジスタが提供される。
第１の実施形態に係る半導体装置１００の等価回路図。 第１の実施形態に係る半導体装置１００の断面図。 半導体装置１００における電流の流れを説明する概念図。 センス比Ｉｍ／Ｉｓと、メイン電流Ｉｍとの関係の計算例を示すグラフ。 半導体装置１００の第１変形例である半導体装置１００１の断面図。 半導体装置１００の第２変形例である半導体装置１００２の断面図。 半導体装置１００の第３変形例である半導体装置１００３の断面図。 半導体装置１００の第４変形例である半導体装置１００４の断面図。 第２の実施形態に係る半導体装置１００の断面図。 第３の実施形態に係る半導体装置１００の断面図。 第４の実施形態に係る半導体装置１００の断面図。
以下、実施形態について、図面を参照しながら具体的に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１００の等価回路図である。半導体装置１００は、メイン領域に形成されるメインＩＧＢＴと、センス領域に形成されるセンスＩＧＢＴとを備えている。また、メイン領域とセンス領域との間には、分離領域（図１には不図示）が設けられる。
メインＩＧＢＴおよびセンスＩＧＢＴのコレクタ電極１は互いに接続される。同様に、メインＩＧＢＴおよびセンスＩＧＢＴのゲート電極８は互いに接続される。一方、センスＩＧＢＴのエミッタ電極１２は、半導体装置１００内部ではメインＩＧＢＴのエミッタ電極１１と電気的に分離されている。そして、メインＩＧＢＴのエミッタ電極１１は、ＩＧＢＴ全体のエミッタ電位Ｅが直接供給されているが、センスＩＧＢＴのエミッタ電極１２は、センス抵抗Ｒｓを介してＩＧＢＴ全体のエミッタ電位Ｅが供給されている。
メイン領域にはメイン電流Ｉｍが流れる。センス領域にはメイン電流Ｉｍに応じたセンス電流Ｉｓが流れる。そして、センス抵抗Ｒｓにおける電圧降下からセンス電流Ｉｓを推定できる。
ここで、メイン電流Ｉｍがセンス電流Ｉｓと比例していれば、センス電流Ｉｓからメイン電流Ｉｍを正確に検出できる。しかしながら、仮に、分離領域によるメイン領域とセンス領域との分離が不十分であると、メイン領域およびセンス領域から分離領域に電流が流れ込んでしまう。その結果、センス電流Ｉｓがメイン電流Ｉｍに比例しなくなる。すると、半導体装置１００に流れるメイン電流Ｉｍを正確に検出するのが困難になる。
そこで、本実施形態では、分離領域に電流が流れるのを抑え、メイン領域とセンス領域との分離性を高めることを図る。
図２は、第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、メイン領域（第１領域）１００ａ、センス領域（第２領域）１００ｂおよび分離領域（第３領域）１００ｃを含んでいる。メイン領域１００ａはセンス領域１００ｂとは離間して設けられる。そして、分離領域１００ｃは、メイン領域１００ａとセンス領域１００ｂとの間に設けられ、メイン領域１００ａとセンス領域１００ｂとを分離する。
まずは、半導体装置１００のメイン領域１００ａについて説明する。メイン領域１００ａには複数の単位ユニットから形成されるＩＧＢＴ素子が設けられる。メイン領域１００ａは、コレクタ電極（第１電極）１と、ｐ＋型（第１導電型）半導体層（第１半導体層）２と、ｎ型（第２導電型）半導体層３と、ｎ−型半導体層（第２半導体層）４と、ｐ型半導体層（第３半導体層）６と、ゲート絶縁膜（絶縁膜）７と、ゲート電極（第２電極）８と、ｎ＋型半導体層（第４半導体層）９と、ｐ＋型半導体層１０と、エミッタ電極（第３電極）１１とを備えている。
ｐ＋型半導体層２は、アルミニウムなどのコレクタ電極１上に設けられるコレクタ層である。ｎ型半導体層３はｐ＋型半導体層２上に設けられるバッファ層であり、ＩＧＢＴの動作上は不可欠ではないが、性能向上のために設けられるのが望ましい。ｎ−型半導体層４は半導体層３上に設けられるベース層である。ｎ−型半導体層４はシリコンなどの半導体基板であってもよい。ｐ型半導体層６はｎ−型半導体層４上に設けられるベース層である。
ｐ型半導体層６を貫通してｎ−型半導体層４に達する複数のトレンチＴＲが、互いに間隔を空けて形成されている。このトレンチＴＲの内側には、シリコン酸化膜などのゲート絶縁膜７が設けられる。すなわち、複数のゲート絶縁膜７が、ｎ−型半導体層４上に間隔を空けて設けられる。そして、複数のゲート絶縁膜７の間のそれぞれにおいて、ｎ−型半導体層４上にｐ型半導体層６が設けられる。
このゲート絶縁膜７の内側にゲート電極８が設けられる。言い換えると、ゲート電極８はｎ−型半導体層４上に絶縁膜７を介して設けられる。よって、ゲート電極８の側面は、ゲート絶縁膜７を介して、ｐ型半導体層６と対向している。そして、ゲート電極８の底面は、ゲート絶縁膜７を介して、ｎ−型半導体層４と対向している。なお、ゲート電極８上にもゲート絶縁膜７が設けられる。
ｎ＋型半導体層９は、ｐ型半導体層６上の一部であって、ゲート絶縁膜７と隣接する位置に設けられるエミッタ層である。すなわち、ｎ＋型半導体層９はｐ型半導体層６に絶縁膜７に接して設けられる。ｐ＋型半導体層１０は、ｐ型半導体層６上の一部であって、ｎ＋型半導体層９の間に設けられるコンタクト層であり、ＩＧＢＴの動作上は不可欠ではないが、ｐ型半導体層６とエミッタ電極１１間の接触抵抗を低減させるために設けられるのが望ましい。エミッタ電極１１はアルミニウムなどであり、ゲート絶縁膜７、ｎ＋型半導体層９およびｐ＋型半導体層１０上に設けられる。言い換えると、エミッタ電極１１は絶縁膜７およびｎ＋型半導体層９に接して設けられる。また、分離領域１００ｃから後述する絶縁体層２３が端のゲート絶縁膜７上に延びており、エミッタ電極１１の一部は絶縁体層２３上に設けられる。なお、ゲート絶縁膜７により、ゲート電極８とエミッタ電極１１とは絶縁されている。
続いて、半導体装置１００のセンス領域１００ｂについて説明する。センス領域１００ｂはメイン領域１００ａとは離れた位置に設けられる。センス領域１００ｂにも複数の単位ユニットから形成されるＩＧＢＴ素子が設けられる。しかしながら、センス領域１００ｂの面積はメイン領域１００ａの面積より小さい。また、センス領域１００ｂに設けられるＩＧＢＴ素子の数は、メイン領域１００ａに設けられるＩＧＢＴ素子の数より少ない。よって、センス電流Ｉｓはメイン電流Ｉｍより小さい。
センス領域１００ｂのデバイス構造はメイン領域１００ａとほぼ同様である。ただし、センス領域１００ｂにおけるエミッタ電極（第４電極）１２は、メイン領域１００ａにおけるエミッタ電極１１とは接続されていない。よって、エミッタ電極１２はエミッタ電極１１と同電位になるわけではなく、動作時には後述するように互いに異なる電位となり得る。
次に、半導体装置１００の分離領域１００ｃについて説明する。分離領域１００ｃは、コレクタ電極１と、ｐ型半導体層２’と、ｎ型半導体層３と、ｎ−型半導体層４と、ｐ型半導体層２２と、絶縁体層２３とを備えている。
コレクタ電極１、ｎ型半導体層３およびｎ−型半導体層４は、メイン領域１００ａおよびセンス領域１００ｂと共通している。ｐ型半導体層２２は、ｎ−型半導体層４上であって、メイン領域１００ａと隣接する位置およびセンス領域１００ｂと隣接する位置に設けられる。そして、ｐ型半導体層２２は、メイン領域１００ａおよびセンス領域１００ｂの最も分離領域１００ｃ側に位置するトレンチＴＲの底部（言い換えると、絶縁膜７の底部）のコーナーを覆っている。このようなｐ型半導体層２２を設けることで、エミッタ電極１１およびエミッタ電極１２とコレクタ電極１間の耐圧を向上できる。ｐ型半導体層２２がないとメイン領域１００ａおよびセンス領域１００ｂのＩＧＢＴの分離領域１００ｃ側のトレンチのコーナーに電界が集中し、耐圧を劣化させるからである。なお、本実施形態の耐圧を実現する構造は一例であり、他の方法を用いて耐圧を実現することも当然できる。
そして、ｐ型半導体層２２およびｎ−型半導体層４上に、シリコン酸化層などの絶縁層２３が設けられる。絶縁層２３は、メイン領域１００ａおよびセンス領域１００ｂの分離領域１００ｃ側に位置する絶縁膜７上に延びている。
ここで、ｐ型半導体層２’は、メイン領域１００ａおよびセンス領域１００ｂにおけるｐ＋型半導体層２と同様に、コレクタ電極１とｎ型半導体層３との間に設けられる。しかしながら、本実施形態の特徴の１つとして、分離領域１００ｃにおけるｐ型半導体層２’の不純物濃度は、メイン領域１００ａおよびセンス領域１００ｂにおけるｐ＋型半導体層２の不純物濃度より低い。具体例として、分離領域１００ｃにおけるｐ型半導体層２’の不純物濃度の最大値は、１０１６／ｃｍ３程度である。これに対し、メイン領域１００ａおよびセンス領域１００ｂにおけるｐ＋型半導体層２の不純物濃度の最大値は、１０１８／ｃｍ３程度である。なお、メイン領域１００ａにおけるｐ＋型半導体層２の不純物濃度は、センス領域１００ｂにおけるｐ＋型半導体層２の不純物濃度と異なっていてもよい。
次に、半導体層１００の動作を説明する。
メイン領域１００ａおよびセンス領域１００ｂでは、ゲート電極８に正の電圧が印加されると、ｐ型半導体層６におけるゲート絶縁膜７との界面にｎ型チャネルが形成される。この状態で、エミッタ電極１１の電位よりコレクタ電極１の電位が高くなると、エミッタ電極１１から、ｎ＋型半導体層９およびｎ型チャネルを介して、電子がｎ−型半導体層４に注入される。この電子はｎ型半導体層３およびｐ＋型半導体層２を通って、コレクタ電極１に達する。そして、ｐ＋型半導体層２から、ｎ型半導体層３を介して、正孔がｎ−型半導体層４に注入される。この正孔はｐ型半導体層６およびｐ＋型半導体層１０を通って、エミッタ電極１１に達する。
このように、メイン領域１００ａおよびセンス領域１００ｂにおいて、電子がエミッタ電極１１および１２からコレクタ電極１に移動し、かつ、正孔がコレクタ電極１からエミッタ電極１１および1２に移動することで、コレクタ電極１からエミッタ電極１１および１２に向かって、メイン電流Ｉｍおよびセンス電流Ｉｓがそれぞれ流れる。
一方、分離領域１００ｃには絶縁体層２３が設けられるため、電流はほとんど流れない。
続いて、分離領域にｐ型半導体層２’を設けることによる効果を説明する。
図３は、半導体装置１００における電流の流れを説明する概念図である。同図（ａ）は、参考のために、半導体装置１００からｐ型半導体層２’を省いてｐ＋型半導体層２に置き換えた半導体装置２００における、電流の流れを示している。また、同図（ｂ）は、半導体装置１００における電流の流れを示している。なお、同図では半導体装置１００，２００を簡略化して描いている。
また、図４は、センス比Ｉｍ／Ｉｓと、メイン電流Ｉｍとの関係の計算例を示すグラフである。横軸はメイン電流Ｉｍであり、縦軸はセンス比Ｉｍ／Ｉｓである。ここで、メイン電流Ｉｍおよびセンス電流Ｉｓは、図１に示すメインＩＧＢＴおよびセンスＩＧＢＴにそれぞれ流れる電流である。なお、センスＩＧＢＴに流れるセンス電流Ｉｓは、図１に示したセンス抵抗Ｒｓの両端の電位差に基づいて測定される。同図の実線は半導体装置１００の特性を示しており、破線は半導体装置２００の特性を示している。
図３（ａ）に示すように、半導体装置２００の場合、ｐ＋型半導体層２が分離領域１００ｃにもある。そのため、分離領域１００ｃのｐ＋型半導体層２から注入された正孔が、メイン領域１００ａのエミッタ電極１１およびセンス領域１００ｂのエミッタ電極１２に達し得る。すなわち、メイン領域１００ａに近い分離領域１００ｃのｐ＋型半導体層２からの正孔が、センス領域１００ｂのエミッタ電極１２に達することもある。同様に、センス領域１００ｂに近い分離領域１００ｃのｐ＋型半導体層２からの正孔が、メイン領域１００ａのエミッタ電極１１に達することもある。
結果として、図３（ａ）のスポットを付した領域に電流が流れ、メイン領域１００ａに流れる電流と、センス電流１００ｂに流れる電流とを分離できない。よって、図４の破線に示すように、センス比は一定にならない。このため、正確な電流値が検知できずに、過電流時の保護が十分に掛けられない、誤動作をする、大幅にマージンを見る必要があるなどの問題が生じるおそれがある。
一方、図３（ｂ）に示すように、半導体装置１００の場合、分離領域１００ｃには不純物濃度が低いｐ型半導体層２’が設けられる。このｐ型半導体層２’からは正孔が注入されない。
結果として、図３（ｂ）のスポットを付した領域のみに電流が流れ、メイン領域１００ａに流れる電流と、センス領域１００ｂに流れる電流とを分離できる。よって、図４の実線に示すように、センス比Ｉｍ／Ｉｓを一定に近づけることができる。このセンス比は、メイン領域１００ａとセンス領域１００ｂとの面積比、言い換えると、メイン領域１００ａにおけるＩＧＢＴ素子の数とセンス領域１００ｂにおけるＩＧＢＴ素子の数との比とほぼ等しい。
このようにキャリアの流れを分離することでセンス比Ｉｍ／Ｉｓの電流依存性を大幅に低減できる。これは、上述のようにセンス抵抗Ｒｓの両端の電位差を測定することにより電流値を計測する原理であるために、メイン領域１００ａにおけるエミッタ電極１１の電位に対してセンス領域１００ｂにおけるエミッタ電極１２の電位を独立にすることが必要であるからである。
続いて、図２の半導体装置１００の製造方法の一例を説明する。半導体基板であるｎ−型半導体層４の上側に、公知の技術を用いて、メイン領域１００ａおよびセンス領域１００ｂにおいてＩＧＢＴ素子を形成するとともに、分離領域１００ｃにおいてｐ型半導体層２２および絶縁体層２３を形成する。
一方、ｎ−型半導体層４の下側には、以下のようにしてｎ型半導体層３およびｐ型半導体層２，２’を形成する。
まず、ｎ−型半導体層４の下側から、リンやヒ素などのｎ型不純物イオンを注入する。そして、注入されたｎ型不純物イオンを熱拡散により活性化させる。これによりｎ型半導体層３が形成される。
次に、分離領域１００ｃ上にレジストを設け、分離領域１００ｃをマスクする。この状態で、ｎ−型半導体層４の下側から、ホウ素やアルミニウムなどのｐ型不純物イオンを注入する（これを１回目のｐ型不純物イオン注入と呼ぶ）。その結果、メイン領域１００ａおよびセンス領域１００ｂにのみ、選択的にｐ型不純物イオンが注入される。その後、レジストを除去する。
そして、分離領域１００ｃ以外のメイン領域１００ａおよびセンス領域１００ｂ上にレジストを設け、メイン領域１００ａおよびセンス領域１００ｂをマスクする。この状態で、ｎ−型半導体層４の下側からｐ型不純物イオンを注入する（これを２回目のｐ型不純物イオン注入と呼ぶ）。その結果、分離領域１００ｃにのみ、選択的にｐ型不純物イオンが注入される。
ここで、上記１回目のｐ型不純物イオン注入時より低いドーズ量で、２回目のｐ型不純物イオン注入を行う。これにより、分離領域１００ｃにおけるｐ型不純物の濃度を、メイン領域１００ａおよびセンス領域１００ｂにおけるｐ型不純物の濃度より低くできる。
その後、注入されたｐ型不純物イオンを熱拡散により活性化させる。これにより、ｐ型半導体層２’が形成される。
なお、ｐ型半導体層２’における不純物濃度を低くする領域を、分離領域１００ｃより若干広めにしてもよい。すなわち、メイン領域１００ａおよびセンス領域１００ｂの、分離領域１００ｃに隣接する部分においても、ｐ＋型半導体層２の不純物濃度を低くしてもよい。これにより、メイン領域１００ａとセンス領域１００ｂとの分離性をさらに高めることができる。
このように、第１の実施形態では、分離領域１００ｃにおけるｐ型半導体層２’の不純物濃度を、メイン領域１００ａおよびセンス領域１００ｂにおけるｐ＋型半導体層２の不純物濃度より低くする。そのため、分離領域１００ｃに電流が流れにくくなり、メイン領域１００ａおよびセンス領域１００ｂから分離領域１００ｃに電流が流れ込むのを抑制できる。結果として、センス比Ｉｍ／Ｉｓを一定に近づけることができ、半導体装置１００に流れるメイン電流Ｉｍを精度よく検出できる。
以下、いくつかの変形例を説明する。
図５は、半導体装置１００の第１変形例である半導体装置１００１の断面図である。図示のように、分離領域１００ｃ全体にわたってｐ型半導体層２２を設けてもよい。上述のように耐圧を実現するためにｐ型半導体層２２を設ける場合が多いが、本第１変形例では、メイン領域１００ａ側のｐ型半導体層２２とセンス領域１００ｂ側のｐ型半導体層２２とを接続している。この構成によれば、ｐ型半導体層２２にコーナーが存在せず、電界集中領域がない。よって、より短い分離領域１００ｃの間隔で確実に耐圧の低下を抑制できる。
図６は、半導体装置１００の第２変形例である半導体装置１００２の断面図である。図示のように、ｎ−型半導体層４とｐ型半導体層６との間に、バリア層として、ｎ型半導体層５を設けてもよい。本第２変形例では、ｐ型半導体層２２がメイン領域１００ａ側およびメイン領域１００ｂ側に分割されている。これにより、ＩＧＢＴのオン電圧を低減することができる。なお、センス領域１００ｂのＩＧＢＴにおいては、バリア層としてのｎ型半導体層５を設けなくてもよい。オン電圧の低減が重要ではないからである。
図７は、半導体装置１００の第３変形例である半導体装置１００３の断面図である。半導体装置１００３は、図５の半導体装置１００１と、図６の半導体装置１００２とを組み合わせたものである。すなわち、分離領域１００ｃ全体にわたってｐ型半導体層２２が設けられる。さらに、ｎ−型半導体層４とｐ型半導体層６との間に、バリア層として、ｎ型半導体層５が設けられる。これにより、短い分離領域１００ｃの間隔で確実に耐圧の低下を抑制し、かつ、オン電圧の低いＩＧＢＴを実現できる。
図８は、半導体装置１００の第４変形例である半導体装置１００４の断面図である。半導体装置１００４では、図２の半導体装置１００におけるｐ型半導体層２２が分離領域１００ｃに設けられない。代わりに、分離領域１００ｃは、メイン領域１００ａおよびセンス領域１００ｂと共通するｐ型半導体層６と、複数のトレンチＴＲ内に設けられた絶縁膜２４と、絶縁膜２４内に設けられたエミッタ電極２５とを有する。エミッタ電極２５はゲート電極８と同一の材料かつ同一のプロセスで形成してもよい。エミッタ電極２５は、不図示の配線により、メイン領域１００ａのエミッタ電極１１と電気的に接続される。
図示のようにトレンチＴＲを分離領域１００ｃに設けることで、やはりゲート電極８とコレクタ電極１間の耐圧を向上できる。また、図２の半導体装置１００とは異なり、厚いｐ型半導体層２２が不要となるため、製造プロセスが簡略化される。
なお、図８のようなトレンチＴＲおよびエミッタ電極２５の構造を、図６の半導体装置１００２と組み合わせてもよい。
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置１０１の断面図である。図２と共通する構成部分には同一の符号を付しており、以下では図２との相違点を中心に説明する。
コレクタ電極１上にコレクタ層である半導体層２，２’’が設けられる。そして本実施形態では、メイン領域１００ａおよびセンス領域１００ｂにおける半導体層２の導電型はｐ＋型である。一方、分離領域１００ｃにおける半導体層２’’の導電型はｎ型である。
そのため、分離領域１００ｃにおける半導体層２’’からは正孔が注入されない。結果として、第１の実施形態と同様に、メイン領域１００ａやセンス領域１００ｂから分離領域１００ｃへ流れ込む電流をさらに小さくできる。
このような半導体装置１０１における半導体層２，２’’は、一例として以下のようにして形成される。
分離領域１００ｃ上にレジストを設け、分離領域１００ｃをマスクする。この状態で、ｎ−型半導体層４の下側からｐ型不純物イオンを注入する。その結果、メイン領域１００ａおよびセンス領域１００ｂにのみ、選択的にｐ型不純物イオンが注入される。その後、レジストを除去する。
そして、分離領域１００ｃ以外のメイン領域１００ａおよびセンス領域１００ｂ上にレジストを設け、メイン領域１００ａおよびセンス領域１００ｂをマスクする。この状態で、ｎ−型半導体層４の下側からｎ型不純物イオンを注入する。その結果、分離領域１００ｃにのみ、選択的にｎ型不純物イオンが注入される。
その後、注入されたｎ型およびｐ型不純物イオンを熱拡散により活性化させる。これにより、半導体層２，２’’が形成される。
なお、ｎ型不純物をイオン注入せず、ｎ−型半導体層４を半導体層２’’として使用してもよい。
このように、第２の実施形態では、分離領域１００ｃにおける半導体層２’の導電型をｎ型とする。そのため、分離領域１００ｃに電流が第１の実施形態よりさらに流れにくくなり、メイン領域１００ａおよびセンス領域１００ｂから分離領域１００ｃに電流が流れ込むのを抑制できる。よって、第１の実施形態よりさらに、半導体装置１０１に流れるメイン電流Ｉｍを精度よく検出できる。
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置１０２の断面図である。図２と共通する構成部分には同一の符号を付しており、以下では図２との相違点を中心に説明する。なお、半導体装置１０２においては、ｐ＋型半導体層２の不純物濃度は、メイン領域１００ａ、センス領域１００ｂおよび分離領域１００ｃにおいて同じであってもよい。
本実施形態では、メイン領域１００ａおよびセンス領域１００ｂにおいて、ｐ＋型半導体層２とｎ−型半導体層４との間に、ｎ型半導体層（第６半導体層）３が設けられる。一方、分離領域１００ｃにおいて、ｐ＋型半導体層２とｎ−型半導体層４との間に、ｎ＋型半導体層（第６半導体層）３’が設けられる。
分離領域１００ｃにおけるｎ＋型半導体層３’の不純物濃度は、メイン領域１００ａおよびセンス領域１００ｂにおけるｎ型半導体層３の不純物濃度より高い。具体例として、分離領域１００ｃにおけるｎ＋型半導体層３’の不純物濃度の最大値は、１０１８／ｃｍ３程度である。これに対し、メイン領域１００ａおよびセンス領域１００ｂにおけるｎ型半導体層３の不純物濃度の最大値は、１０１７／ｃｍ３程度以下である。なお、メイン領域１００ａにおけるｎ型半導体層３の不純物濃度は、センス領域１００ｂにおけるｎ型半導体層３の不純物濃度と異なっていてもよい。
分離領域１００ｃにおけるｎ＋型半導体層３’の不純物濃度が高いため、分離領域１００ｃにおけるｐ＋型半導体層２からｎ−型半導体層４への正孔注入量が抑制される。結果として、メイン領域１００ａやセンス領域１００ｂから分離領域１００ｃへ流れ込む電流を小さくできる。
このような半導体装置１０２におけるｎ＋型半導体層３’は、一例として以下のように形成される。
分離領域１００ｃ上にレジストを設け、分離領域１００ｃをマスクする。この状態で、ｎ−型半導体層４の下側からｎ型不純物イオンを注入する（これを１回目のｎ型不純物イオン注入と呼ぶ）。その結果、メイン領域１００ａおよびセンス領域１００ｂにのみ、選択的にｎ型不純物イオンが注入される。その後、レジストを除去する。
そして、分離領域１００ｃ以外のメイン領域１００ａおよびセンス領域１００ｂ上にレジストを設け、メイン領域１００ａおよびセンス領域１００ｂをマスクする。この状態で、ｎ−型半導体層４の下側からｎ型不純物イオンを注入する（これを２回目のｎ型不純物イオン注入と呼ぶ）。その結果、分離領域１００ｃにのみ、選択的にｎ型不純物イオンが注入される。
ここで、上記１回目のｎ型不純物イオン注入時より高いドーズ量で、２回目のｎ型不純物イオン注入を行う。これにより、分離領域１００ｃにおけるｎ型不純物の濃度を、メイン領域１００ａおよびセンス領域１００ｂにおけるｎ型不純物の濃度より高くできる。
その後、注入されたｎ型不純物イオンを熱拡散により活性化させる。これにより、ｎ型半導体層３，３’が形成される。
このように、第３の実施形態では、分離領域１００ｃにおけるｎ＋型半導体層３’の不純物濃度を、メイン領域１００ａおよびセンス領域１００ｂにおけるｎ型半導体層３の不純物濃度より高くする。そのため、分離領域１００ｃに電流が流れにくくなり、メイン領域１００ａおよびセンス領域１００ｂから分離領域１００ｃに電流が流れ込むのを抑制できる。よって、第１の実施形態と同様に、半導体装置１０１に流れるメイン電流Ｉｍを精度よく検出できる。
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置１０３の断面図である。図５と共通する構成部分には同一の符号を付しており、以下では図５との相違点を中心に説明する。なお、半導体装置１０３においては、ｎ型半導体層３の不純物濃度は、メイン領域１００ａ、センス領域１００ｂおよび分離領域１００ｃにおいて同じであってもよい。
本実施形態では、分離領域１００ｃにおけるｎ型半導体層３の厚さは、メイン領域１００ａおよびセンス領域１００ｂにおけるｎ型半導体層３の厚さより厚い。具体例として、分離領域１００ｃにおけるｎ型半導体層３の厚さは、５μｍ程度である。これに対し、メイン領域１００ａおよびセンス領域１００ｂにおけるｎ型半導体層３の厚さは、１μｍ程度である。なお、メイン領域１００ａにおけるｎ型半導体層３の厚さは、センス領域１００ｂにおけるｎ型半導体層３の厚さと異なっていてもよい。
分離領域１００ｃにおけるｎ型半導体層３が厚いため、分離領域１００ｃにおけるｐ＋型半導体層２からｎ−型半導体層４への正孔注入量が抑制される。結果として、メイン領域１００ａやセンス領域１００ｂから分離領域１００ｃへ流れ込む電流を小さくできる。
このような半導体装置１０３におけるｎ型半導体層３は、一例として以下のように形成される。
まず、ｎ−型半導体層４の下側からｎ型不純物イオンを全面に注入する（これを１回目のｎ型不純物イオン注入と呼ぶ）。
そして、分離領域１００ｃ以外のメイン領域１００ａおよびセンス領域１００ｂ上にレジストを設け、メイン領域１００ａおよびセンス領域１００ｂをマスクする。この状態で、ｎ−型半導体層４の下側からｎ型不純物イオンを注入する（２回目のｎ型不純物イオン注入と呼ぶ）。その結果、分離領域１００ｃにのみ、選択的にｎ型不純物イオンが注入される。
ここで、上記１回目のｎ型不純物イオン注入時より高いエネルギーで、２回目のｎ型不純物イオン注入を行う。これにより、深い領域にｎ型不純物イオンを注入できる。
その後、注入されたｎ型不純物イオンを熱拡散により活性化させる。これにより、ｎ型半導体層３が形成される。
このように、第４の実施形態では、分離領域１００ｃにおけるｎ型半導体層３を厚くする。そのため、分離領域１００ｃに電流が流れにくくなり、メイン領域１００ａおよびセンス領域１００ｂから分離領域１００ｃに電流が流れ込むのを抑制できる。よって、第３の実施形態と同様に、半導体装置１０１に流れるメイン電流Ｉｍを精度よく検出できる。
なお、上述した半導体装置１０１〜１０３においても、図５〜図８と同様の変形例が考えられる。また、上述した第１〜第４の実施形態の２つ以上を任意に組み合わせてもよい。さらに、第１〜第４の実施形態では、第１導電型をｐ型、第２導電型をｎ型とする例を示したが、逆に、第１導電型をｎ型、第２導電型をｐ型としてもよい。また、各半導体層は、半導体基板にイオン注入して形成されたものでもよいし、半導体膜を堆積して形成されたものでもよい。
ここで、いわゆるＲＣ（Reverse Conducting）−ＩＧＢＴにおいて、ダイオード動作させる際に、ＩＧＢＴ領域とダイオード領域とを分離する技術が知られている。
しかしながら、このようなＲＣ−ＩＧＢＴは、第１〜第４の実施形態で説明した半導体装置１００〜１０３とは全く異なっている。半導体装置１００〜１０３は、メイン領域１００ａおよびセンス領域１００ｂを同時に動作させた場合に、メイン電流とセンス電流とが相互に干渉しないようにするための構造を有するものである。
より具体的には、第１の実施形態における半導体装置１００では、分離領域１００ｃにおけるｐ型半導体層２’の不純物濃度を低くする。第２の実施形態における半導体装置１０１では、分離領域１００ｃにおける半導体層２’の導電型をｐ型ではなくｎ型とする。第３の実施形態における半導体装置１０２では、分離領域１００ｃにおけるｎ＋半導体層３’の不純物濃度を高くする。第４の実施形態における半導体装置１０３では、分離領域１００ｃにおけるｎ型半導体層３を厚くする。
さらに、各実施形態で説明した半導体装置１００〜１０３では、メイン領域１００ａにおけるエミッタ電極１１と、センス領域１００ｂにおけるエミッタ電極１２とが分離している。よって、エミッタ電極１１とエミッタ電極１２とが異なる電位となり得る。これに対し、ＲＣ−ＩＧＢＴではＩＧＢＴ領域のエミッタ電極とダイオード領域のアノード電極は同電位となる。仮に本実施形態のセンスＩＧＢＴのエミッタ電極１２をメインＩＧＢＴのエミッタ電極１１と同電位にすると、図１に示す等価回路から明らかなようにセンス抵抗Ｒｓの両端の電位差がなくなり、電流値を検出できない。さらに、ＩＧＢＴ領域とＦＷＤ領域そのものは電流の流れを分離した方がそれぞれの特性が向上する場合もあるが、ＩＧＢＴ領域とＦＷＤ領域に同時に電流が流れることはない。また、ＲＣ−ＩＧＢＴと異なり、メイン領域１００ａとセンス領域１００ｂの面積比Ｓｍ／Ｓｓはセンス比Ｉｍ／Ｉｓとほぼ同等であり、一般にセンス領域１００ｂの面積Ｓｍは、メイン領域１００ａの面積Ｓｓの１／１００以下と十分に小さい。
このように、ＩＧＢＴ領域とダイオード領域とを分離するＲＣ−ＩＧＢＴと、各実施形態で説明した半導体装置１００〜１０２とは、構造も目的も異なっている。よって、ＲＣ−ＩＧＢＴにおけるＩＧＢＴ領域とダイオード領域とを分離する技術を、メイン領域１００ａとセンス領域１００ｂとを分離するために適用することは困難である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００〜１０３，１００１〜１００４ 半導体装置
１００ａ メイン領域
１００ｂ センス領域
１００ｃ 分離領域
１ コレクタ電極
２，６，１０，２２ ｐ型半導体層
３，４，５，９ ｎ型半導体層
７ ゲート絶縁膜
８ ゲート電極
１１，１２，２５ エミッタ電極
２３ 絶縁体層

Claims (9)

  1. メイン領域と、
    センス領域と、
    前記メイン領域と前記センス領域との間において、前記メイン領域および前記センス領域に設けられたコレクタ層に接し、前記コレクタ層よりも不純物濃度が低い半導体層と、を備えることを特徴とする絶縁ゲート型バイポーラトランジスタ。
  2. 第１領域と、前記第１領域とは離間した第２領域と、前記第１領域と前記第２領域との間にある第３領域と、を含む半導体装置であって、
    第１電極と、
    前記第１電極上に設けられ、第１導電型であり、前記第３領域における不純物濃度が前記第１領域および前記第２領域における不純物濃度より低い第１半導体層と、
    前記第１半導体層上に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層上に絶縁膜を介して設けられた第２電極と、
    前記第２半導体層上に設けられた、第１導電型の第３半導体層と、
    前記第３半導体層上に設けられ、前記絶縁膜に接して設けられた、第２導電型の第４半導体層と、
    前記第１領域において、前記第４半導体層に接して設けられた第３電極と、
    前記第２領域において、前記第４半導体層に接して設けられ、前記第３電極とは電気的に分離された第４電極と、
    前記第３領域において、前記第２半導体層上に設けられた絶縁体層と、を備えることを特徴とする半導体装置。
  3. 第１領域と、前記第１領域とは離間した第２領域と、前記第１領域と前記第２領域との間にある第３領域と、を含む半導体装置であって、
    第１電極と、
    前記第１電極上に設けられ、前記第１領域および前記第２領域では第１導電型であり、前記第３領域では第２導電型である第１半導体層と、
    前記第１半導体層上に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層上に絶縁膜を介して設けられた第２電極と、
    前記第２半導体層上に設けられた、第１導電型の第３半導体層と、
    前記第３半導体層上に設けられ、前記絶縁膜に接して設けられた、第２導電型の第４半導体層と、
    前記第１領域において、前記第４半導体層に接して設けられた第３電極と、
    前記第２領域において、前記第４半導体層に接して設けられ、前記第３電極とは電気的に分離された第４電極と、
    前記第３領域において、前記第２半導体層上に設けられた絶縁体層と、を備えることを特徴とする半導体装置。
  4. 第１領域と、前記第１領域とは離間した第２領域と、前記第１領域と前記第２領域との間にある第３領域と、を含む半導体装置であって、
    第１電極と、
    前記第１電極上に設けられた、第１導電型の第１半導体層と、
    前記第１半導体層上に設けられ、第２導電型であり、前記第３領域における不純物濃度が前記第１領域および前記第２領域における不純物濃度より高い第５半導体層と、
    前記第５半導体層上に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層上に絶縁膜を介して設けられた第２電極と、
    前記第２半導体層上に設けられた、第１導電型の第３半導体層と、
    前記第３半導体層上に設けられ、前記絶縁膜に接して設けられた、第２導電型の第４半導体層と、
    前記第１領域において、前記第４半導体層に接して設けられた第３電極と、
    前記第２領域において、前記第４半導体層に接して設けられ、前記第３電極とは電気的に分離された第４電極と、
    前記第３領域において、前記第２半導体層上に設けられた絶縁体層と、を備えることを特徴とする半導体装置。
  5. 第１領域と、前記第１領域とは離間した第２領域と、前記第１領域と前記第２領域との間にある第３領域と、を含む半導体装置であって、
    第１電極と、
    前記第１電極上に設けられた、第１導電型の第１半導体層と、
    前記第１半導体層上に設けられ、第２導電型であり、前記第３領域における厚さが、前記第１領域および前記第２領域における厚さより厚い第５半導体層と、
    前記第５半導体層上に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層上に絶縁膜を介して設けられた第２電極と、
    前記第２半導体層上に設けられた、第１導電型の第３半導体層と、
    前記第３半導体層上に設けられ、前記絶縁膜に接して設けられた、第２導電型の第４半導体層と、
    前記第１領域において、前記第４半導体層に接して設けられた第３電極と、
    前記第２領域において、前記第４半導体層に接して設けられ、前記第３電極とは電気的に分離された第４電極と、
    前記第３領域において、前記第２半導体層上に設けられた絶縁体層と、を備えることを特徴とする半導体装置。
  6. 前記第１領域および前記第２領域に電流が流れるとき、前記第３電極の電位は、前記第４電極の電位とは異なることを特徴とする請求項２乃至５のいずれかに記載の半導体装置。
  7. 前記第２領域の面積は、前記第１領域の面積より小さいことを特徴とする請求項２乃至６のいずれかに記載の半導体装置。
  8. 前記第１領域はメイン電流が流れるメイン領域であり、
    前記第２領域は、前記メイン電流に応じたセンス電流が流れるセンス領域であり、
    前記第３領域は、前記メイン領域と前記センス領域とを分離する分離領域であることを特徴とする請求項２乃至７のいずれかに記載の半導体装置。
  9. 前記第１領域に流れる電流と前記第２領域に流れる電流との比は、前記第１領域の面積と前記第２領域の面積の比と略等しいことを特徴とする請求項２乃至８のいずれかに記載の半導体装置。
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